JPS5851359B2 - メモリ制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明はシフトレジスタ制御装置に関し、特に再循環動
的シフトレジスタメモリの中味をランダムアクセスでき
る制御装置に関する。

再循環動的シフトレジスタメモリは米国特許第３６７５
２１６号明細書中のワード処理システム用の成長可能（
ｖｉａｂｌｅ ）メモリ装置として既に知られている。

この従来発明はフラグコードが再循環シフトレジスタの
出力窓部を通過するときそのフラグコードを検知する事
によってアクセスされるような自己クロック式の再循環
シフトレジスタを含む。

従ってこのフラグコードはシフトレジスタ中に動作点を
するのに使用され、該フラグがシフトレジスタの出力窓
部を通過するどき一循環あたり一文字の割合でシフトレ
ジスタからデータがアクセスされた。

動作点をシフトレジスタ中のどこか別の位置に変える為
に、フラグをその所望の位置へ移動させる必要がある。

この従来技法のシフトレジスタをベースとするテキスト
処理システムに於て動作点が変えられるときは、動作点
即ちフラグがシフトレジスタが１回循環する毎に一位置
移動されるか、又はメモリの中味を解読する事によって
定義される位置、例えばメモリ中に記憶された行末コー
ド又はパラグラフ（段落）区切りコードまで、シフトレ
ジスタが１回循環する間に飛び移っていた。

動作点をパラグラフの境い目へ再位置付けさせる為の動
作は米国特許第３９１１４０７号明細書（特開昭５Ｏ−
１１８６４０）で教示している。

即ち、その第１３欄の第４３行乃至第６７行及び第１４
欄の第１行乃至第９行に、シフトレジスタメモリ中でパ
ラグラフの境い目まで動作グラフを前進させる事につい
て、先ずデータの流れの中からフラグを除去し、パラグ
ラフの末尾を表示する２個のキャリア復帰コードが解読
される迄それを保持し、それからそのフラグをメモリの
流れの中に再挿入してフラグを前進させる事が記載され
ている。

メモリの中味によって十分に定義されない位置まで動作
フラグを移動させる事を必要とするテキスト処理動作と
いうのは時間がかかる。

何故ならばフラグはメモリが１回循環する度に一位量ず
つしか移動し得ないからである。

この時間の浪費はフラグが新しい動作点へ前進されるま
でプロセッサが待機している間に何ミリ秒もの時間が失
われるというプロセッサをベースとするシステムでは耐
え難いものである。

再循環シフトレジスタメモリに於て動作点を変えるとい
う課題に対する別の解決策は、所望のメモリ位置へ至ら
せる為の１回運動とメモリの中味を解読する事に基づく
フラグの動きとを結合させている。

しかしこの解決策は複雑なアルゴリズムを用いる必要が
あり、またメモリ中の所望の位置に至らせるのに必要な
１回運動の数によって変わり得る時間量が過大になって
やはり時間を浪費する事があり得る。

本発明は１回のシフトレジスタ再循環のときにシフトレ
ジスタ動作フラグの無限の再位置付けを可能にし、これ
によってメモリのアクセス速度を速め、動作を実行する
際の複雑さを少なくする。

簡単に云うと、メモリが１回循環するのに必要な時間中
、再循環動的シフトレジスタメモリの中の任意の位置へ
動作点を前進させ得るようなシフトレジスタ制御技法が
提供される。

プロセッサはシフトレジスタ中に記憶されたデータへの
アクセスが必要か決定する。

プロセッサは動作フラグの現在の位置とこのフラグの所
望の位置との間のテキスト文字数に等価なアドレスとし
てアクセス点を計算する。

このアドレスはシフトレジスタ制御装置へ通される。

シフトレジスタ制御装置はそのアドレスを記憶し、動作
フラグがシフトレジスタ出力窓部を通って循環するまで
待機する。

フラグが到達するとき、それは捕捉（トラップ）され、
データの残りがそこを通り過ぎる間保持される。

このフラグが捕捉されている間通り過ぎる文字の数がプ
ロセッサから最初に送られたアドレスと等しくなるまで
データの流れ（動き）はこのまま続けられる。

そしてそれが等しくなるとき文字の流れの中のその時の
位置に動作フラグは放出される。

第１図には、プロセッサ５０がケーブル１０１によって
キーボードプリンタ１００又はその他の入出力装置と、
シフトレジスタ制御装置兼解読装置２との両方向通信を
行なう構成から成るテキスト処理システム（装置）を示
す。

ケーブル１００が１本の母線で図示しているが、それが
アドレス母線、データ母線及びＩ１０選択母線を含む事
を理解されたい。

シフトレジスタ制御装置兼解読装置２は米国特許第３６
７５２１６号明細書に開示された型の論理装置を含むも
のであっても良い。

本発明のランダムアクセス論理装置３はプロセッサ５０
とシフトレジスタ制御装置兼解読装置２との間に接続さ
れている。

第２図にシフトレジスタ制御装置兼解読装置２の詳細図
を示す。

第２図の回路は米国特許第３６７５２１６号明細書の第
４図に示すものと基本的には同じであり、その第４欄の
第１行乃至第７５行及び第５欄の第１行乃至第１７行に
詳細に説明されている。

制御信号Ａ、Ｂ、Ｃ及びＤがシフトレジスタメモリ１か
らシフトレジスタ制御装置２を経て再びシフトレジスタ
メモリ１へと戻るデータの流れを制御する。

制御信号Ａ、Ｂ、Ｃ及びＤはまたシフトレジスタメモリ
１からアクセスされ、シフトレジスタメモリ１に挿入さ
れまたはシフトレジスタメモリ１から削除されるデータ
の通る通路をも制御する。

種々の動作を行なう制御信号の詳細な扱い方については
上記米国特許に譲るが、簡単に説明すると、先ずデータ
はシフトレジスタ１から信号線４０を経て入力レジスタ
４４へ入力される。

入力レジスタ４４からのデータは高レベルの制御信号Ａ
をＡＮＤゲート４７に与える事によってデータ母線５０
ａを介してプロセッサ５０へ通されても良い。

入力レジスタ４４中のデータは線４１に沿って解読装置
４３（第３図）へも通される。

線４１では個別の２進信号が入力レジスタ４４の中味に
従って高レベルにされる。

通常の動作中は、信号りが信号線５５上で論理値１にあ
り、入力レジスタ４４の中味をデータ線５１からＡＮＤ
ゲート５２を介して通常レジスタ６１の中ヘゲートする
。

通常レジスタ６１の中味は論理値０の信号Ｂがインバー
タ７１で反転されたものと、論理値Ｏの信号Ｃがインバ
ータ７３で反転されたものとによってＡＮＤゲート７６
を介してゲートされる。

通常レジスタ６１の中味はＡＮＤゲート７６によって出
力レジスタ８３の中ヘゲートされデータ線８４によって
シフトレジスタメモリ１の中へ再びゲートされる。

信号線Ｂ及びＣを論理値の１にあげ、これがデータ線５
０ａ上のデータ母線からのデータを出力レジスタ８３に
通すようにして、データ母線からシフトレジスタメモリ
１ヘデータが挿入され得る。

このとき通常レジスタ６１に存在するデータは挿入レジ
スタ６６に保持され、入力レジスタ４４に存在する次の
文字が通常レジスタ６１ヘシフトされる。

この技法はこのシフトレジスタの容量を一文字分拡張す
る。

データ母線からの文字の挿入に続いて、信号Ｃが論理値
Ｏに下り、信号Ｂは論理値１のままにとどまる。

これは、インバータ７３からの信号Ｃを反転したものと
ともに挿入レジスタ６６の中味を出力レジスタ８３へ通
す。

入力レジスタ４４中の削除すべき文字が解読器４３で識
別されるまではデータは上記の態様で挿入レジスタ６６
を通って循環し続ける。

次の２個のデータがシフトするのに続いて、信号Ｂが論
理値０に下り、削除すべき文字を挿入レジスタ６６の中
にトラップ即ち捕捉する。

信号線りが論理値の１にとどまり、通常レジスタ６１か
ら入力レジスタ４４ヘデータを通し、信号線Ｂ及びＣ上
の論理値Ｏ信号が反転されてＡＮＤゲート７６を作動し
、通常レジスタ６１からのデータを出力レジスタ８３の
中へ通す。

こうして、システムは通常の状態に戻る。

シフトレジスタメモリ１中の成る位置から別の位置へ文
字を移す為には（これが本発明の目的であるが）、移す
べき文字が通常レジスタ６１に保持されるときシフトレ
ジスタメモリが通常通路から外される。

そこで制御信号線Ｃが論理値１へと高レベルになり、且
つ制御信号線りが論理値Ｏへと低レベルになって後に続
く文字がデータ線５４に沿いＡＮＤゲート７５を通って
シフトレジスタメモリ１へ戻れるようにする。

その移動の正確な位置に来ると、制御信号線Ｃが低レベ
ルになり、制御信号線りが高レベルになり、これが通常
レジスタ６１に保持されていた文字をＡＮＤゲート７６
を介して出力レジスタ８３に流す。

そして線５４に沿って流れていたデータはＡＮＤゲート
５２を経て通常レジスタ６１へ流れる。

次に第３図ではシフトレジスタメモリ１中の動作点を再
位置付げする為制御線を制御する方法が示されている。

テキストプロセッサ５０が動作フラグが移動されるべき
事を決定したとき、それはケーブル１０１に沿ってラン
ダムアクセス制御論理装置へ「アドレスロード」指令を
送る。

このアドレスロード信号は解読器１０によって解読され
線１４上にＡＮＤゲート１８を能動化する信号を生じる
。

同時に、テキストプロセッサ５０はケーブル１０１のデ
ータ母線部分上に動作フラグが移動されるべき文字数を
表わすアドレスを置く。

このアドレスは解読器１０によって解読され、動作点が
移動されるべき場所の数に等しいカウントを線１５上に
生じる。

フラグを移動させる為の指令が未だ与えられていないの
で、ラッチ１６はオフであり、線１７が能動状態にある
。

そこでゲート１８を経て「記憶」指令が発せられ、これ
がカウントを計数器１９に記憶させる。

次にテキストプロセッサ５０はランダムアクセス制御論
理装置３ヘケーブル１０１の制御部分に沿って「可変前
進」指令を発し、これを解読器１０に与えてラッチ１６
をセットさせ線２１を能動状態にさせる。

これと同時に線１７は滅勢される。

これは動作フラグの移動が行なわれる間、カウントが偶
発的に変わるのを防ぐ。

能動状態の線２１はラッチ２２の条件性は線２３を能動
状態にする。

シフトレジスタの中味は線４１に沿ってシフトレジスタ
解読回路（解読器）４３によって解読される。

この回路は入力レジスタ４４にどんな文字があるかを判
定し、それによってその出力線を高レベルにする。

線２５上の「フラグ」信号、線２６上の「削除」信号及
び線２７上の「マーカ」信号等の信号がこの解読回路４
３から発生される。

フラグが解読回路４３で検知されると線２５が高レベル
になる。

シフトレジスタメモリ１の１シフト分に等しい遅延が遅
延回路１２で与えられた後、ＡＮＤゲート２８及びラッ
チ２２ヘフラグ信号が与えられる。

これがＡＮＤゲート２８を付勢し、バイパス（迂回）ラ
ッチ２９をセットさせる。

バイパスラッチ２９がセットされると、線３０が付勢さ
れ、線５５が滅勢される。

線５５の減勢により線５５上の制御信号りが論理値Ｏに
下る。

この論理値０の制御信号りはＡＮＤゲート５２を介して
入力レジスタ４４から通常レジスタ６１ヘデータが通る
のを禁止し、該フラグを通常レジスタ６１の中に保持す
る。

一方、線３０上の信号はＡＮＤゲート３３に与えられる
。

ここで線２６上に削除コードや線２７上のマーカコード
のいずれも解読回路４３が解読していないと仮定すると
、ＯＲゲート２４、インバータ１３及びＡＮＤゲート３
３を介して線３４に計数器１９への減計数信号が高レベ
ルになる。

この計数器１９の出力は解読回路３５で解読される。

この解読回路３５は計数器１９がＯになるときを識別し
、線３６を付勢する。

それ以外のときは線３７が付勢されている。上述のよう
に線３０が能動状態にあり、且つカウントが計数器１９
の中ヘロードされたために線３７が能動状態にあるので
、ＡＮＤゲート３８がゲートされ制御信号Ｃが高レベル
になる。

シフトレジスタ制御線がこのモードにあると、フラグが
通常レジスタ６１に捕捉され、残りの文字が線５４に沿
いＡＮＤゲート７５を経てシフトレジスタメモリ１へ戻
るよう通される。

このようにして各文字が通過する毎に、計数器１９に記
憶された値が１つずつ減じられる。

削除コードまたはマーカコードが解読回路４３によって
解読されるときこの減計数動作が一時中断される。

これらの２個Ｏコードはシフトレジスタに対する内部制
御コードであり、それらの位置はテキストプロセッサ１
には知られていない。

従って、それらは計数器１９に記憶されたカウントに責
任は持たない。

ＯＲゲート２４とインバータ１３とを含む回路はこの為
に設けられ、これらのコードに遭遇したときは減計数を
一時中断する。

削除コードまたはマーカコードが夫々線２６または２７
上で生じたとき、ＡＮＤゲート３３はＯＲゲート２４及
びインバータ１３によって滅勢され減計数を停止させる
。

これらの線が低レベルになるときＡＮＤゲート３３は再
度付勢し、減計数動作が再開する。

計数器１９がＯになるとき、線３６が付勢され可変前進
ラッチ１６及びバイパスラッチ２９をリセットする。

これは次に線５５上のラッチ信号を付勢させ、ゲート３
８を滅勢させて、制御信号りを付勢し、制御信号Ｃを滅
勢する。

これはシフトレジスタを通常通路に戻し、そして次のデ
ータシフトのとき通常レジスタ６１に記憶された動作フ
ラグをＡＮＤゲート７６を介してシフトレジスタメモリ
１に再度入力する。

これで動作フラグの移し変えが完了する。

再循環動的シフトレジスタに於て動作点をそのメモリの
中味に依らない可変量だけ前進させる技法をここで開示
したが、この技法が動作フラグだけでなく、メモリ中の
他のコードを再位置付げするのにも容易に適用し得る事
は当業者には容易に理解されよう。

【図面の簡単な説明】

第１図は再循環動的シフトレジスタメモリを用いたテキ
スト処理システムの全体の図式図である。 第２図は再循環動的シフトレジスタメモリ窓部をそれと
関連する入出力論理装置とともに示す図である。 そして第３図は再循環動的シフトレジスタメモリ中の動
作フラグをランダムに再位置付げする為の制御回路を示
す図である。 １・・・・・・再循環動的シフトレジスタメモリ、２・
・・・・・シフトレジスタ制御装置兼解読装置、３・・
・・・・ランダムアクセス制御論理装置、１０・・・・
・・解読装置、１９・・・・・・計数器、２５・・・・
・・（フラグ信号）線、２６・・・・・・（削除信号）
線、２７・・・・・・（マーカ信号）線、４３・・・・
・・シフトレジスタ解読装置。

Claims (1)

1. 【特許請求の範囲】 １ 再循環するメモリの中味をランダムにアクセスでき
   るメモリ制御装置にして、 上記メモリ中に動作点を定義する動作点定義手段と、上
   記メモリ中でアクセスされるべきアドレスを受取る手段
   と、 上記アドレスを、上記動作点が移動されるべきメモリ位
   置の数を表わすカウントに解読する手段と、上記メモリ
   中の上記動作点定義手段を検知する手段と、 上記検知手段に応答して上記メモリ中で再循環しないよ
   う上記動作点定義手段を除くところの制御信号を発生す
   る手段と、 上記動作点定義手段が除かれている間上記メモリ中で再
   循環するコードを計数するよう上記解読手段に応答する
   手段と、 上記計数手段が上記解読手段により確立されるカウント
   に等しいコード数まで計数したとき上記動作点定義手段
   を再挿入する手段により成るメモリ制御装置。 ２ 上記動作点定義手段が、再位置付けされるべきコー
   ドである事を特徴とする特許請求の範囲第１項記載のメ
   モリ制御装置。 ３ 上記メモリに記憶されたコードをアクセスする為の
   制御手段を更に含む事と、 上記計数手段は上記再位置付げされるべきコードが除去
   されている間上記制御手段を経て再循環する各コードを
   １つずつ計数する事と を特徴とする特許請求の範囲第２項記載のメモリ制御装
   置。 ４ 上記計数手段は、上記メモリへの内部制御コードを
   検知する手段と、 上記計数手段の計数動作を中断させるよう上記内部制御
   コードの検知に応答する手段とを含む事を特徴とする特
   許請求の範囲第３項記載のメモリ制御装置。