JPS5844254B2 - デ−タ転送制御方式 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は電子計算機システムの主記憶装置と補助記憶
装置との間のデータ転送制御方式に関する。

〔発明の背景技術と問題点〕

電子計算機システムに於いて、専用或いは選択的なチャ
ネルの制御によって実行される主記憶装置と補助記憶装
置との間の直接データ転送は、中央演算処理装置からチ
ャネル、補助記憶装置等にデータ転送の対象となる両記
憶装置の領域と動作内容に関する情報を与えることによ
り開始される。

この後、チャネルは一方の記憶装置から送られるデータ
を単に他方へ転送する動作を行なう。

従って、従来、任意長の異なる内容の多種類の情報を一
連のデータとして転送する場合、主記憶装置側、或いは
補助記憶装置側にてデータを編集する必要があった。

〔発明の目的〕

本発明は上記の実情に鑑みなされたもので、チャンネル
が転送路に流れる一連のデータを任意に分割し、またそ
のデータの一部又は全部をチャネルで編集し転送路に出
力するデータ転送制御方式を提供する。

〔発明の概要〕

この発明は主記憶装置と補助記憶装置を接続するデータ
転送路中に、データを一時保持するバッファメモリを介
在せしめ、チャネル制御部がこのバッファメモリ内のデ
ータを管理し、かつこのバッファメモリと主記憶装置、
補助記憶装置間のデータの流れを切換えることにより、
主記憶装置、補助記憶装置の動作とは独立にチャネル自
体がチャネル内部のデータ転送路を転送される一連のデ
ータを任意に分割し、その一部または全部を編集、改変
することを可能にして上記目的を達成する。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明する。

第１図はこの発明を実現するためのチャネルの構造を示
す図で、チャネル、補助記憶装置間で転送されるデータ
を任意長で二分し、例えばその前半をチャネルが管理し
てデータ編集したものを転送し、後半は両記憶装置との
間で直接転送するものである。

図中１は主記憶装置とのデータ転送を実行する第１の制
御ブロック、２は補助記憶装置とのデータ転送を実行す
る第２の制御ブロックであり、３はチャネル制御部、４
は両制御ブロック１，２との間で転送されるデータを一
時保持するためのバッファメモリである。

このバッファメモリ４において、転送路２５を介して端
子Ａに入力される情報は、バッファメモリ４のアドレス
情報で、端子Ｏに論理”１′″の信号が入力されると、
端子Ａに入力されるバッファメモリ４のアドレス位置か
ら読み出されるデータが端子りから出力され、端子１に
論理”１″の信号が入力されると、データ転送路から端
子りに入力されているデータが端子Ａに入力されるバッ
ファメモリ４のアドレス位置に書き込まれる。

５はアップカウンタで、端子Ｓに論理Ｈ１１１の信号が
入力された時、チャネル制御部３から転送路２２を介し
て与えられる情報が初期値としてアップカウンタ５にセ
ットされ、以後端子Ｔに論理”１″の信号が入力される
毎にカウンタ値を１つずつ更新して転送路２４に出力す
る。

更に、このアップカウンタ５はカウンタ値がオーバーフ
ローするとそのオーバーフロー信号が端子Ｃから出力さ
れる。

６は、セレクタで、端子Ｓに論理”１″の信号が入力さ
れると、アップカウンタ５から転送路２４を介して端子
Ｓ１に入力されているアドレス情報が選択され、また端
子Ｓに論理″′Ｏ”の信号が入力されるとチャネル制御
部３から転送路２３を介して端子ＳＯに入力されている
アドレス情報が選択され、転送路２５に出力される。

７はＲ−Ｓフリップフロップである。

８〜２０はゲート群で、８〜１３のＡＮＤゲートは２入
力端子の両者に論理“１”の信号が入力された時、また
１４〜１６のＯＲゲートは２入力端子の少なくとも一方
に論理”１”の信号が入力された時、それぞれ論理”１
”の信号を出力する。

更に１７〜２０のゲートは端子Ｅに論理“１′′の信号
が入力されるとデータ転送路から入力されている情報を
ラッチし、出力側転送路に出力する。

２１〜２５はデータ又はアドレスの転送路である。

２６〜３３はそれぞれコントロール信号である。

第２図は第１図に示したバッファメモリ４の模式図で、
最大Ｍ語のデータを保持する記憶容量があり、各々１か
らＭ迄のアドレスが割当てられている。

３４．３５は各々、バッファメモリ４の特定のアドレス
位置を示す。

以下、本発明の詳細な説明する。

第１図に示した例では補助記憶装置とのデータ転送がコ
ントロール信号２９と３２によって実行される。

コントロール信号２９は補助記憶装置の制御ブロック２
からのデータ転送開始を要求する信号で、コントロール
信号３２は補助記憶装置の制御ブロック２ヘデータ転送
終了を知らせる信号である。

補助記憶装置の制御ブロック２からデータを送出する場
合は、転送データはコントロール信号２９と同時に送り
、主記憶装置の制御ブロック１から補助記憶装置の制御
ブロック２ヘデータを送出する場合は転送データとコン
トロール信号３２と同時に送る。

以下の実施例に示すデータ転送では前半に、制御フロッ
ク２とバッファメモリ４との間でデータ転送され、後半
に制御ブロック１と制御ブロック２との間でデータ転送
される。

なお、チャネル制御部３とバッファメモリ４との間のデ
ータ転送は、チャネルだけの独自のタイミングで行なわ
れる。

主記憶装置から補助記憶装置へ転送されるデータ以外に
、チャネルが独自に作成した例えばｎ語のデータを補助
記憶装置に転送しようとする場合、チャネル制御部３か
らそのｎ語のデータをバッファメモリ４に書込む。

この書込み動作においては、フリップフロップ７リセツ
ト状態にありＱから論理”１”の信号が出力され、Ｑか
らセレクタ６のＳ端子には論理″０”の信号が出力され
ている。

従って、セレクタ６はチャネル制御部３から転送路２３
に出力されたバッファメモリ４のアドレス情報を選択し
、転送路２５を通してバッファメモリ４の端子Ａへ送出
する。

そしてチャネル制御部３は信号２８をＯＲゲート１５を
通しバッファメモリ４の端子■に加え、同時にデータ転
送路２１を通して補助記憶装置の制御ブロック２へ送出
しようとするｎ語のデータをバッファメモリ４の第２図
に示す記瞳装置３４〜３５の記憶領域内に書込む。

次にチャネル制御部３は信号２８の信号を論理″′Ｏ″
にし、転送路２２を通してバッファメモリ４の記憶位置
３４を示すアドレス情報を送出し、同時に信号２６を出
力してカウンタ５に上記アドレス情報を初期値としてセ
ットする。

同時に信号２６はフリップフロップ７をセットする。

これによりフリップフロップ７のＱから論理ｎ １ ｎ
の信号が出力され、セレクタ６は転送路２４を通してカ
ウンタ５から送られて来るアドレス情報を選択しバッフ
ァメモリ４の端子Ａに入力する。

フリップフロップ７のＱからの論理″′１″の信号は同
時にＡＮＤゲ゛−ト８〜１０にも□送出される。

補助記憶装置が動作を開始すると、先ず制御ブロック２
から論理″′１″の信号３０が出力される。

この信号はゲート８．１４を介してバッファメモリ４に
出力され、バッファメモリ４を読出しモードにし、また
信号３０はゲート１９の端子Ｅに与えられ、バッファメ
モリ４からデータ転送路２１を介して送られて来るデー
タが補助記憶装置の制御ブロック２に転送できるように
する。

補助記憶装置の制御ブロック２ではデータ転送の準備が
できると、コントロール信号２９を送出する。

この信号２９はゲートＩＯ，１６を介して制御ブロック
２にコントロール信号３２として返送され、バッファメ
モリ４から送出されたデータが既にデータ転送路２１に
送出されていることを補助記憶装置の制（財）ブロック
２に知らせる。

コントロール信号２９は更にカウンタ５の端子Ｔに加え
られ、カウンタ値を＋１インクリメントして、次に転送
すべきデータのアドレス位置をセレクタ６を介してバッ
ファメモリ４に出力する。

この動作を繰返してバッファメモリ４に記憶されたｎ語
のデータが全部転送されると、最後にカウンタ５がオー
バーフローして端子Ｃから論理”１″の信号が出力され
、これがフリップフロップ７の端子Ｒに入力されフリッ
プフロップ７がリセットされる。

これによりバッファメモリ４の端子Ｏへの入力信号は論
理″０”となり、バッファメモリ４はこの後、非動作の
状態になる。

一方、フリップフロップ７のＱからの論理”１″の信号
はＡＮＤゲート１１〜１３に加えられ、主記憶装置と補
助記憶装置との間のデータ転送に備えられる。

ＡＮＤゲート１３の出力信号はゲート１８の端子Ｅに加
えられ、主記憶装置の制御ブロック１から送られるデー
タがデータ転送路２１に送出されるのを可能にする。

この後、制御ブロック２からコントロール信号２９が送
出されると、この信号２９がＡＮＤゲート１１を通して
制御ブロック１に送られる。

制御ブロック１は主記憶装置の制御ブロック２からのデ
ータがゲート１８、データ転送路２１、ゲート１９を介
して補助記憶装置の制御ブロック２に転送される。

この後、制御ブロック１はコントロール信号３３を送出
し、ＯＲゲート１６を通して制御ブロック２にコントロ
ール信号３２として知らせる。

この後は主記憶装置の制御ブロック１と補助記憶装置の
制御ブロック２との間で通常のデータ転送が実行される
。

補助記憶装置の制御ブロック２から送出されるデータの
内、最初の例えばｎ語をチャネルが受取り、残りのデー
タを主記憶装置の制御ブロック１に送る場合には次のよ
うになる。

最初にチャネル制御部３は、バッファメモリ４の記憶領
域の後半にｎ語の記憶場所をとった先頭のアドレス位置
３４を上述した手順でカウンタ５にセットする。

この時、フリップフロップ７はセットされ、Ｑから”１
″の信号が出力されるようになり、その信号がＡＮＤゲ
ート８〜１０に入力される。

補助記憶装置の制御ブロック２からはデータ転送に先立
ちコントロール信号３１が送出され、ゲート２０の端子
Ｅに入力されるので補助記憶装置の制御ブロック２から
のデータがデータ転送路２１に送出されるのを可能にす
るとともに、コントロール信号３１はゲート９ 、１５
を介してバッファメモリ４の端子■に入力されてバッフ
ァメモリ４を書込みモードにする。

補助記憶装置でデータ転送の準備が完了すると、データ
転送路２１にデータが送出され、コントロール信号２９
が制御ブロック２から送られて来る。

従ってバッファメモリ４にはデータ転送路２１からのデ
ータが、アドレス位置３４によって示されたアドレスに
書込まれる。

そして、制御ブロック２から出力されたコントロール信
号２９はゲート１０．１６を介してコントロール信号３
２として制御ブロック２にデータ転送終了を知らせるた
めに送出される。

更にコントロール信号２９はカウンタ５のカウンタ値を
＋１インクリメントして、バッファメモリ４の次の書込
みアドレスをセレクタ６を介してバッファメモリ４に出
力する。

この動作を繰返してｎ語のデータをバッファメモリ４に
書込みこの処理が終わると、カウンタ５はオーバーフロ
ーして、端子Ｃから論理”１″の信号が出力されてフリ
ップフロップ７がリセットされる。

これ以降は補助記憶装置の制御ブロック２から送出され
るデータは全てゲート２０．１７を介して主記憶装置の
制御ブロック１に送られる。

チャネル制御部３が上記手順によりバッファメモリ４に
格納したｎ語のデータを参照するには、主記憶装置と補
助記憶装置との間のデータ転送が終了した後、チャネル
制御部３からコントロール信号２７をＯＲゲート１４を
介してバッファメモリ４の端子Ｏに入力し、バッファメ
モリ４を読出しモードにすることによって行なう。

バッファメモリ４の記憶装置を示すアドレス情報はチャ
ネル制御部３から転送路２３、セレクタ６を介してバッ
ファメモリ４に与えられる。

なお上記した実施例では、データ転送の対象機器として
、主記憶装置、補助記憶装置とチャネルを例にとったが
、これに限らず他の３つ以上の機器間のデータ転送制御
に容易に適用できるものである。

〔発明の効果〕 上記した動作により補助記憶装置と主記憶装置、チャネ
ル間で転送される一連のデータをチャネル内で任意に分
割し、その一部または全部をチャネル内で処理すること
が可能になる。

この結果、主記憶装置、補助記憶装置間で転送されるデ
ータ以外にチャネルが作成した多種類の情報を補助記憶
装置との間で一連のデータとして転送でき、中央演算処
理装置とは独立に補助記憶装置の詳細な制御ができる。

【図面の簡単な説明】

図はこの発明の一実施例を説明するためのもので、第１
図は要部の構成を示すブロック図、第２図は上記第１図
に示したバッファメモリの構成例を示す図である。 １・・・第１の制御ブロック、２・・・第２の制御ブロ
ック、３・・・チャネル制御部、４・・・バッファメモ
リ、５・・・アップカウンタ、６・・・セレクタ、７・
・・フリップフロップ、８〜２０・・・ゲート、２１〜
２５・・・データ又はアドレス転送路。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置と補助記憶装置との間のチャネルのデー
   タ転送路に設けられたデータを一時記憶するバッファメ
   モリと、チャネル制御部から出力される値が初期値とし
   て設定され補助記憶装置の制御ブロックからのコントロ
   ール信号によりインクリメントされるカウンタと、この
   カウンタがオーバーフローする前か後かでセット・リセ
   ット状態が切換えられるフリップフロップと、このフリ
   ップフロップの一方の出力信号によって前記カウンタの
   出力又は前記チャネル制御部からのアドレスのいずれか
   一方を選択して前記バッファメモリのアドレス入力端に
   入力するセレクトと、前記チャネル制御部からのコント
   ロール信号又は前記フリップフロップの一方の出力信号
   と前記補助記憶装置からの他０コントロール信号によっ
   て前記バッファメモリの書込み又は読出しモードを設定
   する手段と、前記補助記憶装置からの他のコントロール
   信号および前記フリップフロップの他方の出力信号によ
   って前記データ転送路間に設けられたゲートを制御する
   手段とを具備することを特徴とするデータ転送制御方式
   。