JPS5829625B2 - Ｍｉｓ集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、多結晶Ｓｉ （シリコン）層を抵抗とた構成
した金属−絶縁物一半導体（以下ＭＩＳもしくはＭＯＳ
と称する）集積回路装置の製造方法特に上記多結晶シリ
コン層を可変抵抗としたＭＩＳ集積回路装置の製造方法
に関する。

時計用の相補型ＭＯ８）ランジスタ回路において、その
発振回路部に発振の安定を行わせる目的で入力部と出力
部との間に高抵抗を入れることが考えられている。

この抵抗を半導体集積回路（ＩＣ）のチップに組込む場
合に多結晶Ｓｉの薄膜抵抗体として使用することが考え
られた。

このようなＩＣのチップ基板にバイアス電圧を加えたと
ころ前記薄膜抵抗体の抵抗値が変化することが判明し、
半導体ＩＣに釦ける可変抵抗としても利用できることが
明らかとなった。

上記のように多結晶Ｓｉ［よって薄膜抵抗体もしくは可
変抵抗体を構成しようとする場合、その抵抗値を所望の
値に制御するために、多結晶Ｓｉに不純物を導入するこ
とが必要とされる。

検討の結果、多結晶Ｓｉに対する不純物は、不純物イオ
ン打ち込み法によって導入する方法が適切であることが
判明した。

従って、この発明の主な目的は多結晶Ｓｉからなる薄膜
抵抗体を含むＭＩＳ集積回路装置の新規な製造方法を提
供することにある。

この発明の他の目的は製造が容易な上記ＭＩＳ集積回路
装置の製造方法を提供することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかとなるであろう。

上記目的を達成するため本発明の要旨は、絶縁ゲート型
電界効果トランジスタと抵抗体を有するＭＩＳ集積回路
装置の製造方法［ｉ−いて、半導体基板主面上に第１の
絶縁膜と上記絶縁ゲート型電界効果トランジスタのゲー
ト絶縁膜となる第２の絶縁膜を形成する工程と、 上記第１及び第２の絶縁膜上に多結晶シリコン層を形成
し、上記第１の絶縁膜上の上記抵抗体となる第１の多結
晶シリコン層と上記第２の絶縁膜上の上記絶縁ゲート型
電界効果トランジスタのゲート電極となる第２の多結晶
シリコン層を形成する工程と、 少なくとも上記第１の多結晶シリコン層を不純物イオン
打ち込みにより所定の抵抗値にする工程と、 上記第１の多結晶シリコン層の上記抵抗体とする部分を
不純物導入マスク膜で覆った状態で上記多結晶シリコン
層の上記マスク膜で覆われていない部分及び半導体基板
主面の所定部分に同時に不純物を導入することにより上
記多結晶シリコン層部分を低抵抗化するとともに上記半
導体基板主面に上記絶縁ゲート型電界効果トランジスタ
のソースもしくはドレイン領域を形成する工程と、上記
マスク膜を除去した後、上記抵抗体上に絶縁膜を介して
バイアス電極を形成する工程とを含むことを特徴とする
ＭＩＳ集積回路装置の製造方法にある。

以下本発明を若干の実施例につきその製造工程にそって
具体的に説明する。

実施例 １ 第１図は本発明を相補型ＭＯ８・ＩＣの一部に形成する
可変抵抗素子に適用した場合の一実施例を示すものであ
る。

（ａ） ｎ型Ｓｉ基板（ウェハ）１を用意し、表面に
、熱酸化膜（ＳｉＯ２）２を１０００〜２０００Ａの厚
さに覆った状態で上記酸化膜２の一部をホトレジスト膜
３でマスクし、酸化膜を通してＢ（ボロン）イオン打込
み（Ｂ ： Ｉ Ｘ １０’ ％ｃｆｆｌ、１００ｋｅ
ｖ’）、上記ホトレジスト膜３で覆われていない酸化膜
下のＳｉ基板の一部にＢ打込層４をつくる。

（ｂ） 上記ホトレジスト膜３をマスクとして、エツ
チングにより打込み層４上の酸化膜を除去する。

これによって酸化膜２［ｄの工程のマスク位置合わせ段
差をつくる。

（Ｃ） 前記ホトレジストマスク３を除去し、新たに
熱酸化により酸化膜５（厚さ１２０ＯＡ）を形成し、同
時にボロンを拡散してＰ型ウェル領域６（深さ５〜６μ
）を形成する。

（ｄ）酸化膜５のホトエツチングを行い、基板釦よびウ
ェルの各アクティブ領域１ａ、６ｐを露出する。

（ｅ） 熱酸化により上記露出表面にゲート酸化膜７
（厚さ１２５ＯＡ）を形成し、この上にモノシラン（Ｓ
ｉＨ４）の熱分解による多結晶Ｓ１層８（厚さ：５００
０Ａ’）を形成する。

（ｆ）多結晶Ｓｉ層８をホトエツチングし、ゲート訃よ
び可変抵抗部とする部分８ａ 、ｓｂ及び８ｃを残して
不要部を除去する。

前記可変抵抗部８ｃに所望の抵抗値が得られるように抵
抗のイオン打込みを行う。

例えばボロンイオンを５０ｋｅφエネルギーでアク上ブ
タ不純物濃度１０１４〜１０”／ｃｒＡ打込む。

このボロンイオン打込みは、マスクを使用せずに半導体
基板全面に行彦うどとができ、また可変抵抗部８ｃのみ
を露出するようなレジスト等のマスクを使用して行なう
こともできる。

（ｇ） 多結晶シリコン８ａ 、ｓｂをマスク位置合
、ｎチャネルＭＯ８ＦＥＴ形戒用のソース及ヒトレイン
領域部分の酸化膜７、またｐチャネルＭＯ８形成用ソー
ス及びドレイン領域部分の酸化膜７をフッ酸と硝酸の混
合エッチ液でエツチング除去する。

（ｈ） 半導体基板表面にＣＶＤ （Ｃｈｅｍｉｃａ
ｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ ）法により５ｉ
０２９を被着させ、次［ｐチャネルＭＯ８ＦＥＴ形成部
、すなわち多結晶シリコン８ｂをゲート電極とする部分
釦よび抵抗の両端すなわち抵抗の電極引き出し部分のＣ
ＶＤ５ｉＯ２９を選択的エツチングを行なう。

次に側光ばボロンナイトライドを不純物源とする拡散に
よってｐチャネルＭＯ８ＦＥ’ｌ’形成部のソース領域
１０．ドレイン領域１１．及び可変抵抗部８ｃの両端部
をｐ型の高濃度不純物領域とする。

（ｉ） 上記ＣＶＤ５ｉ０２９をエツチング除去し、
第２のＣＶＤ ５ｉｎ２１３をつＨｎチャネルＭＯ８Ｆ
ＥＴ形成部上のＣＶＤ５ｉｎ２１３を選択エッチする。

次にリン拡散によりｎチャネルＭＯ８ＦＥＴ形成部のソ
ース領域１４及びドレイン領域１５形成し、同時に多結
晶シリコン８ａをｎ生型にする。

（ｊ） 上記ＣＶＤ ５ｉＯ２１３を除去し、さらに
全面に新らたなＣＶＤ ５ｉ０２等の絶縁膜２５を形成
し、上記絶縁膜２５をコンタクトエッチする。

さいごに真空Ａｔ （アル□ニウム）蒸着法及びホトエ
ッチ法ニより、ソース、ドレイン領域釦よび抵抗体のコ
ンタクト部に接続する電極１６，１７゜１８．１９，２
０，２１を設げると共に、抵抗体上に絶縁膜２５を介し
て可変電極（バイアス電極）２２を設けることにより相
補型ＭＯ８−ＩＣ装置を完成する。

第２図は上記方法により製造されたＭＯＳ・ＩＣ装置１
／？：ｉ−ける可変抵抗体部の動作態様を説明するため
の図面である。

第１図、第２図に示したような可変抵抗体にかいて、絶
縁膜ＣＶＤ ５ｉ０２１３を介して可変電極２２から多
結晶Ｓｉ抵抗体８ｃ［電圧■１ニよる電界が加えられる
。

抵抗体の導電型がｐ型であるので、ここに（ト）の電界
をかげると絶縁膜側から抵抗体に空乏層が拡がりキャリ
ア数が減少してその抵抗値が増大する。

（→の電界をかげるとキャリアが増加し抵抗値が減少す
ることになる。

第３図は上記可変抵抗体の実験データに基いたＩＤ−Ｖ
Ｄ特性の一例を示している。

上記実施例の製造方法によると、以下の理由でその目的
を達成することができる。

１、抵抗体部の電流通路の長さは、ＭＯＳＦＥＴのソー
ス、ドレイン領域形成時の５ｉ０２９［よって決められ
る。

そのため抵抗体部の抵抗値を決めるためのイオン打ち込
みは、イオン打ち込み範囲を制限するマスク等を使用し
７ないでも行なうことができる。

２、イオン打込み法によるので不純物導入量を比、較的
正確にでき抵抗値制御を正確にできる。

３、ＭＯＳＦＥＴのソース、ドレイン領域の形成前に上
記イオン打ち込みを行なうので、上記ソース、ドレイン
領域形成時の処理温度により不純物イオン打ち込みされ
た多結晶Ｓｉ層がアニールされる。

その結果、打ち込み不純物が抵抗値設定のための有効な
不純物となる。

４、ＭＯＳＦＥＴをＳｉ ゲート構造としているので
上記抵抗体形成のための多結晶Ｓｉ層は特別な製造工程
の増加なしに形成することができる。

上記実施例１では、可変電極をＣＶＤ−８ｉＯ２膜捷た
はＰＳＧ膜上に設けて、これらの絶縁膜を介して抵抗体
に電界を加える構造とされている。

ところで上記のＣＶＤ−８ｉＯ２やＰＳＧの形成にあた
ってはその厚さの制御が必しも容易でなく、一定の膜厚
が得られにくい。

一方上記抵抗体を可変抵抗体として使用する場合その特
性は絶縁膜の厚さに大きく影響されるから絶縁膜の膜厚
は一定であることかのぞオしい。

そこで、ＩＣの場合、基板が接地されていることを考慮
し、前記の絶縁膜の欠点を補うため次の構造に釦ける製
造方法が考えられる。

実施例 ２ 第４図は本発明による他の形式の相補型ＭＯ８ＩＣに適
用した場合の例についてその製造工程の一部を示すもの
である。

（ａ） ｎ型Ｓｉ基板１の一主面に釦いて、前記実施
例１の工程ａ、ｂに対応し、２つのｐ型ウェル６．２３
を形成する。

２つのウェルのうちウェル６にはｎチャンネルＭＯ８Ｆ
ＥＴを形威し、ウェル２３は抵抗体部のバイアス電源接
続部となし、２つのウェルの中間部にある基板にはｐチ
ャンネルＭＯ８ＦＥＴを形成することになる。

（ｂ） 酸化膜５を部分的にエツチングして、ゲート
酸化膜？ａ、７ｂを形成し、同時にウェル２３上に抵抗
体制御用の熱酸化膜７ｃを形成する。

これら熱酸化膜の上に多結晶Ｓｉ層を形成し、この多結
晶Ｓｉ層を前記実施例１の工程ｆにならって多結晶Ｓｉ
ゲー） ８ａ 、８ｂち−よび多結晶Ｓｉ抵抗体８ｃと
する部分に加工し、次いでこれら多結晶Ｓｉ ８ａ、ａ
ｂ ８ｃに不純物イオンを打ち込む。

（Ｃ） 実施例１の工程りにならってアクセプタ拡散
により、ｐ生型ソース・ドレイン領域１０ 、１１を形
成すると同時にウェル２３の一部ニｐ当広散を行い、こ
れを可変電極（バイアス電極）取出し部２４とする。

実施例１の工程ｉ［ならってウェル６にドナ拡散により
ｎ型ソース・ドレイン領域１４，１５を形成する。

さいごに各ソース、ドレイン領域、可変電極取出し部釦
よび抵抗体の両端子にそれぞれ接続する。

Ｕ電極１６〜２２を形成することにより、可変抵抗部つ
き相補型ＭＯ８・ＩＣを完成する。

上記実施例２の製造方法は、前記実施例１と同様な理由
によってその目的を達成できる。

【図面の簡単な説明】

第１図ａ乃至ｊは本発明の一実施例の製造工程図、第２
図は上記一実施例の完成時のＩＣの要部断面図、第３図
はｖｌをパラメータにした抵抗体のＩ、−Ｖ、特性曲線
図、第４図ａ乃至Ｃは本発明の他の実施例の一部製造工
程における断面図である。 １３．翻型Ｓｉ基板、１ａ・・・基板上のアクティブ領
域、２・・・熱酸化膜、３．・・ホトレジスト・マスク
、４・・・Ｂ打込み層、５・・・熱酸化膜、６・・・ｐ
型ウェル、６ａ・・・ウェル６上のアクティブ領域、７
，７ａ。 ７ｂ・・・ゲート酸化膜、７ｃ・・・可変抵抗部の熱酸
化膜、８・・・多結晶Ｓｉ、８ａ 、ａｂ・・・多結晶
Ｓｉゲート、８ｃ・・・多結晶Ｓｉ抵抗体、９・・・Ｃ
ＶＤ・ＳｉＯ２マスク、１０，１１・・・ｐ型ソース・
ドレイン領域、１２・・・抵抗体のｐ生型コンタクト部
、１３−ＣＶＤ−８ｉ０２のマスク、１４ 、１５−ｎ
型ソース ドレイン、１６，１７，１８，１９・・・ソ
ース、ドレイン電極、２０．２１・・・抵抗体電極、２
２・・・可変電極、２３・・・可変抵抗部形成のための
ｐ型ウェル、２４・・・可変電極取出し部、２５・・・
絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １ 絶縁ゲート型電界効果トランジスタと抵抗体を有す
   るＭＩＳ集積回路装置の製造方法にむいて半導体基板主
   面上に第１の絶縁膜と上記絶縁ゲート型電界効果トラン
   ジスタのゲート絶縁膜となる第２の絶縁膜を形成する工
   程と、 上記第１及び第２の絶縁膜上に多結晶シリコン層を形成
   し、上記第１の絶縁膜上の上記抵抗体となる第１の多結
   晶シリコン層と上記第２の絶縁膜上の上記絶縁ゲート型
   電界効果トランジスタのゲート電極となる第２の多結晶
   シリコン層を形成する工程と、 少なくとも上記第１の多結晶シリコン層を不純物イオン
   打ち込みにより所定の抵抗値にする工程と、 上記第１の多結晶シリコン層の上記抵抗体とする部分を
   不純物導入マスク膜で覆った状態で上記多結晶シリコン
   層の上記マスク膜で覆われていない部分及び半導体基板
   主面の所定部分に同時に不純物を導入することにより上
   記多結晶シリコン層部分を低抵抗化するとともに上記半
   導体基板主面に上記絶縁ゲート型電界効果トランジスタ
   のソースもしくはドレイン領域を形成する工程と、上記
   マスク膜を除去した後、上記抵抗体上に絶縁膜を介して
   バイアス電極を形成する工程とを含むことを特徴とする
   ＭＩＳ集積回路装置の製造方法。