JPS5812457Y2 - ハンドウタイキオクソウチ - Google Patents

Description

【考案の詳細な説明】 本考案は半導体装置に関し、特に高集積化した１セル・
１トランジスタ構成の半導体記憶装置に関する。

従来、一つの記憶セルを、一つのトランジスタと一つの
コンデ゛ンサだけで構成した半導体記憶装置が知られて
いる。

第１図はその要部構造説明図であり、１は半導体基板、
２は絶縁層、２′はゲート絶縁膜、３はソース領域、４
はドレイン領域、Ｓはソース電極、Ｇはゲート電極、Ｃ
は容量電極、Ｌは反転層、Ｂはビット線、Ｗはワード線
、ＶＤＤは電源電圧をそれぞれ示す。

この従来例では、容量電極Ｃに高い電圧を印加し、その
直下の半動体基板１に於ける表面近傍に一部がドレイン
領域４に接する反転層りを生成させ、この反転層りと容
量電極Ｃとの間に形成される容量に前記のＭＯ８電界効
果トランジスタを通じて電荷を蓄積或いは放出すること
に依り情報の書込み、読出しを行なうものである。

この半導体記憶装置は、その構成の簡単さから、本来的
に高集積化することが可能であるが、近年の半導体集積
回路装置、電子機器では、更に高集積化すべきことを要
求している。

し力化ながら、前記半導体記憶装置の高集積化をはかる
場合、例えば記憶容量の平面的な面積を減すると、情報
の確実な記憶が不可能となる。

本考案は、記憶容量の大きさを減することなく集積度を
向上できるようにすることを目的とし、ゲートがワード
線にソースがビット線にそれぞれ接続されてなる１個の
ＭＩＳ電界効果トランジス夕と、一方の電極が該ＭＩＳ
電界効果トランジスタのドレインに他方の電極が所定の
電位線に接続されてなる記憶容量とを組合せてなる１記
憶セルを集積した半導体記憶装置において、第１の記憶
セルと第２の記憶セルが隣接して設けられ、該第１の記
憶セルの記憶容量が該第１の記憶セルのＭＩＳ電界効果
トランジスタのドレインに導通する半導体基板表面近傍
の反転層を一方の電極とし該反転層上の絶縁膜上の共通
電極を他方の電極としてなり、該第２の記憶セルが該共
通電極を他方の電極とし該共通電極上の絶縁膜上に形成
され該第２の記憶セルのＭＩＳ電界効果トランジスタの
ドレインに接続されてなる電極を他方の電極としてなり
、該共通電極が該所定の電位線に接続されてなることを
特徴とする半導体記憶装置、を提供するもので、以下こ
れを詳細に説明する。

第２図は本考案−実施例の要部説明図である。

図に於いて、１１は半導体基板、１２は絶縁層、１２□
。

１２□はゲート絶縁膜、１３．．１３□はソース領域、
１４． 、１４２はドレイン領域、１５は絶縁層、Ｓｌ
、Ｓ２はソース電極、Ｇ１．Ｇ２ゲート電極、Ｃ１，Ｃ
２は容量電極、Ｌは反転層、Ｂｌ、Ｂ２はビット線、Ｗ
ｌ 、Ｗ２はワード線、ＶＤＤは電源電圧をそれぞれ示
す。

尚、容量電極ＣＩ。Ｃ２は金属、多結晶シリコンのいず
れでも良い。

第３図は第２図実施例を等価的に回路とし表わした図で
ある。

図に於いて、Ｑ□、Ｑ２はＭＩＳ電界効果トランジスタ
、Ｃｍｌ、Ｃｍ２は記憶容量をそれぞれ示す。

第３図の回路と第２図の構成とを対比すると、トランジ
スタ１個は、ゲート絶縁膜１２□、ソース領域１３□、
ドレイン領域１４□とそれ等に対応する電極で構成され
、また、トランジスタＱ２はゲート絶縁膜１２□、ソー
ス領域１３゜、ドレイン領域１４２とそれ等に対応する
電極で構成され、また、トランジスタＱ１の記憶容量で
あるＣｍ１は反転層りと容量電極Ｃ□との間に形成され
、また、トランジスタＱ２の記憶容量であるＣｍ２は容
量電極Ｃ１と容量電極Ｃ２との間に形成されるものであ
る。

前記説明から判るように、本実施例では、従来の構造に
おける記憶容量はぼ１個分の面積に２個の記憶容量Ｃｍ
１．Ｃｍ２を形成し、それぞれ別個にトランジスタＱ１
．Ｑ２に接続してあり、その結果、集積度は著しく向上
し、実効的な面積／ビットは、従来のものの約圭になる
。

第４図は他の実施例の要部回路であり、第２図及び第３
図に関して説明した部分と同部分は同記号で示しである
。

本実施例が前記実施例と相違する点は記憶容量の構成で
ある。

即ち、トランジスタＱ１の記憶容量は、反転層りと容量
電極Ｃ１との間に於ける容量及び容量電極Ｃ１と容量電
極Ｃ３との間に於ける容量が並列的に接続された構成で
あり、また、トランジスタＱ２の記憶容量は、反転層Ｉ
Ｌ２と容量電極０１ノとの間に於ける容量及び容量電極
Ｃ１と容量電極Ｃ２との間に於ける容量が並列に接続さ
れた構成になっている。

この実施例では、前記従来の構造における記憶容量はぼ
１個分の面積を２個のトランジスタＱ□。

１Ｑ２でそれぞれ士づつ使用して記憶容量を構成してい
る。

しかしながら、その容量値は、記憶容量が２層になって
いて、２個の記憶容量を並列接続した形になっている為
、第２図実施例のものと殆んど変りない。

尚、前記実施例では、記憶容量が２層になっているもの
について説明したが、これに限らず、更に多層に形成し
てトランジスタ１個当りの記憶容量値を増大させ、情報
記憶の確実度を向上することができ、また、トランジス
タの配置を適当にすれば゛、記憶容量１個分の面積で、
トランジスタ３個以上の分の記憶容量を形成することが
可能であるがら、更に高集積化することができる。

以−上説明で判るように、本考案に依れば、１個のＭＩ
Ｓ電界効果トランジスタと組合されて１セルを構成する
容量を多層化することに依り、集積度を向上したり、或
いは容量値を増大して情報記憶の正確を期することがで
きる。

【図面の簡単な説明】

第１図は従来例の構造説明図、第２図は本考案１実施例
の構造説明図、第３図は第２図実施例の回路図、第４図
は他の実施例の構造説明図をそれぞれ表わす。 図に於いて、１１は基板、１２は絶縁層、１２□、１２
□は絶縁膜、１３□、１３□はソース領域、１４．．１
４□はドレイン領域、１５は絶縁層、Ｓｌ、Ｓ２はソー
ス電極、Ｇ １． Ｇ ２はゲート電極、Ｃ，、Ｃ２は
容量電極、Ｌは反転層、Ｂ １ 、 Ｂ ２はビット線
、ＶＤＤは電源電圧をそれぞれ示す。

Claims (1)

【実用新案登録請求の範囲】
1. ゲートがワード線にソースがビット線にそれぞれ接続さ
   れてなる１個のＭＩＳ電界効果トランジスタと、一方の
   電極が該ＭＩＳ電界効果トランジスタのドレインに他方
   の電極が所定の電位線に接続されてなる記憶容量とを組
   合せてなる１記憶セルを集積した半導体記憶装置におい
   て、第１の記憶セルと第２の記憶セルが隣接して設けら
   れ、該第１の記憶セルの記憶容量が該第１の記憶セルの
   ＭＩＳ電界効果トランジスタの１ドレインに導通する半
   導体基板表面近傍の反転層を一方の電極とし該反転層上
   の絶縁膜上の共通電極を他方の電極としてなり、該第２
   の記憶セルが該共通電極を他方の電極と該共通電極上の
   絶縁膜上に形成され該第２の記憶セルのＭＩＳ電界効果
   トランジスタのドレインに接続されてなる電極を他方の
   電極としてなり、該共通電極が該所定の電位線に接続さ
   れてなることを特徴とする半動体記憶装置。