JPH117461A - 論理シミュレーション方法およびテストパターン生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 デバイス検査装置の回路を変更することな
く、また回路の構成を問わずスキューを含んだ入力信号
のシミュレーションを可能にする論理シミュレーション
方法を提供すること。 【解決手段】 クロックを除くすべての入力信号のイベ
ント変化の前後に、デバイス検査装置が有する端子間ス
キューに相当する時間以下の周期のパルス信号を加えて
シミュレーションを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
の検査において利用される論理シミュレーション方法お
よびそのテストパターン生成装置に関するものである。

【０００２】

【従来の技術】半導体集積回路等のデバイスの検査を行
うデバイス検査装置がデバイスの複数の端子に与えるそ
れぞれの入力信号間には、デバイス検査装置の誤差によ
りスキューが発生する。そのため所望の時刻に入力信号
が印加されない場合がある。これにより、論理シミュレ
ーションによりタイミング確認がなされたテストパター
ンの場合でも、このスキューによる誤動作を引き起こし
正しい検査ができないことがある。

【０００３】特開平5-189517号による従来技術では、こ
の問題を解決するために、被測定デバイスの、クロック
信号を除く各入力信号のピン（接続用の端子）に、入力
のイベント変化（入力信号の状態変化）の直後にスキュ
ーに相当する期間不定状態（信号が０か１かわからない
状態）を発生する回路を挿入する。そしてクロック信号
のピンにはスキューに相当する期間より短い期間、たと
えばスキューに相当する期間の１／２の期間だけクロッ
ク信号を遅延させる回路を挿入する。上記の方法によっ
てデバイス検査装置が発生するスキューを含んだ論理シ
ミュレーションによるタイミング確認を行っていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
従来の技術では、半導体集積回路の入力信号のピンがフ
リップフロップ等の順序回路を介さずアンド回路、オア
回路、インバータ等の組合せ回路のみを介して、非同期
リセットあるいはセット付の記憶素子につながっている
場合、この入力信号のピンが不定状態になると記憶素子
のリセットあるいはセットのピンにこの不定状態が伝搬
し、記憶素子の出力が不定状態になる。

【０００５】このため、記憶素子のリセットあるいはセ
ットを解除するイベント（入力信号の状態）が発生した
場合、イベント発生後にはリセットあるいはセットされ
た状態になる必要があるにもかかわらず、リセットある
いはセットされる論理の状態からリセットあるいはセッ
トされない論理の状態の間に不定状態が入ってしまう可
能性がある。この場合記憶素子の出力は不定状態のまま
になってしまい、出力信号の期待値を変えてしまう、と
いう問題を有している。この問題に対し、従来の技術で
は、組合せ回路のみを介して記憶素子の非同期リセット
あるいはセット端子につながっている入力信号のピンに
は、不定状態を発生する回路を挿入せず、スキューを含
んだシュミレーションの対象外としていた。

【０００６】本発明は、上記従来の問題点を解決するも
ので、デバイス検査装置の回路を変更することなく、ま
た回路の構成を問わずに適用できるスキューを含んだ入
力信号によるシミュレーション方法およびそのテストパ
ターン生成装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明では、被検査半導
体集積回路に印加されるクロック信号を除くすべての入
力信号ピンに、入力信号のイベント変化の前後にデバイ
ス検査装置の有する端子間スキューに相当する時間以下
の周期のパルス信号を印加してシミュレーションを行
う。スキューを含まない正規入力信号からパルス信号へ
の変換は論理シミュレーション用テストパターンを生成
するソフトウェアによって行われる。

【０００８】本発明によれば、半導体集積回路のすべて
の入力信号のピンにおいて、正規入力信号のイベント変
化に時間幅を持たせ、かつ論理の明確な信号を入力させ
ることにより、デバイス検査装置が発生するスキューを
含んだ信号の論理シミュレーションによるタイミング確
認が行える。

【０００９】従って、クロック信号を除くすべての入力
信号のピン、すなわち記憶素子の非同期リセット入力あ
るいはセット入力に組合せ回路のみを通ってつながって
いる入力信号のピンもスキューを含んだシュミレーショ
ンの対象内に含めることができる。また、入力イベント
変化の前にもパルス信号を挿入することで、とくにクロ
ック信号を遅延させる必要はない。

【００１０】

【発明の実施の形態】図１ないし図５を参照して本発明
の実施例を説明する。図１は本発明の論理シュミレーシ
ョン方法を説明するための単純な被検査回路例を示す。
また図４は本発明のテストパターン生成装置３０のブロ
ック図を示す。テストパターン生成装置３０は入力信号
が入力される入力部３１の出力端が接続されたＣＰＵ３
２、ＣＰＵ３２に接続されたメモリ３３及びＣＰＵ３２
の出力端が接続された出力部３４を備えている。入力部
３１から入力される入力信号によりテストパターンが生
成され、このテストパターンに基づく検査用の信号出力
がデバイス検査装置４０を経て被検査デバイスの例えば
半導体集積回路５０に印加される。

【００１１】図１において、フリップフロップ８の入力
端子Ｄに入力バッファ６を介して入力信号Ｄａｔａ１を
入力し、入力端子ＣＫに入力バッファ７を介してクロッ
ク信号Ｃｌｏｃｋ２を入力する場合について以下に述べ
る。

【００１２】図２の（ａ）に入力信号Ｄａｔａ１の波形
を示す。この入力信号Ｄａｔａ１により論理シミュレー
ション用テストパターン生成装置３０はテストパターン
を生成する。

【００１３】入力信号Ｄａｔａ１はメモリ３３にあらか
じめ記憶されたソフトウェアによって図２の（ｂ）に示
す波形の入力信号Ｓ＿Ｄａｔａ１０に加工される。立ち
上がりイベントＲの場合は、入力信号Ｄａｔａ１のイベ
ント変化時刻ｔ₁の前に、デバイス検査装置４０のマイ
ナス側スキュー期間Ｔ₁に等しいパルス幅の正のパルス
１１を挿入する。さらにイベント変化時刻ｔ₁の後にデ
バイス検査装置４０のプラス側スキュー期間Ｔ₂に等し
いパルス幅の負のパルス１２を挿入する。また、立ち下
がりイベントＦの場合は、イベント変化時刻ｔ₂の前に
デバイス検査装置４０のマイナス側スキュー期間Ｔ₁に
等しいパルス幅の負のパルス１２を挿入し、イベント変
化時刻ｔ₂の後にデバイス検査装置４０のプラス側スキ
ュー期間Ｔ₂に等しいパルス幅の正のパルス１１を挿入
する。上記のように加工された入力信号Ｓ−Ｄａｔａ１
０が、入力信号Ｄａｔａ１の代わりに入力バッファ６を
介して入力端子Ｄに入力される。

【００１４】図３の（ａ）は加工された入力信号Ｓ＿Ｄ
ａｔａ１０がフリップフロップ８の入力端子Ｄに到達し
た状態の信号ｉｎｔｅｒＳ＿Ｄａｔａ１３を示す。図３
の（ｂ）はクロック信号Ｃｌｏｃｋ２がフリップフロッ
プ８の入力端子ＣＫに到達した状態の信号ｉｎｔｅｒＣ
ｌｏｃｋ１４を示す。図３の（ｃ）はフリップフロップ
８の信号出力ｉｎｔｅｒＱＯｕｔ１５を示す。もし信号
ｉｎｔｅｒＳ＿Ｄａｔａ１３にスキューが存在しなけれ
ばそのハイレベルを取り込み、信号出力ｉｎｔｅｒＱＯ
ｕｔ１５はハイレベルとなるはずである。。しかし図３
の（ａ）に示すように検査装置がプラス側のスキューを
有していると、フリッププロップ８は信号ｉｎｔｅｒＣ
ｌｏｃｋ１４により、信号ｉｎｔｅｒＳ＿Ｄａｔａのロ
ーレベルを取り込み、信号出力ｉｎｔｅｒＱＯｕｔはロ
ーレベルとなる。このローレベルの出力が半導体集積回
路５０の所定の外部出力端子に正規の状態とは違う結果
を与える場合は、論理シミュレータが期待値エラーの警
告を発生する。すなわちこのテストパターンの入力タイ
ミングではデバイス検査装置のスキューによって不具合
が発生することが事前にわかる。

【００１５】テストパターン生成装置３０の動作を図５
のフローチャートを用いて説明する。

【００１６】入力信号のイベント発生ごとに（図５のス
テップ１７）、その信号のピンの種別を判定する（同ス
テップ１８）。入力信号がクロック信号の場合は単にそ
のイベント変化をテストパターンに変換する（同ステッ
プ１９）。また、入力信号がクロック信号でない場合
は、イベント発生時刻より時間Ｔ₁前の時刻でこのイベ
ント変化をテストパターンに変換する（同ステップ２
０）。次にイベント発生時刻で、イベント変化をこのイ
ベント変化の逆のイベント変化のテストパターンに変換
する（同ステップ２１）。最後にイベント発生時刻から
時間Ｔ₂後の時刻でこのイベント変化をテストパターン
に変換する（同ステップ２２）。イベント発生がすべて
完了するまでこの処理を繰り返す。イベント発生がすべ
て完了した場合は、時刻順にテストパターンを並びかえ
る（同ステップ２４）。上記のステップ１７からステッ
プ２４までの処理は図４のテストパターン生成装置３０
のＣＰＵ３２とメモリ３３によって行われる。時間
Ｔ₁，Ｔ₂は、具体的にはデバイス検査装置がデバイスに
与える入力信号の時間精度が±０．６ｎｓの場合は、時
間Ｔ₁は０．６ｎｓ、時間Ｔ₂は０．６ｎｓという値にな
る。

【００１７】

【発明の効果】本発明の論理シミュレーション方法は、
クロック信号を除くすべての入力信号のピンの入力のイ
ベント変化の前後に、それぞれ１個のパルス信号を有す
る論理シミュレーション用テストパターンを生成するこ
とにより、すべての入力信号について、デバイス測定装
置が発生するスキューを含んだ論理シミュレーションに
よるタイミング確認が行える。

【００１８】また、クロック信号は特に変更をしなくて
よいため、出力信号の期待値を比較する時刻を調整する
必要がない。従来は回路追加が必要だったが、本発明の
テストパターン生成装置は、ＣＰＵとメモリを有し、メ
モリの論理シミュレーション用テストパターンを生成す
るプログラムに上記のテストパターンを発生する機能を
組み込んで実施しているため、新たな装置を必要とせず
開発工数の削減効果もある。

【図面の簡単な説明】

【図１】本発明の実施例を説明するための論理回路図

【図２】（ａ）および（ｂ）は本発明のテストパターン
変換の例を示す図

【図３】本発明の実施例を説明するためのタイミングチ
ャート図

【図４】本発明の実施例のテストパターン生成装置のブ
ロック図

【図５】本発明の実施例を説明するためのフローチャー
ト図

【符号の説明】

１ 入力信号Ｄａｔａ ２ クロックＣｌｏｃｋ ６ 入力バッファ ７ 入力バッファ ８ フリップフロップ １０ 入力信号Ｓ＿Ｄａｔａ １１ 正のパルス １２ 負のパルス １３ 信号ｉｎｔｅｒＳ＿Ｄａｔａ １４ 信号ｉｎｔｅｒＣｌｏｃｋ １５ 信号出力ｉｎｔｅｒＱＯｕｔ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 デバイス検査装置から被検査半導体集積
   回路に印加される、クロック信号を除くすべてのイベン
   ト変化の入力信号を、前記デバイス検査装置が有するス
   キューに相当する時間以下の周期のパルス信号に変える
   ことを特徴とする論理シミュレーション方法。
2. 【請求項２】 デバイス検査装置から被検査半導体集積
   回路に印加される入力信号の基準となる正規入力信号の
   イベント変化を検出するステップと、 イベント変化が検出された前記正規入力信号を、前記デ
   バイス検査装置が有するスキューに相当する時間以下の
   周期のパルス信号に変換する論理シュミレーションパタ
   ーン生成ステップと、 を有する論理シュミレーション方法。
3. 【請求項３】 デバイス検査装置から被検査半導体集積
   回路に印加される入力信号のイベント変化を検出するイ
   ベント変化検出手段と、 前記イベント変化検出手段がイベント変化を検出したと
   き前記デバイス検査装置が有するスキューに相当する時
   間以下の周期のパルス信号を生成する手段、とを有する
   論理シュミレーションのテストパターン生成装置。