JPH1146482A - Pwm出力制御回路 - Google Patents
Pwm出力制御回路Info
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- JPH1146482A JPH1146482A JP9201963A JP20196397A JPH1146482A JP H1146482 A JPH1146482 A JP H1146482A JP 9201963 A JP9201963 A JP 9201963A JP 20196397 A JP20196397 A JP 20196397A JP H1146482 A JPH1146482 A JP H1146482A
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Abstract
(57)【要約】
【課題】 出力精度を向上させ、しかも複数出力を個々
に同時制御できるうえ、回路構成を簡素化して消費電流
およびノイズ発生要因を低減するPWM出力制御回路を
実現する。 【解決手段】 常に自走するカウンタ10を設け、当該
カウンタ10のカウント値に対して周期設定値およびデ
ューティ設定値に基づくPWM出力信号の周期制御とデ
ューティ制御とを同時に行う構成を設けた。これによ
り、カウンタ10の1周期当り、1度の周期制御および
デューティ制御が行われるから、従来に比して出力精度
が向上し、PWM出力信号を個々同時に制御し得る。さ
らに、PWM出力信号を周期とデューティとに分けて出
力制御するので、回路構成が簡素化され、消費電流やノ
イズ発生要因が抑えられる。
に同時制御できるうえ、回路構成を簡素化して消費電流
およびノイズ発生要因を低減するPWM出力制御回路を
実現する。 【解決手段】 常に自走するカウンタ10を設け、当該
カウンタ10のカウント値に対して周期設定値およびデ
ューティ設定値に基づくPWM出力信号の周期制御とデ
ューティ制御とを同時に行う構成を設けた。これによ
り、カウンタ10の1周期当り、1度の周期制御および
デューティ制御が行われるから、従来に比して出力精度
が向上し、PWM出力信号を個々同時に制御し得る。さ
らに、PWM出力信号を周期とデューティとに分けて出
力制御するので、回路構成が簡素化され、消費電流やノ
イズ発生要因が抑えられる。
Description
【0001】
【発明の属する技術分野】本発明は、周期およびデュー
ティが異なる複数のPWM出力信号を生成し得るPWM
出力制御回路に関する。
ティが異なる複数のPWM出力信号を生成し得るPWM
出力制御回路に関する。
【0002】
【従来の技術】従来より、例えば、AT(オートマチッ
クトランスミッション)やエンジン制御などを行う為、
周期やデューティが異なる複数のPWM出力信号を発生
するPWM出力制御回路が知られている。図4は、そう
した回路の一例である。図4において、カウンタ100
は固定またはCPUにおいて選択されたカウントクロッ
ク151によってカウントし、このカウント値がデータ
バス158を介して比較回路103に供給される。ま
た、カウンタ100のカウント値は比較回路102が発
生する一致信号に応じてクリアされる。比較回路102
はカウンタ100のカウント値と周期設定レジスタ10
4の設定値とを比較し、両者が一致した時に一致信号を
発生する。
クトランスミッション)やエンジン制御などを行う為、
周期やデューティが異なる複数のPWM出力信号を発生
するPWM出力制御回路が知られている。図4は、そう
した回路の一例である。図4において、カウンタ100
は固定またはCPUにおいて選択されたカウントクロッ
ク151によってカウントし、このカウント値がデータ
バス158を介して比較回路103に供給される。ま
た、カウンタ100のカウント値は比較回路102が発
生する一致信号に応じてクリアされる。比較回路102
はカウンタ100のカウント値と周期設定レジスタ10
4の設定値とを比較し、両者が一致した時に一致信号を
発生する。
【0003】比較回路103はカウンタ100のカウン
ト値と、データバッファ106の値とを比較し、それら
が一致した時に一致信号を出力する。周期設定レジスタ
104はカウンタ100と同一ビット数でCPUにより
任意の値がセットされる。この値はデータバス156を
通じて比較回路102に接続される。デューティ値設定
レジスタ105はカウンタ100と同じビット数でCP
Uにより任意の値がセットされる。この値はデータバス
157を介してデータバッファ106に供給される。
ト値と、データバッファ106の値とを比較し、それら
が一致した時に一致信号を出力する。周期設定レジスタ
104はカウンタ100と同一ビット数でCPUにより
任意の値がセットされる。この値はデータバス156を
通じて比較回路102に接続される。デューティ値設定
レジスタ105はカウンタ100と同じビット数でCP
Uにより任意の値がセットされる。この値はデータバス
157を介してデータバッファ106に供給される。
【0004】データバッファ106には、デューティ値
設定レジスタ105からの出力がデータバス157を介
して入力され、一致信号152のタイミングで比較回路
103に出力する。このデータバッファ106はCPU
からのデューティ値設定レジスタ105への書込みと、
カウンタ100のカウント値とデューティ設定値の一致
の競合を避けるために設けられている。セット−リセッ
トフリップフロップ107は、一致信号152と一致信
号153とを入力し、一致信号152のアクティブレベ
ル入力でPWM出力154をセットし、一致信号153
のアクティブレベル入力でPWM出力154をリセット
する。
設定レジスタ105からの出力がデータバス157を介
して入力され、一致信号152のタイミングで比較回路
103に出力する。このデータバッファ106はCPU
からのデューティ値設定レジスタ105への書込みと、
カウンタ100のカウント値とデューティ設定値の一致
の競合を避けるために設けられている。セット−リセッ
トフリップフロップ107は、一致信号152と一致信
号153とを入力し、一致信号152のアクティブレベ
ル入力でPWM出力154をセットし、一致信号153
のアクティブレベル入力でPWM出力154をリセット
する。
【0005】このような構成によれば、カウンタ100
がカウントクロック151に基づきカウント動作を行う
と、そのカウント値159はCPUによって予め定めら
れた周期設定値156と同じ値になるとクリアされ、再
度カウント動作を繰り返す。そして、周期設定値156
とカウンタ100のカウント値159との一致信号15
2によって、PWM出力信号がセットされる。デューテ
ィ値設定レジスタ105の設定値は通常、周期設定レジ
スタ104の設定値より小さいかあるいは同じ値が設定
される。このデューティ値設定レジスタ105にセット
される設定値は、周期設定値156とカウント値159
との一致信号159により適宜、データバッファ106
に転送される。
がカウントクロック151に基づきカウント動作を行う
と、そのカウント値159はCPUによって予め定めら
れた周期設定値156と同じ値になるとクリアされ、再
度カウント動作を繰り返す。そして、周期設定値156
とカウンタ100のカウント値159との一致信号15
2によって、PWM出力信号がセットされる。デューテ
ィ値設定レジスタ105の設定値は通常、周期設定レジ
スタ104の設定値より小さいかあるいは同じ値が設定
される。このデューティ値設定レジスタ105にセット
される設定値は、周期設定値156とカウント値159
との一致信号159により適宜、データバッファ106
に転送される。
【0006】データバッファ106の出力158とカウ
ント値160の一致信号153によりPWM出力154
がリセットされる。この動作を繰り返すことによりPW
M出力154が制御される。したがって、こうしたPW
M出力制御回路を複数備えれば、各回路毎にそれぞれ独
立した周期/デューティのPWM出力信号を得ることが
できるようになっている。
ント値160の一致信号153によりPWM出力154
がリセットされる。この動作を繰り返すことによりPW
M出力154が制御される。したがって、こうしたPW
M出力制御回路を複数備えれば、各回路毎にそれぞれ独
立した周期/デューティのPWM出力信号を得ることが
できるようになっている。
【0007】しかしながら、上記構成においては、周期
生成のためにカウンタ100をクリアする必要がある。
この為、異なる周期のPWM出力信号を得るには出力数
に応じたカウンタを別途に設けなければならず、これ
故、PWM出力数が増えるほど回路規模が増すうえ、消
費電力も増加するという弊害が生じている。そこで、従
来では、こうした弊害を解消すべく、フリーランニング
カウンタを用いて複数の周期の異なるPWM出力信号を
生成するPWM出力制御回路が案出されており、この種
の技術については、例えば特開平8−51779号に開
示されている。
生成のためにカウンタ100をクリアする必要がある。
この為、異なる周期のPWM出力信号を得るには出力数
に応じたカウンタを別途に設けなければならず、これ
故、PWM出力数が増えるほど回路規模が増すうえ、消
費電力も増加するという弊害が生じている。そこで、従
来では、こうした弊害を解消すべく、フリーランニング
カウンタを用いて複数の周期の異なるPWM出力信号を
生成するPWM出力制御回路が案出されており、この種
の技術については、例えば特開平8−51779号に開
示されている。
【0008】
【発明が解決しようとする課題】ところで、フリーラン
ニングカウンタを用いた従来のPWM出力制御回路には
以下に示す問題がある。
ニングカウンタを用いた従来のPWM出力制御回路には
以下に示す問題がある。
【0009】従来のPWM出力制御回路は、PWM信
号の要素をオン時間とオフ時間とに分けており、オン時
間の加算演算とオフ時間の加算演算とを交互に行うこと
でPWM出力を生成する構成だから、1回の加算演算に
必要な時間をTとすると、2TがPWM信号の1周期に
相当するので、高精度なPWM出力を得難いという問題
がある。
号の要素をオン時間とオフ時間とに分けており、オン時
間の加算演算とオフ時間の加算演算とを交互に行うこと
でPWM出力を生成する構成だから、1回の加算演算に
必要な時間をTとすると、2TがPWM信号の1周期に
相当するので、高精度なPWM出力を得難いという問題
がある。
【0010】また、従来のPWM出力制御回路では、
複数のPWM出力制御を行う際に、コンパレータを時分
割使用する為、各PWM出力のレベルを同時に制御する
ことができない、という問題もある。
複数のPWM出力制御を行う際に、コンパレータを時分
割使用する為、各PWM出力のレベルを同時に制御する
ことができない、という問題もある。
【0011】さらに、従来のPWM出力制御回路で
は、加算器およびコンパレータを時分割使用することか
ら、加算器およびコンパレータに対して入力するデータ
を適宜切替える手段が必要になる為、構成が複雑化する
という弊害もある。
は、加算器およびコンパレータを時分割使用することか
ら、加算器およびコンパレータに対して入力するデータ
を適宜切替える手段が必要になる為、構成が複雑化する
という弊害もある。
【0012】加えて、従来のPWM出力制御回路で
は、カウンタ値をカウンタと同じ周波数のクロックで保
持するバッファや、加算器およびコンパレータへの入力
を切替えるタイミング信号発生回路などを含むため、こ
れらがノイズ発生要因になったり、消費電力の増加を招
致する要因になるという問題がある。
は、カウンタ値をカウンタと同じ周波数のクロックで保
持するバッファや、加算器およびコンパレータへの入力
を切替えるタイミング信号発生回路などを含むため、こ
れらがノイズ発生要因になったり、消費電力の増加を招
致する要因になるという問題がある。
【0013】そこで本発明は、このような事情に鑑みて
なされたもので、出力精度を向上させ、しかも複数の出
力レベルを個々に同時制御できるうえ、回路構成を簡素
化して消費電流およびノイズ発生の要因を低減すること
ができるPWM出力制御回路を提供することを目的とし
ている。
なされたもので、出力精度を向上させ、しかも複数の出
力レベルを個々に同時制御できるうえ、回路構成を簡素
化して消費電流およびノイズ発生の要因を低減すること
ができるPWM出力制御回路を提供することを目的とし
ている。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明では、任意のカウントクロッ
クを計数してカウント値を生成する計数手段と、前記複
数の出力の各々にそれぞれ対応する周期設定値を発生す
る複数の周期設定値発生手段と、前記複数の出力の各々
にそれぞれ対応するデューティ設定値を発生する複数の
デューティ値発生手段と、前記周期設定値と前記カウン
ト値を加算し、前記複数の出力にそれぞれ対応する周期
値を算出する複数の周期算出手段と、前記デューティ設
定値と前記カウント値を加算し、前記複数の出力にそれ
ぞれ対応するデューティ値を算出する複数のデューティ
算出手段と、前記複数の周期算出手段によって周期値
と、前記複数のデューティ算出手段によって算出された
デューティ値とを保持する一方、前記複数の出力にそれ
ぞれ対応するタイミングに同期して出力する記憶手段
と、この記憶手段から前記複数の出力にそれぞれ対応す
るタイミングに同期して出力される周期値と前記カウン
ト値とを各々比較し、一致した場合に第1の一致信号を
発生する複数の周期値比較手段と、この記憶手段から前
記複数の出力にそれぞれ対応するタイミングに同期して
出力されるデューティ値と前記カウント値とを各々比較
し、一致した場合に第2の一致信号を発生する複数のデ
ューティ値比較手段と、前記複数の周期値比較手段から
出力される第1の一致信号もしくは複数のデューティ値
比較手段から出力される第2の一致信号に応じて周期お
よびデューティがそれぞれ異なる複数のPWM信号を発
生するPWM信号発生手段とを具備することを特徴とし
ている。
め、請求項1に記載の発明では、任意のカウントクロッ
クを計数してカウント値を生成する計数手段と、前記複
数の出力の各々にそれぞれ対応する周期設定値を発生す
る複数の周期設定値発生手段と、前記複数の出力の各々
にそれぞれ対応するデューティ設定値を発生する複数の
デューティ値発生手段と、前記周期設定値と前記カウン
ト値を加算し、前記複数の出力にそれぞれ対応する周期
値を算出する複数の周期算出手段と、前記デューティ設
定値と前記カウント値を加算し、前記複数の出力にそれ
ぞれ対応するデューティ値を算出する複数のデューティ
算出手段と、前記複数の周期算出手段によって周期値
と、前記複数のデューティ算出手段によって算出された
デューティ値とを保持する一方、前記複数の出力にそれ
ぞれ対応するタイミングに同期して出力する記憶手段
と、この記憶手段から前記複数の出力にそれぞれ対応す
るタイミングに同期して出力される周期値と前記カウン
ト値とを各々比較し、一致した場合に第1の一致信号を
発生する複数の周期値比較手段と、この記憶手段から前
記複数の出力にそれぞれ対応するタイミングに同期して
出力されるデューティ値と前記カウント値とを各々比較
し、一致した場合に第2の一致信号を発生する複数のデ
ューティ値比較手段と、前記複数の周期値比較手段から
出力される第1の一致信号もしくは複数のデューティ値
比較手段から出力される第2の一致信号に応じて周期お
よびデューティがそれぞれ異なる複数のPWM信号を発
生するPWM信号発生手段とを具備することを特徴とし
ている。
【0015】上記請求項1に従属する請求項2に記載の
発明によれば、前記記憶手段は、前記複数の周期算出手
段に対して周期値をフィードバック入力させる一方、前
記第1の一致信号に応じて保持する周期値が更新される
ことを特徴とする。
発明によれば、前記記憶手段は、前記複数の周期算出手
段に対して周期値をフィードバック入力させる一方、前
記第1の一致信号に応じて保持する周期値が更新される
ことを特徴とする。
【0016】また、上記請求項1に従属する請求項3に
記載の発明によれば、前記記憶手段は、前記計数手段の
カウント値がオーバーフローした場合にリセットされる
ことを特徴とする。
記載の発明によれば、前記記憶手段は、前記計数手段の
カウント値がオーバーフローした場合にリセットされる
ことを特徴とする。
【0017】さらに、上記請求項1に従属する請求項4
に記載の発明によれば、前記周期設定値発生手段は、前
記計数手段の最大カウント値タより小さい値を周期設定
値として発生することを特徴とする。同様に、請求項5
に記載の発明によれば、前記デューティ設定値発生手段
は、前記計数手段の最大カウント値タより小さい値をデ
ューティ設定値として発生することを特徴とする。
に記載の発明によれば、前記周期設定値発生手段は、前
記計数手段の最大カウント値タより小さい値を周期設定
値として発生することを特徴とする。同様に、請求項5
に記載の発明によれば、前記デューティ設定値発生手段
は、前記計数手段の最大カウント値タより小さい値をデ
ューティ設定値として発生することを特徴とする。
【0018】本発明では、PWM出力信号の構成要素を
周期とデューティとに分け、周期およびデューティ制御
にかかわる演算を、周期値とカウンタ値との一致時点で
同時に行うので、1周期当り1度の演算処理によりPW
M出力信号を生成でき、従来のものに比して出力精度が
向上する。また、常にフリーランニングする計数手段と
の比較動作が可能な為、各PWM出力のレベルを同時に
制御し得る。さらに、PWM出力信号の構成要素を周期
とデューティとに分けて出力制御するようにしたので、
従来のように、加算器およびコンパレータに対して入力
するデータを適宜切替える手段を必要とせず、回路構成
が簡素化される。加えて、PWM出力信号の精度が出力
本数に影響しない構成としたことで、従来のように、出
力数に対応したカウンタを備える必要がなく、これ故、
消費電力を低減させたり、ノイズ発生要因を抑えること
が可能になっている。
周期とデューティとに分け、周期およびデューティ制御
にかかわる演算を、周期値とカウンタ値との一致時点で
同時に行うので、1周期当り1度の演算処理によりPW
M出力信号を生成でき、従来のものに比して出力精度が
向上する。また、常にフリーランニングする計数手段と
の比較動作が可能な為、各PWM出力のレベルを同時に
制御し得る。さらに、PWM出力信号の構成要素を周期
とデューティとに分けて出力制御するようにしたので、
従来のように、加算器およびコンパレータに対して入力
するデータを適宜切替える手段を必要とせず、回路構成
が簡素化される。加えて、PWM出力信号の精度が出力
本数に影響しない構成としたことで、従来のように、出
力数に対応したカウンタを備える必要がなく、これ故、
消費電力を低減させたり、ノイズ発生要因を抑えること
が可能になっている。
【0019】
【発明の実施の形態】本発明によるPWM出力制御回路
は、AT(オートマチックトランスミッション)やエン
ジン制御などを行うアクチュエータ駆動装置や、ステッ
パモータなどを駆動制御する装置もしくはシステムに適
用され得る。以下では、本発明の実施の形態であるPW
M出力制御回路を実施例とし、図面を参照して説明す
る。
は、AT(オートマチックトランスミッション)やエン
ジン制御などを行うアクチュエータ駆動装置や、ステッ
パモータなどを駆動制御する装置もしくはシステムに適
用され得る。以下では、本発明の実施の形態であるPW
M出力制御回路を実施例とし、図面を参照して説明す
る。
【0020】A.構成 図1は、本発明による一実施例の構成を示すブロック図
である。この図において、カウンタ10は分周器11か
ら出力されるカウントクロック信号12をアップカウン
トしてカウント信号13を出力する。なお、このカウン
タ10は自走方式によるバイナリカウンタにより構成さ
れている。カウンタ10が出力するカウント信号13は
比較器14,15に供給される。分周器11は、固定分
周比あるいはCPU17により選択される分周比に従っ
て基準クロックCKを分周したカウントクロック信号1
2を生成する。
である。この図において、カウンタ10は分周器11か
ら出力されるカウントクロック信号12をアップカウン
トしてカウント信号13を出力する。なお、このカウン
タ10は自走方式によるバイナリカウンタにより構成さ
れている。カウンタ10が出力するカウント信号13は
比較器14,15に供給される。分周器11は、固定分
周比あるいはCPU17により選択される分周比に従っ
て基準クロックCKを分周したカウントクロック信号1
2を生成する。
【0021】CPUインタフェースブロック16は、C
PUバスBを介してCPU17と接続されており、CP
U17から供給されるPWM出力制御に係わる制御デー
タ18を選択して対応するレジスタ26,34に対して
リード/ライト制御する。比較器14は、PWM出力信
号の周期タイミングを決定する為に用いられるものであ
って、一方の入力端には上述したカウント信号13が供
給され、他方の入力端にはデータバス20を介してデー
タバッファ21の出力が供給される。この比較器14で
は、両入力の値が一致した場合に、一致信号19を発生
する。
PUバスBを介してCPU17と接続されており、CP
U17から供給されるPWM出力制御に係わる制御デー
タ18を選択して対応するレジスタ26,34に対して
リード/ライト制御する。比較器14は、PWM出力信
号の周期タイミングを決定する為に用いられるものであ
って、一方の入力端には上述したカウント信号13が供
給され、他方の入力端にはデータバス20を介してデー
タバッファ21の出力が供給される。この比較器14で
は、両入力の値が一致した場合に、一致信号19を発生
する。
【0022】データバッファ21は、加算器22の出力
23を、後述するアンド回路24から出力されるタイミ
ング信号T1に応じたタイミングで上述した比較器14
に供給する。加算器22は、PWM出力信号の周期タイ
ミングを決める値を算出するもので、周期値設定レジス
タ26の出力25と、データバッファ21の出力とを加
算して出力する。アンド回路24は、データバッファ2
1の出力タイミングを発生するために用いるものであ
り、比較器14からの一致信号19とカウントクロック
信号12との論理積をタイミング信号T1として出力す
る。
23を、後述するアンド回路24から出力されるタイミ
ング信号T1に応じたタイミングで上述した比較器14
に供給する。加算器22は、PWM出力信号の周期タイ
ミングを決める値を算出するもので、周期値設定レジス
タ26の出力25と、データバッファ21の出力とを加
算して出力する。アンド回路24は、データバッファ2
1の出力タイミングを発生するために用いるものであ
り、比較器14からの一致信号19とカウントクロック
信号12との論理積をタイミング信号T1として出力す
る。
【0023】比較器15は、PWM出力信号のデューテ
ィを決定する為に用いられるものであって、一方の入力
端には上述したカウント信号13が供給され、他方の入
力端にはデータバス27を介してデータバッファ28の
出力が供給される。この比較器15では、両入力の値が
一致した場合に、一致信号29を発生する。データバッ
ファ28は、加算器30の出力31を、後述するアンド
回路32から出力されるタイミング信号T2に応じたタ
イミングで上述した比較器15に供給する。加算器30
は、PWM出力信号のデューティを決める値を算出する
もので、デューティ値設定レジスタ34の出力33と、
データバッファ21の出力とを加算して出力する。
ィを決定する為に用いられるものであって、一方の入力
端には上述したカウント信号13が供給され、他方の入
力端にはデータバス27を介してデータバッファ28の
出力が供給される。この比較器15では、両入力の値が
一致した場合に、一致信号29を発生する。データバッ
ファ28は、加算器30の出力31を、後述するアンド
回路32から出力されるタイミング信号T2に応じたタ
イミングで上述した比較器15に供給する。加算器30
は、PWM出力信号のデューティを決める値を算出する
もので、デューティ値設定レジスタ34の出力33と、
データバッファ21の出力とを加算して出力する。
【0024】アンド回路32は、データバッファ28の
出力タイミングを発生するために用いるものであり、比
較器15からの一致信号29とカウントクロック信号1
2との論理積をタイミング信号T2として出力する。フ
リップフロップ(以下、FFと記す)回路35は、比較
器14から出力される一致信号19を入力とし、前述し
た基準クロックCKの立上がりエッジに同期したタイミ
ングで出力36を次段へ供給する。このFF回路35の
出力36は、セット−リセットフリップフロップ(以
下、SRFFと記す)37のセット入力端に供給され
る。
出力タイミングを発生するために用いるものであり、比
較器15からの一致信号29とカウントクロック信号1
2との論理積をタイミング信号T2として出力する。フ
リップフロップ(以下、FFと記す)回路35は、比較
器14から出力される一致信号19を入力とし、前述し
た基準クロックCKの立上がりエッジに同期したタイミ
ングで出力36を次段へ供給する。このFF回路35の
出力36は、セット−リセットフリップフロップ(以
下、SRFFと記す)37のセット入力端に供給され
る。
【0025】FF回路38は、比較器15から出力され
る一致信号29を入力とし、前述した基準クロックCK
の立上がりエッジに同期したタイミングで出力39を次
段へ供給する。このFF回路38の出力39は、セット
−リセットフリップフロップ(以下、SRFFと記す)
37のリセット入力端に供給される。なお、上記FF回
路35,38は比較器14,115からの出力信号に含
まれるハザード成分を除去する役割を担い、一方、SR
FF37は、PWM出力信号のレベル制御に用いられ
る。
る一致信号29を入力とし、前述した基準クロックCK
の立上がりエッジに同期したタイミングで出力39を次
段へ供給する。このFF回路38の出力39は、セット
−リセットフリップフロップ(以下、SRFFと記す)
37のリセット入力端に供給される。なお、上記FF回
路35,38は比較器14,115からの出力信号に含
まれるハザード成分を除去する役割を担い、一方、SR
FF37は、PWM出力信号のレベル制御に用いられ
る。
【0026】B.動作 次に、図2および図3を参照して上記構成による実施例
の動作について説明する。図3に図示する手順、すなわ
ち、CPU17がステップS1にてカウントクロックを
選択し、続いて、ステップS2にて周期値およびデュー
ティ値がレジスタセットされると、ステップS3に処理
を進めてPWM出力許可が与えられることによって、上
記構成による実施例はPWM出力を発生する。
の動作について説明する。図3に図示する手順、すなわ
ち、CPU17がステップS1にてカウントクロックを
選択し、続いて、ステップS2にて周期値およびデュー
ティ値がレジスタセットされると、ステップS3に処理
を進めてPWM出力許可が与えられることによって、上
記構成による実施例はPWM出力を発生する。
【0027】いま、例えば、CPU17によって周期値
設定レジスタ26に「04h(16進表示)」が、デュ
ーティ値設定値レジスタ34に「02h(16進表
示)」がそれぞれセットされると共に、データバッファ
21,28にはそれぞれ初期値「00h」がセットされ
たとする。そうすると、加算器22は周期値設定レジス
タ26の値とデータバッファ21との値を加算した「0
4h」を出力し、一方、加算器30はデューティ値設定
レジスタ34の値とデータバッファ21との値を加算し
た「02h」を出力する。
設定レジスタ26に「04h(16進表示)」が、デュ
ーティ値設定値レジスタ34に「02h(16進表
示)」がそれぞれセットされると共に、データバッファ
21,28にはそれぞれ初期値「00h」がセットされ
たとする。そうすると、加算器22は周期値設定レジス
タ26の値とデータバッファ21との値を加算した「0
4h」を出力し、一方、加算器30はデューティ値設定
レジスタ34の値とデータバッファ21との値を加算し
た「02h」を出力する。
【0028】そして、カウント動作が許可されると、カ
ウンタ10の初期状態(00h)とデータバッファ2
1,28の初期値「00h」とが一致するので、比較器
14,15はそれぞれ一致信号19,29を発生する。
なお、こうして初期状態にて発生する一致信号19,2
9によって、FF回路35,38はそれぞれ同時にセッ
ト信号36、リセット信号39を発生する為、SRFF
回路37ではリセット信号39が優先されるようにして
おく必要がある。
ウンタ10の初期状態(00h)とデータバッファ2
1,28の初期値「00h」とが一致するので、比較器
14,15はそれぞれ一致信号19,29を発生する。
なお、こうして初期状態にて発生する一致信号19,2
9によって、FF回路35,38はそれぞれ同時にセッ
ト信号36、リセット信号39を発生する為、SRFF
回路37ではリセット信号39が優先されるようにして
おく必要がある。
【0029】さて、この一致信号19とカウントクロッ
ク信号12との論理積である信号T1の立ち下がりエッ
ジのタイミングに同期してデータバッファ21の出力2
0は「00h」から「04h」に変化する。同様に、一
致信号29とカウントクロック信号12との論理積であ
る信号T2の立ち下がりエッジのタイミングに同期して
データバッファ28の出力27は「00h」から「02
h」に変化する。この時、図2に図示する通り、データ
バッファ21の出力変化に応じて加算器22の出力23
は、データバッファ21の出力値「04h」と周波数値
設定レジスタ26の出力値「04h」とを加算した値
「08h」となる。一方、加算器30の出力31は、デ
ータバッファ21の出力値「04h」とデューティ値設
定レジスタ34の出力値「02h」とを加算した値「0
6h」となる。
ク信号12との論理積である信号T1の立ち下がりエッ
ジのタイミングに同期してデータバッファ21の出力2
0は「00h」から「04h」に変化する。同様に、一
致信号29とカウントクロック信号12との論理積であ
る信号T2の立ち下がりエッジのタイミングに同期して
データバッファ28の出力27は「00h」から「02
h」に変化する。この時、図2に図示する通り、データ
バッファ21の出力変化に応じて加算器22の出力23
は、データバッファ21の出力値「04h」と周波数値
設定レジスタ26の出力値「04h」とを加算した値
「08h」となる。一方、加算器30の出力31は、デ
ータバッファ21の出力値「04h」とデューティ値設
定レジスタ34の出力値「02h」とを加算した値「0
6h」となる。
【0030】そして、カウンタ10がカウントクロック
信号12を計数して行き、そのカウント値が「02h」
に達すると、データバッファ28の出力値「02h」と
一致して比較器15が一致信号29を発生する。する
と、この一致信号29とカウントクロック信号12との
論理積となる信号T2によって、データバッファ28の
値が「02h」から「06h」に更新される。この時、
PWM出力レベルは変化しない。つまり、PWM動作開
始直後の最初の信号は出力されないようにしている。
信号12を計数して行き、そのカウント値が「02h」
に達すると、データバッファ28の出力値「02h」と
一致して比較器15が一致信号29を発生する。する
と、この一致信号29とカウントクロック信号12との
論理積となる信号T2によって、データバッファ28の
値が「02h」から「06h」に更新される。この時、
PWM出力レベルは変化しない。つまり、PWM動作開
始直後の最初の信号は出力されないようにしている。
【0031】その後、カウンタ10のカウント値が「0
4h」になると、データバッファ21の出力値「04
h」とカウント値とが一致して比較器14が一致信号1
9を発生する。すると、この一致信号19とカウントク
ロック信号12との論理積となる信号T1によって、デ
ータバッファ21の値が「04h」から「08h」に更
新される。また、一致信号19を基準クロックCKの立
上がりエッジのタイミングに同期させた信号36がSR
FF回路37のセット入力端に入力されてPWM出力レ
ベルが「Hレベル」に変化する。
4h」になると、データバッファ21の出力値「04
h」とカウント値とが一致して比較器14が一致信号1
9を発生する。すると、この一致信号19とカウントク
ロック信号12との論理積となる信号T1によって、デ
ータバッファ21の値が「04h」から「08h」に更
新される。また、一致信号19を基準クロックCKの立
上がりエッジのタイミングに同期させた信号36がSR
FF回路37のセット入力端に入力されてPWM出力レ
ベルが「Hレベル」に変化する。
【0032】この時、データバッファ21の出力変化に
応じて加算器22の出力23は、データバッファ21の
出力値「08h」と周波数値設定レジスタ26の出力値
「04h」とを加算した値「0Ch」となる。同時に、
加算器30の出力31は、データバッファ21の出力値
「08h」とデューティ値設定レジスタ34の出力値
「02h」とを加算した値「0Ah」となる。
応じて加算器22の出力23は、データバッファ21の
出力値「08h」と周波数値設定レジスタ26の出力値
「04h」とを加算した値「0Ch」となる。同時に、
加算器30の出力31は、データバッファ21の出力値
「08h」とデューティ値設定レジスタ34の出力値
「02h」とを加算した値「0Ah」となる。
【0033】そして、カウンタ10のカウント値が「0
6h」になると、データバッファ28の出力値「06
h」とカウント値とが一致して比較器15が一致信号2
9を発生すると、この一致信号29とカウントクロック
信号12との論理積となる信号T2によって、データバ
ッファ28の値が「06h」から「0Ah」に更新され
る。また、一致信号29を基準クロックCKの立上がり
エッジのタイミングに同期させた信号39がSRFF回
路37のリセット入力端に入力されてPWM出力レベル
が「Lレベル」に変化する。
6h」になると、データバッファ28の出力値「06
h」とカウント値とが一致して比較器15が一致信号2
9を発生すると、この一致信号29とカウントクロック
信号12との論理積となる信号T2によって、データバ
ッファ28の値が「06h」から「0Ah」に更新され
る。また、一致信号29を基準クロックCKの立上がり
エッジのタイミングに同期させた信号39がSRFF回
路37のリセット入力端に入力されてPWM出力レベル
が「Lレベル」に変化する。
【0034】以下、上述した過程を繰り返すことによっ
てPWM信号が生成される。なお、周期設定値レジスタ
26およびデューティ値設定値レジスタ34の値は、各
比較器14,15へのデータ変化のタイミングの前後、
すなわち、FF回路36,38のセットアップおよびホ
ールドタイム中に、データバッファ21,28に入力す
る値を変化させないように考慮して設計すれば、随時変
更可能である。本実施例では、説明の簡略化を図るた
め、1出力のPWM信号制御について言及したが、本発
明の要旨は言うまでもなく複数のPWM信号制御に適用
可能であり、出力本数が増加してもPWM出力の精度に
影響はない。
てPWM信号が生成される。なお、周期設定値レジスタ
26およびデューティ値設定値レジスタ34の値は、各
比較器14,15へのデータ変化のタイミングの前後、
すなわち、FF回路36,38のセットアップおよびホ
ールドタイム中に、データバッファ21,28に入力す
る値を変化させないように考慮して設計すれば、随時変
更可能である。本実施例では、説明の簡略化を図るた
め、1出力のPWM信号制御について言及したが、本発
明の要旨は言うまでもなく複数のPWM信号制御に適用
可能であり、出力本数が増加してもPWM出力の精度に
影響はない。
【0035】つまり、本実施例では、PWM出力信号の
構成要素を周期とデューティとに分け、周期およびデュ
ーティ制御にかかわる演算を、周期値とカウンタ値との
一致時点で同時に行うので、1周期当り1度の演算処理
によりPWM出力信号を生成でき、従来のものに比して
出力精度を向上させることが可能になっている。また、
出力毎に独立した比較器を持たせれば、常にフリーラン
ニングするカウンタ10との比較動作が可能な為、各P
WM出力のレベルを同時に制御することができる。
構成要素を周期とデューティとに分け、周期およびデュ
ーティ制御にかかわる演算を、周期値とカウンタ値との
一致時点で同時に行うので、1周期当り1度の演算処理
によりPWM出力信号を生成でき、従来のものに比して
出力精度を向上させることが可能になっている。また、
出力毎に独立した比較器を持たせれば、常にフリーラン
ニングするカウンタ10との比較動作が可能な為、各P
WM出力のレベルを同時に制御することができる。
【0036】さらに、PWM出力信号の構成要素を周期
とデューティとに分けて出力制御するようにしたので、
従来のように、加算器およびコンパレータに対して入力
するデータを適宜切替える手段を必要とせず、回路構成
が簡素化される。また、PWM出力信号の精度が出力本
数に影響しない構成としたことで、1つのフリーランニ
ングカウンタで多数のPWM出力制御が可能だから、従
来のように、出力数に対応したカウンタを備える必要が
なく、これ故、消費電力を低減させたり、ノイズ発生要
因を抑えることが可能になっている。
とデューティとに分けて出力制御するようにしたので、
従来のように、加算器およびコンパレータに対して入力
するデータを適宜切替える手段を必要とせず、回路構成
が簡素化される。また、PWM出力信号の精度が出力本
数に影響しない構成としたことで、1つのフリーランニ
ングカウンタで多数のPWM出力制御が可能だから、従
来のように、出力数に対応したカウンタを備える必要が
なく、これ故、消費電力を低減させたり、ノイズ発生要
因を抑えることが可能になっている。
【0037】例えば、(a)PWM出力信号;8ch、
(b)各出力の周知設定値;100h(16進数)、
(c)各出力のカウントクロックは同じ、とするこれら
条件(a)〜(c)の下での消費電流について従来技術
と比較した場合、本発明により削減される消費電流は、
カウンタ数が8本から1本に削減される為、87.5%
の削減となる。一方、本発明によって増加する消費電流
は、加算回路の動作時に発生する消費電流であり、仮
に、この時の消費電流がカウンタの平均消費電流と同じ
であるとすると、約4.9%(256回に1度カウント
アップするカウンタが1本増加すると見做した考え→1
2.5%÷256)の増加と見積もることができる。し
たがって、本発明により削減される消費電流から増加分
を差し引けば、約82.6%(87.5−4.9)とな
り、大幅な削減を達成し得る訳である。
(b)各出力の周知設定値;100h(16進数)、
(c)各出力のカウントクロックは同じ、とするこれら
条件(a)〜(c)の下での消費電流について従来技術
と比較した場合、本発明により削減される消費電流は、
カウンタ数が8本から1本に削減される為、87.5%
の削減となる。一方、本発明によって増加する消費電流
は、加算回路の動作時に発生する消費電流であり、仮
に、この時の消費電流がカウンタの平均消費電流と同じ
であるとすると、約4.9%(256回に1度カウント
アップするカウンタが1本増加すると見做した考え→1
2.5%÷256)の増加と見積もることができる。し
たがって、本発明により削減される消費電流から増加分
を差し引けば、約82.6%(87.5−4.9)とな
り、大幅な削減を達成し得る訳である。
【0038】
【発明の効果】本発明によれば、任意のカウントクロッ
クを計数してカウント値を生成する計数手段と、前記複
数の出力の各々にそれぞれ対応する周期設定値を発生す
る複数の周期設定値発生手段と、前記複数の出力の各々
にそれぞれ対応するデューティ設定値を発生する複数の
デューティ値発生手段と、前記周期設定値と前記カウン
ト値を加算し、前記複数の出力にそれぞれ対応する周期
値を算出する複数の周期算出手段と、前記デューティ設
定値と前記カウント値を加算し、前記複数の出力にそれ
ぞれ対応するデューティ値を算出する複数のデューティ
算出手段と、前記複数の周期算出手段によって周期値
と、前記複数のデューティ算出手段によって算出された
デューティ値とを保持する一方、前記複数の出力にそれ
ぞれ対応するタイミングに同期して出力する記憶手段
と、この記憶手段から前記複数の出力にそれぞれ対応す
るタイミングに同期して出力される周期値と前記カウン
ト値とを各々比較し、一致した場合に第1の一致信号を
発生する複数の周期値比較手段と、この記憶手段から前
記複数の出力にそれぞれ対応するタイミングに同期して
出力されるデューティ値と前記カウント値とを各々比較
し、一致した場合に第2の一致信号を発生する複数のデ
ューティ値比較手段と、前記複数の周期値比較手段から
出力される第1の一致信号もしくは複数のデューティ値
比較手段から出力される第2の一致信号に応じて周期お
よびデューティがそれぞれ異なる複数のPWM信号を発
生するPWM信号発生手段とを備えるので、出力精度を
向上させ、しかも複数の出力レベルを個々に同時制御で
きるうえ、回路構成を簡素化して消費電流およびノイズ
発生の要因を低減することができる。
クを計数してカウント値を生成する計数手段と、前記複
数の出力の各々にそれぞれ対応する周期設定値を発生す
る複数の周期設定値発生手段と、前記複数の出力の各々
にそれぞれ対応するデューティ設定値を発生する複数の
デューティ値発生手段と、前記周期設定値と前記カウン
ト値を加算し、前記複数の出力にそれぞれ対応する周期
値を算出する複数の周期算出手段と、前記デューティ設
定値と前記カウント値を加算し、前記複数の出力にそれ
ぞれ対応するデューティ値を算出する複数のデューティ
算出手段と、前記複数の周期算出手段によって周期値
と、前記複数のデューティ算出手段によって算出された
デューティ値とを保持する一方、前記複数の出力にそれ
ぞれ対応するタイミングに同期して出力する記憶手段
と、この記憶手段から前記複数の出力にそれぞれ対応す
るタイミングに同期して出力される周期値と前記カウン
ト値とを各々比較し、一致した場合に第1の一致信号を
発生する複数の周期値比較手段と、この記憶手段から前
記複数の出力にそれぞれ対応するタイミングに同期して
出力されるデューティ値と前記カウント値とを各々比較
し、一致した場合に第2の一致信号を発生する複数のデ
ューティ値比較手段と、前記複数の周期値比較手段から
出力される第1の一致信号もしくは複数のデューティ値
比較手段から出力される第2の一致信号に応じて周期お
よびデューティがそれぞれ異なる複数のPWM信号を発
生するPWM信号発生手段とを備えるので、出力精度を
向上させ、しかも複数の出力レベルを個々に同時制御で
きるうえ、回路構成を簡素化して消費電流およびノイズ
発生の要因を低減することができる。
【図1】 本発明による一実施例の構成を示すブロック
図である。
図である。
【図2】 実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図3】 実施例の動作を説明するためのフローチャー
トである。
トである。
【図4】 従来例を説明するための図である。
10 カウンタ 11 分周器 14,15 比較器 17 CPU 21,28 データバッファ 22,30 加算器 24,32 アンド回路 26 周期値設定レジスタ 34 デューティ値設定レジスタ 35,38 フリップフロップ回路 37 セット−リセットフリップフロップ回路
Claims (5)
- 【請求項1】 任意のカウントクロックを計数してカウ
ント値を生成する計数手段と、 前記複数の出力の各々にそれぞれ対応する周期設定値を
発生する複数の周期設定値発生手段と、 前記複数の出力の各々にそれぞれ対応するデューティ設
定値を発生する複数のデューティ値発生手段と、 前記周期設定値と前記カウント値を加算し、前記複数の
出力にそれぞれ対応する周期値を算出する複数の周期算
出手段と、 前記デューティ設定値と前記カウント値を加算し、前記
複数の出力にそれぞれ対応するデューティ値を算出する
複数のデューティ算出手段と、 前記複数の周期算出手段によって周期値と、前記複数の
デューティ算出手段によって算出されたデューティ値と
を保持する一方、前記複数の出力にそれぞれ対応するタ
イミングに同期して出力する記憶手段と、 この記憶手段から前記複数の出力にそれぞれ対応するタ
イミングに同期して出力される周期値と前記カウント値
とを各々比較し、一致した場合に第1の一致信号を発生
する複数の周期値比較手段と、 この記憶手段から前記複数の出力にそれぞれ対応するタ
イミングに同期して出力されるデューティ値と前記カウ
ント値とを各々比較し、一致した場合に第2の一致信号
を発生する複数のデューティ値比較手段と、 前記複数の周期値比較手段から出力される第1の一致信
号もしくは複数のデューティ値比較手段から出力される
第2の一致信号に応じて周期およびデューティがそれぞ
れ異なる複数のPWM信号を発生するPWM信号発生手
段とを具備することを特徴とするPWM出力制御回路。 - 【請求項2】 前記記憶手段は、前記複数の周期算出手
段に対して周期値をフィードバック入力させる一方、前
記第1の一致信号に応じて保持する周期値が更新される
ことを特徴とする請求項1記載のPWM出力制御回路。 - 【請求項3】 前記記憶手段は、前記計数手段のカウン
ト値がオーバーフローした場合にリセットされることを
特徴とする請求項1記載のPWM出力制御回路。 - 【請求項4】 前記周期設定値発生手段は、前記計数手
段の最大カウント値タより小さい値を周期設定値として
発生することを特徴とする請求項1記載のPWM出力制
御回路。 - 【請求項5】 前記デューティ設定値発生手段は、前記
計数手段の最大カウント値タより小さい値をデューティ
設定値として発生することを特徴とする請求項1記載の
PWM出力制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20196397A JP3302907B2 (ja) | 1997-07-28 | 1997-07-28 | Pwm出力制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20196397A JP3302907B2 (ja) | 1997-07-28 | 1997-07-28 | Pwm出力制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1146482A true JPH1146482A (ja) | 1999-02-16 |
JP3302907B2 JP3302907B2 (ja) | 2002-07-15 |
Family
ID=16449673
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20196397A Expired - Fee Related JP3302907B2 (ja) | 1997-07-28 | 1997-07-28 | Pwm出力制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3302907B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014146323A (ja) * | 2013-01-25 | 2014-08-14 | Samsung Electronics Co Ltd | クロック信号生成方法、クロック信号生成装置、電力管理集積回路、dc−dcコンバータ、移動通信装置、及び、信号生成装置 |
-
1997
- 1997-07-28 JP JP20196397A patent/JP3302907B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014146323A (ja) * | 2013-01-25 | 2014-08-14 | Samsung Electronics Co Ltd | クロック信号生成方法、クロック信号生成装置、電力管理集積回路、dc−dcコンバータ、移動通信装置、及び、信号生成装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3302907B2 (ja) | 2002-07-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020402 |
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