JPH0575403A

JPH0575403A - 信号波形生成装置

Info

Publication number: JPH0575403A
Application number: JP3231255A
Authority: JP
Inventors: Junichi Into; 純一印東
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1991-09-11
Filing date: 1991-09-11
Publication date: 1993-03-26

Abstract

(57)【要約】（修正有）【目的】ソフトの変更により１個または複数個の任意
の信号波形が生成でき、かつ関連技術例より高い周波数
の信号波形が生成できる信号波形生成装置を提供する。【構成】端子１００８に入力される原クロックを分周
回路１００１で分周し、ＣＰＵ４により切り換えられる
セレクタ１００２を介してカウンタ１に供給する。一方
ＣＰＵ４には原クロックが直接供給される。ＣＰＵ４
は、出力ポート１０５，１０６の出力反転の都度、所要
手続を実行して反転出力にかかるレジスタ２への新たな
設定データを決定しているが、ＣＰＵ４には原クロック
が直接供給されるので、ＣＰＵ４による手続実行の時間
が確保でき高い周波数の出力波形が生成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵを用いた、ＰＷ
Ｍ信号波形等の信号波形を生成する装置に関する。

【０００２】

【関連の技術】従来、この種の装置は、それぞれ独立な
カウンタやコンパレータよりなる専用ハードウエアで構
成している。しかしそのような手法を用いると、それぞ
れの信号波形生成装置に応じて複数のそれに応じたハー
ドウエアを専用に構成しなくてはならず、設計に大きな
工数が必要でかつ回路規模が大きくなり製品コストアッ
プの原因となる。また、一度回路を決定すると信号波形
も自ずから決り容易に変更できなくなるという問題があ
る。特にそのことは、ＣＰＵを用いる設計における標準
化において問題である。

【０００３】そこで最近、簡単なハード回路をＣＰＵと
１チップにし信号波形生成のハード回路を小さくし、Ｃ
ＰＵによりソフト制御する手法が提案されている。な
お、この提案の一部が特願平３−１２９１２２号として
出願されている。これらは公知技術ではないので、“関
連技術例”とし以下に説明する。

【０００４】まず、一信号波形の生成に関し、以下図７
の関連技術例１のブロック図で説明する。図７におい
て、１は自走のｎビット（一般的にはニブルの整数倍）
で構成されたバイナリアップカウンタであり、２はそれ
と同一ビット長で構成されたレジスタ（またはアキュミ
ュレータ）で、各対応するＬＳＢからＭＳＢの各ビット
ごとに比較一致をとり全ビットの一致がとれたとき出力
が“１”となるよう５のディジタルコンパレータが設け
られている。その一致出力は信号線１０に出力され、Ｔ
フリップフロップ（以下ＴＦＦという）６のクロック入
力端子に供給され、同時にＣＰＵ４の割り込み入力端子
に供給されている。３はＲＯＭで、ＣＰＵ４がデータお
よび実行プログラムをアクセス可能な構造となってい
る。ＣＰＵ４はレジスタ２の出力信号が信号線９で入力
できる構造となっており、ＣＰＵ４の演算出力端子が信
号線１２を通してレジスタ２の信号入力端子に接続して
いる。また、システムクロックが信号線７を通じてカウ
ンタ１，ＣＰＵ４のクロック信号入力端子に供給され、
ディジタルコンパレータ５にも同期をとるため供給され
ている。また、カウンタ１の制御信号入力端子にＣＰＵ
４の制御信号出力端子が信号線１３を介して接続してい
る。

【０００５】つぎに、図８のフローチャートを参照しな
がら動作について説明する。ＣＰＵ４がシステム動作可
能状態になると（Ｓ１参照）、ＲＯＭ１・３から例えば
ＰＷＭの制御情報である、生成する信号波形の“Ｌ”レ
ベル期間のデータを読み出し（Ｓ２）、レジスタ２にセ
ットする（Ｓ３）。そして、ＣＰＵ４は信号線１３を通
じてカウンタ１にカウント開始信号を送出する（Ｓ
４）。カウンタ１は、信号線７を通じて入力されるシス
テムクロックに同期しカウントアップし、その値がレジ
スタ２の情報と一致するとディジタルコンパレータ５は
その一致を検出し（Ｓ６，ＹＥＳ）、信号線１０上に
“１”の信号を出力する。今の場合、ＣＰＵ４はあらか
じめ信号線１４を通じクリア信号をＴＦＦ６におくりリ
セットしておく。その結果、ＴＦＦ６の出力信号が反転
し、その出力が“Ｌ”から“Ｈ”へ変化する（Ｓ７）。

【０００６】同時にその信号が割り込み信号となってＣ
ＰＵ４の割り込み信号入力端子に加えられる。ＣＰＵ４
はその割り込み信号を検出し（Ｓ８）、ＲＯＭ１・３か
ら新たに生成する信号の“Ｈ”レベルの期間のデータを
読み出し、それと信号線９で読み込んだレジスタ２上の
“Ｌ”レベルの期間のデータとの和をとり、その結果を
レジスタ２に再設定する（Ｓ１０）。その際、和のキャ
リーデータは切り捨てる。そして、同様の動作を繰り返
すことによって（Ｓ１１〜Ｓ１６……）出力端子１１に
希望する信号波形を得ることができる。

【０００７】なお、カウンタ１のビット長は、生成する
信号の１周期より長い周期の波形を生成できる長さのも
のとする。

【０００８】つぎに図９，図１０により関連技術例２を
説明する。この例は、前述の関連技術例１と比べて、Ｒ
ＡＭ１００，セレクタ１０１，ＴＦＦ１０２，ＴＦＦ１
０３が付加されている点で異なる。

【０００９】回路動作の同じ部分の説明は省略し異なっ
ている部分について説明する。ディジタルコンパレータ
５の出力線１０は、ＣＰＵ４の入力端子のみならずセレ
クタ１０１の信号入力端子に接続している。セレクタ１
０１の信号セレクト端子は、信号線１０４を通じてＣＰ
Ｕ４のセレクト信号出力端子に接続している。また、セ
レクタ１０１の出力端子の一方はＴＦＦ１０２のＴ入力
端子に、他方はＴＦＦ１０３のＴ入力端子に接続してい
る。ＴＦＦ１０２，１０３の出力端子はそれぞれ出力ポ
ート１０５，１０６に接続している。また、ＴＦＦ１０
２，１０３のリセット端子は信号線１４を介してＣＰＵ
４に接続されている。ＲＡＭ１００は、ＣＰＵ４とバス
で接続されており、ＣＰＵ４が任意のタイミングで読み
書き可能な構造となっている。

【００１０】つぎに動作について説明する。図１０はそ
のタイムチャートである。システムリセット後、ＣＰＵ
４は第１の信号波形の“Ｌ”レベルの期間のデータ１を
ＲＯＭ１・３から読み出しレジスタ２へｔ₁ のタイミン
グでセットする。今カウンタ１のクロックの一周期をＴ
とすれば、ｔ₁ ＋Ｔ／４のタイミングＴ₁ でカウンタ１
の値とレジスタ２の値の一致比較をディジタルコンパレ
ータ５が行い、そのタイミングに切り換わるセレクタ１
のセレクト信号に同期して信号線１０上の一致比較結果
をＴＦＦ１０２にセットする。ｔ₁ ＋２Ｔ／４のタイミ
ングｔ₂ でＣＰＵ４は、レジスタ２のデータ１を信号線
９を通しＲＡＭ１００にストアし、第２の信号波形の
“Ｌ”レベルの期間のデータ２をＲＯＭ１・３より読み
出しレジスタ２へセットする。ｔ₁ ＋３Ｔ／４のタイミ
ングＴ₂ でＣＰＵ４はセレクタ１０１を切り換え、信号
線１０をＴＦＦ１０３の入力端子に接続し、それに同期
して信号線１０上の一致比較結果をＴＦＦ１０３にセッ
トする。ｔ₁＋Ｔのタイミングｔ₃ で、カウンタ１のカ
ウンタ値が１カウントアップし、またＣＰＵ４はレジス
タ２上のデータ２をＲＡＭ１００中にストアし、同時に
ｔ₂ のタイミングでＲＡＭ１００中にストアしていたデ
ータ１をレジスタ２にセットし、つぎのｔ₁ 〜Ｔ₃ と同
等の１サイクルの比較判定が開始する（ｔ₁ におけるＲ
ＯＭ読み出しがｔ₃ におけるＲＡＭ読み出しにおきかわ
る）。そして、信号線１０上の判定信号が反転するまで
前述の動作が継続する。

【００１１】信号線１０上の比較結果が反転する都度、
そのタイミングでセレクトされている側のＴＦＦの出力
信号が反転し、そのｔ_n のタイミングでＣＰＵ４はレジ
スタ２のデータを読み出し、ＲＯＭ１・３中にあるつぎ
のＴＦＦの出力反転のタイミングを決めるデータｎを加
算し、ＲＡＭ１００にストアし、前述の手続を継続す
る。ｎ個の信号波形を生成する場合には、ｎ個のＴＦＦ
を用いｎ個のチャンネル切り換え能力をもつセレクタを
用い、１周期を２ｎ分割し、前述と同等の手続をｎ個の
データについて実行すればよい。その場合の動作フロー
チャートを図１１に示す。データが２個からｉ個になっ
ているが、そのフローは図８と同様なので説明は省略す
る。

【００１２】図１２は関連技術例３のブロック図であ
る。本例の基本回路及び動作は図９の関連技術例２と同
様なので説明を省略し、異なっている部分について説明
する。図１２においては、図９に対してＴＦＦの出力端
子１０５，１０６が信号線１０７，１０８を通じてＣＰ
Ｕ４の制御信号入力端子またはＲＯＭ２・１６のアクセ
ス信号入力端子に接続されている。また、ＲＯＭ２・１
６は、信号線１０７，１０８上にアクセス信号がきたと
き、ＣＰＵ４にそれぞれのアクセス信号に応じたＲＯＭ
情報をとりだせるようアクセス可能なＲＯＭとして新た
に追加される。

【００１３】つぎに動作について説明する。本例は、信
号線１０７，１０８が“Ｈ”のときはハード的にＣＰＵ
４はＲＯＭ１・３のデータのみアクセス可能であり、
“Ｌ”のときはＲＯＭ２・１６のデータのみアクセス可
能であるように動作する。そのため、ＣＰＵ４がディジ
タルコンパレータ５の一致情報を検出すると、過去の制
御情報をＣＰＵ４が記憶していなくても確実に出力ポー
ト１０５，１０６が“Ｈ”のときはＲＯＭ１のそれぞれ
のポート出力専用の“Ｌ”レベル情報をアクセスし、ま
たは出力ポート１０５，１０６が“Ｌ”のときはＲＯＭ
２のそれぞれのポート出力専用の“Ｈ”レベル情報をア
クセスする。

【００１４】なお、イニシャライズのみハード的に、Ｃ
ＰＵ４は出力ポート１０５，１０６が“Ｌ”であっても
ＲＯＭ１の“Ｌ”レベル情報がアクセス可能な構造にな
っている。また、ＣＰＵ４は、出力ポート１０５，１０
６のレベルの変化の回数を内部でカウントし、そのカウ
ント条件によってＲＯＭデータを切り換えることも可能
となっている。図１３は本例の動作を示すフローチャー
トであるが、図１１と比べてＳ８０で出力ポートの
“Ｈ”／“Ｌ”に応じてＲＯＭを切り換えている点だけ
が相違する。

【００１５】本例によれば、プログラム作成が容易とな
り、ＴＦＦ１０２，１０３の誤動作等の悪影響を最小限
にくいとめることができる。

【００１６】図１４は関連技術例４のブロック図であ
り、図１５はその動作を示すフローチャートである。本
例は関連技術例３に対して、コンパレータ１７，信号源
１９−１，１９−２、基準電源２０が付加されているよ
うに構成されているため、それらの関連技術例３と異な
る部分について説明し、共通な部分の説明は省略する。

【００１７】コンパレータ１７は出力端子が信号線１８
を通しＣＰＵ４の制御信号入力端子に接続されている。
また、その＋信号入力端子は一端がグランドに接地され
た基準電源Ｖｒｅｆ・２０の出力端子に接続され、−信
号入力端子は、信号源Ｖｉｎ・１９−１／１９−２の信
号出力端子に接続されている。特に１７はチョッパ型の
コンパレータでＣＰＵ４が信号源１９−１／１９−２，
基準電源２０を時分割に切り換え可能となっている。

【００１８】つぎに動作について説明する。動作は、Ｔ
ＦＦ１０２，１０３の出力データ（αという）の読み込
みまでは関連技術例３と同じなので省略し、それ以後の
手続について説明する。ＣＰＵ４は、αデータを読み込
んだ後信号源１９−１の電圧Ｖｉｎと基準電源２０の電
圧Ｖｒｅｆとの比較結果（以下βという）を信号線１８
を通じて読み込む。今出力ポート１０５に出力される信
号をスイッチング電源の制御等のＰＷＭ信号として用い
る場合には、ＣＰＵ４は１９−１をその被制御対象の電
源に切り換え、また２０をその制御用基準電圧に制御す
る。出力ポート１０５に出力される信号波形の“Ｈ”レ
ベルの時間が長くなると、信号源１９−１の電圧が増加
する系とすると、信号源１９−１の電圧Ｖｉｎが比較基
準電源２０の電圧Ｖｒｅｆより大となると、出力ポート
１０５に出力される信号波形の“Ｈ”レベルの時間が短
くなり信号源１９−１の電圧Ｖｉｎを減少させる方向の
信号波形が出力ポート１０５に出力されるということで
負帰還による制御をかけることができる。

【００１９】すなわち、信号源１９−１の電圧Ｖｉｎが
比較基準電源２０の電圧Ｖｒｅｆより大のときは信号線
１８上には“Ｌ”の信号が、その逆の場合には“Ｈ”の
信号が出力される。ＣＰＵ４はその信号線１８上の信号
βを出力ポート１０５のデータαの読み込み後読み込
み、αが“Ｌ”のときで、βが“Ｌ”のときには、αで
セレクトしたＲＯＭ２の中のオン幅データをＲＯＭ２か
ら読み込み、そのデータとレジスタ２のデータを加えた
ものから１を減じたデータをレジスタ２にセットする。
αが“Ｌ”のときにβが“Ｈ”のときには、αでセレク
トしたＲＯＭ２中のオン幅データをＣＰＵ４が読み込
み、そのデータとレジスタ２のデータを加えたものから
１を加えたデータをレジスタ２にセットし、再びカウン
タの値とレジスタ２の値の一致判定ルーチンへはいる。
αが“Ｈ”のときには、αでセレクトしたＲＯＭ１のＲ
ＯＭデータをＣＰＵ４は読み込み、そのデータとレジス
タ２のデータを加えたものをレジスタ２に再設定し、再
びカウンタ１の値とレジスタ２の値の判定ルーチンへ戻
るよう動作する。そして、ＣＰＵ４は、１９−１を１９
−２の電圧源に、また基準電源２０の電圧Ｖｒｅｆの値
を変更することによってＴＦＦ１０３に対する制御も同
様に実行することが可能である。図１５のフローでは、
図１３に比べ、Ｓ１００〜Ｓ１０２のステップが付加さ
れている。また、３信号波形以上に対しても同様の手法
で拡張可能である。

【００２０】前述のよう動作することから、ａ．当該装置を用いて容易にオフ幅一定の複数のＰＷＭ
制御回路をくむことが可能となる。（周波数一定の複数
のＰＷＭ制御回路も同様の手法で容易に可能な事はもち
ろんである。）ｂ．制御にソフト的判定を用いてるため、制御に問題が
生じたときは容易に制御方法を変更し対処が可能となる
というメリットが生じる。

【００２１】具体的には、ループの安定性，リップル含
有率を減少させるため、αが“Ｌ”のとき、ＲＯＭ２の
データとレジスタ２のデータとの和からの増減量を１以
外の値に変更することも容易である。

【００２２】図１６は関連技術例５のブロック図であ
る。本例は、関連技術例４に対し、カウンタ２１が加わ
ったものである。基本は関連技術例３であるので、共通
な部分の説明は省略し、異なる部分について説明する。
なお、今の場合、カウンタ２１がＴＦＦ１０２の出力を
カウントする場合について説明するが、ＣＰＵ４は容易
に信号線２２を用いて、ＴＦＦ１０３の出力をカウント
するように切り換えることも可能である。カウンタ２１
はポート１０５の出力信号を信号線１０７を通じてその
クロツク入力端子に入力されるよう構成されている。

【００２３】また、そのカウント状況をＣＰＵ４は信号
線２３を通じて読みとることができるよう構成されてい
る。同時に信号線１０８もカウンタ２１の信号入力端子
に接続されており、ＣＰＵ４の命令で読みとり可能とな
っている。同時にＣＰＵ４はカウンタ２１を信号線２２
を通じて任意の初期状態に設定可能であるつぎに動作に
ついて説明する。ＣＰＵ４はイニシャル時、信号線２２
を通じカウンタ２１に必要な制御情報、例えばカウンタ
２１をアップカウンタまたはダウンカウンタにするか等
を書き込む。カウンタ２１は出力ポート１０５に出力さ
れるデータが立ち下がるごとにアップまたはダウンカウ
ントするよう動作する。ＣＰＵ４はその制御情報をもと
に、ＲＯＭ１・３またはＲＯＭ２・１６のデータとレジ
スタ２のデータの和にさらに加減する値の量を自由に設
定可能となっている。

【００２４】図１７は本例のフローチャートであり、図
１５に比べＳ１２２，Ｓ１２３のステップが付加されて
いる。本例によれば、容易にソフトスタート等の信号波
形が生成できる。

【００２５】

【発明が解決しようとする課題】以上説明したように、
関連技術例では、ソフトの変更により任意の信号波形が
生成できるものの、ソフトによってレジスタへの設定デ
ータを決定・変更する必要があるため、そのＣＰＵの１
命令サイクルから数十命令サイクル程度の範囲の高い周
波数の信号波形生成する際、処理時間がたらず無理があ
る。

【００２６】本発明はこのような事情に鑑みてなされた
もので、ソフトの変更により１個または複数個の任意の
信号波形を生成でき、かつ関連技術例より高い周波数の
信号波形を生成できる信号波形生成装置を提供すること
を目的とするものにである。

【００２７】

【課題を解決するための手段】前記目的を達成するた
め、本発明では信号波形生成装置をつぎの（１）〜
（４）のとおりに構成する。

【００２８】（１）クロックパルスをカウントするカウ
ンタと、該カウンタと同じビット長のレジスタと、前記
カウンタと前記レジスタの対応する各ビットの値を比較
し、各ビットの値が全て一致したとき一致出力を出すコ
ンパレータと、該コンパレータの一致出力の都度、当該
装置の出力信号の状態を反転させる出力反転手段と、前
記コンパレータの一致出力の都度、ＣＰＵにより所要の
手続を実行し所要データを決定するデータ決定手段と、
前記レジスタに前記所要データを設定する設定手段とを
備えた信号波形生成装置であって、前記ＣＰＵに供給さ
れる原クロックを分周して前記クロックパルスを生成す
るクロックパルス生成手段を備えた信号波形生成装置。

【００２９】（２）クロックパルスをカウントするカウ
ンタと、該カウンタと同じビット長のレジスタと、当該
装置の複数出力信号に対応する複数の所要データを前記
クロックパルスの１周期中に時分割で前記レジスタに順
次設定する設定手段と、前記カウンタと前記レジスタの
対応する各ビットの値を比較し、各ビットの値が全て一
致したとき一致出力を出すコンパレータと、当該装置の
複数出力信号のうち、前記コンパレータが一致出力を出
したときの前記レジスタの所要データにかかる信号に対
応する出力信号の状態を反転する出力反転手段と、前記
コンパレータの一致出力の都度、ＣＰＵにより所要の手
続を実行し、該一致出力にかかる前記所要データについ
ての新たなデータを決定するデータ決定手段とを備えた
信号波形生成装置であって、前記ＣＰＵに供給される原
クロックを分周して前記クロックパルスを生成するクロ
ックパルス生成手段を備えた信号波形生成装置。

【００３０】（３）クロックパルス生成手段を利用し
て、デューティおよび／または周波数可変の当該装置の
新たな出力信号を生成する出力信号生成手段を更に備え
た前記（１）または（２）記載の信号波形生成装置。

【００３１】（４）出力信号生成手段は、外部回路の情
報に応じて、その新たな出力信号のデューティおよび／
または周波数が可変されるものである前記（３）記載の
信号波形生成装置。

【００３２】

【作用】前記（１）〜（４）の構成により、ＣＰＵには
原クロックが供給され、カウンタには原クロックを分周
したクロックパルスが供給されて、ＣＰＵの処理時間が
確保でき、同時に高い周波数の出力波形が生成できる。

【００３３】前記（３）の構成では、更にクロックパル
ス生成手段を利用して新たな出力信号が生成でき、前記
（４）の構成では、更に外部回路の情報に応じたデュー
ティ，周波数の新たな出力信号が生成できる。

【００３４】

【実施例】以下、本発明を実施例により詳しく説明す
る。（実施例１）図１は実施例１である“信号波形生成装
置”のブロック図である。図において、Ａ部は図９の関
連技術例２と同一構成であり、これに１００１，１００
２の回路が付加された構成となっている。

【００３５】Ａ部の基本的動作は関連技術例２と同じな
のでその説明は省略し、異なる部分について説明する。
１００１は分周回路で１００２はセレクタである。セレ
クタ１００２の入力端子に分周回路１００１の分周出力
端子のうちの２出力端子Ｑ_N，Ｑ_X が接続している。セ
レクタ１００２の出力端子は信号線７を介してクロック
信号出力端子１００７に接続している。また信号線７は
カウンタ１のクロック入力端子とディジタルコンパレー
タ５の同期クロック入力端子に接続している。セレクタ
１００２の制御信号入力端子はＣＰＵ４の制御信号出力
ポートに信号線１００６を通じて接続している。分周回
路１００１のクロック入力端子は、信号線１００３を通
じてＣＰＵ４のクロック入力端子に接続し、この信号線
１０３は原クロックの入力端子１００８に接続してい
る。

【００３６】つぎに動作について説明する。端子１００
８に原クロックが入力され、そのクロック信号が直接Ｃ
ＰＵ４のクロック入力端子に入力されＣＰＵ４が動作を
開始する。ＣＰＵ４は信号線１００６に制御信号を供給
し、セレクタ１００２は、Ａ部で使用するのに適した分
周されたクロックを選択する。そのクロックがそのまま
クロック出力端子１００７に出力されると同時に、カウ
ンタ１のクロツク入力端子およびディジタルコンパレー
タ５の同期信号入力端子に入力されるため、出力ポート
１０５，１０６に出力される信号の周期およびデューテ
ィを決めるレジスタ２にセットするデータを、信号線７
上に出力されるクロック信号にあわせてＣＰＵ４はＲＯ
Ｍ１・３より選択し、動作を開始する。これ以外の動作
は関連技術例２の動作と同じなので説明は省略する。

【００３７】本実施例では、ＣＰＵ４がカウンタ１に供
給されるクロックパルスより高い周波数の原クロックで
動作するので、関連技術例の信号波形生成装置では生成
することができなかった高い周波数の信号波形を容易に
出力ポート１０５，１０６に生成することが可能とな
る。そして、クロック信号出力端子１００７の出力をＡ
部と同様の構成の信号波形生成装置のクロックに用いる
ことによって分周回路１００１を共用し余分なカウンタ
を省略することが可能となり、装置のコストダウンを実
現できる。

【００３８】（実施例２）図２は実施例２のブロック図
である。Ａ部は図９の関連技術例２と同一構成となって
いる。まず構成について説明する。２００１，２００２
はラッチで、その入力端子はそれぞれ信号線１２に接続
し、その制御信号入力端子は信号線２０１１，２０１２
を通してＣＰＵ４の制御用出力ポートに接続している。
またその出力端子は、ラッチ２００１はダウンカウンタ
２００４のデータ入力端子に接続し、またラッチ２００
２はディジタルコンパレータ２００３の一方の比較信号
入力端子に接続している。

【００３９】ダウンカウンタ２００４のクロック入力端
子は、原クロックの入力端子１００８に接続され、ダウ
ンカウンタ２００４のカウント出力端子Ｑは、ディジタ
ルコンパレータ２００３の他方の比較信号入力端子に接
続されている。また、ダウンカウンタ２００４のボロー
信号出力端子Ｑ_B は、当該ダウンカウンタ２００４のデ
ータセット信号入力端子Ｓに接続されていると共に、Ａ
部中のカウンタ９のクロック入力端子およびディジタル
コンパレータ５の同期クロック入力端子に接続されてい
る。

【００４０】ディジタルコンパレータ２００３の同期信
号入力端子は信号線１００３に接続されており、その比
較出力端子は信号線２００９を通じてＤＦＦ（Ｄフリッ
プフロップ）２００５のデータ入力端子Ｄに接続されて
いる。また、ＤＦＦ２００５のクロック入力端子は信号
線１００３に接続され、Ｑ出力端子は信号線２０１１を
通じてクロック信号（新たな信号波形）出力端子１００
７に接続されている。

【００４１】Ａ部は関連技術例２と同じ構成であるた
め、関連技術例２と同じ構成と動作の説明を省略し動作
の異なる部分のみについて説明する。ＣＰＵ４は、まず
信号線１２を用いラッチ２００１にクロック信号出力端
子１００７に出力される信号の周波数（或は周期）を定
めるデータをセットし、ラッチ２００２にその信号のデ
ューティを定めるデータを設定する。そしてＣＰＵ４
は、その設定データによってダウンカウンタ２００４の
クロック入力端子に入力される原クロックの変化にもか
かわらず、出力端子１０５，１０６上に生成する信号波
形がシステムで用いるのに適合するデータになるよう選
択し、演算等を用い関連技術例２の通りの適当なデータ
がレジスタ２上に設定されるように動作する。

【００４２】そのような条件下で今ダウンカウンタ２０
０４がリセットされ、そのＱ出力値が０からカウントが
スタートする場合を考える。そのタイムチャートを図３
に示す。信号線１００３に原クロックが入力する度にダ
ウンカウンタ２００４はその立下りに同期して１ずつそ
のＱ出力が減少する。Ｑ出力が０の時は１減少すると図
３に示すように、ボロー信号出力端子Ｑ_B に“１”が出
力される。その信号がダウンカウンタ２００４のセット
信号入力端子Ｓに同時に入力され、ラッチ２００１上の
データが、その信号の出力されたつぎのクロックの立下
りのタイミングでダウンカウンタ２００４のデータ入力
端子よりダウンカウンタ２００４内にセットされる。そ
の値をダウンカウンタ２００４の最大値ＭＡＸとして、
信号線１００３の信号が立ち下がるたびにダウンカウン
タ２００４のカウント値が減少する。そしてディジタル
コンパレータ２００３は、ダウンカウンタ２００４の値
とラッチ２００２のデータの値の比較を信号線１００３
の立下りの信号に同期して実行し、ダウンカウンタ２０
０４の値がラッチ２００２のデータ値に一致または小さ
くなったとき、その出力信号線２００９に“Ｈ”レベル
信号を出力する。その信号は、そのつぎの信号線１００
３の立上りに同期しＤＦＦ２００５にセットされそのＱ
出力の値が“１”となり、クロック信号出力端子１００
７に“１”が出力される。そして、ダウンカウンタ２０
０４の値が０になりつぎのボローＱ_B がでて、ダウンカ
ウンタ２００４はすべてのビットがＨとなりディジタル
コンパレータ２００３の出力が０となり、次の１００３
の立ち下がり信号に同期しＤＦＦ２００５のＱ出力に０
がセットされる。そして以後前述の動作を再びくりかえ
するよう動作する。

【００４３】図４に本実施例の動作フローチャートの一
例を示す。図示のようにＳ２４，Ｓ２５，Ｓ３４，Ｓ３
５，Ｓ３６のステップが図１１の関連技術例２のフロー
チャートに付加されている。

【００４４】このように動作するので、たとえばラッチ
２００２の内容を信号線１００３の信号の立上りに同期
させて変更することにより、高周波の、周波数一定でデ
ューティを随時変更可能なＰＷＭ信号をクロック信号出
力端子１００７上に生成することが可能となる。また、
ラッチ２００１の内容を変更することによりＯＮタイ
ム、またはＯＦＦタイム一定のＰＷＭ信号を生成可能と
なる。クロック信号出力端子１００７の周波数が変更さ
れても、ＣＰＵ４により出力ポート１０５，１０６に生
成する低周波信号の設定データを変更することによって
必要な元の信号にあわせることができる。

【００４５】（実施例３）実施例２は関連技術例２によ
り説明したが、関連技術例４，５にも同様の回路，手法
を適用可能である。その場合には、実施例２のＡ部を図
１４，図１６の回路とおきかえることによって実現でき
る。それによってコンパレータ１７を通して外部回路の
情報をＣＰＵ４が読み込み、駆動クロックの条件を決め
るラッチ２００１，２００２のデータを変更することが
可能となる。

【００４６】図５に本実施例のブロック図を示す。Ｂ部
が関連技術例４と同一構成部分である。コンパレータ１
７の動作以外は実施例２と同じ動作をする。図６に本実
施例の動作フローチャートの一例を示す。

【００４７】本実施例によれば、応答の速い外部回路の
制御には、クロック信号出力端子１００７の出力を用
い、応答の遅い外部回路の制御には出力ポート１０５，
１０６の出力を用いることができる。

【００４８】なお、以上の実施例は、いずれも複数出力
のものであるが、本発明はこれに限定されるものではな
く、たとえば関連技術例１をベースとして１出力の形で
実施することもできる。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵに原クロックを、カウンタに原クロツクを分周し
たクロックパルスを供給しているので、ＣＰＵの処理時
間が確保でき、関連技術例より高い周波数の信号波形を
生成することができる。

【００５０】また、請求項３の発明では、クロックパル
ス生成手段を利用して新たな信号波形が生成でき、請求
項４の発明では、外部回路の情報に応じた新たな信号波
形が生成できる。又、以上の様な特徴があるので本信号
波形生成装置は、複数の周波数ｄｕｔｙの異なったパル
ス波形を必要とする複写機等電源制御への適用に最適で
ある。

【図面の簡単な説明】

【図１】実施例１のブロック図

【図２】実施例２のブロック図

【図３】実施例２のタイムチャート

【図４】実施例２のフローチャート

【図５】実施例３のブロック図

【図６】実施例３のフローチャート

【図７】関連技術例１のブロック図

【図８】関連技術例１のフローチャート

【図９】関連技術例２のブロック図

【図１０】関連技術例２のタイムチャート

【図１１】関連技術例２のフローチャート

【図１２】関連技術例３のブロック図

【図１３】関連技術例３のフローチャート

【図１４】関連技術例４のブロック図

【図１５】関連技術例４のフローチャート

【図１６】関連技術例５のブロック図

【図１７】関連技術例５のフローチャート

【符号の説明】

１カウンタ２レジスタ４ＣＰＵ５ディジタルコンパレータ１００１分周回路

Claims

【特許請求の範囲】

【請求項１】クロックパルスをカウントするカウンタ
と、該カウンタと同じビット長のレジスタと、前記カウ
ンタと前記レジスタの対応する各ビットの値を比較し、
各ビットの値が全て一致したとき一致出力を出すコンパ
レータと、該コンパレータの一致出力の都度、当該装置
の出力信号の状態を反転させる出力反転手段と、前記コ
ンパレータの一致出力の都度、ＣＰＵにより所要の手続
を実行し所要データを決定するデータ決定手段と、前記
レジスタに前記所要データを設定する設定手段とを備え
た信号波形生成装置であって、前記ＣＰＵに供給される
原クロックを分周して前記クロックパルスを生成するク
ロックパルス生成手段を備えたことを特徴とする信号波
形生成装置。
【請求項２】クロックパルスをカウントするカウンタ
と、該カウンタと同じビット長のレジスタと、当該装置
の複数出力信号に対応する複数の所要データを前記クロ
ックパルスの１周期中に時分割で前記レジスタに順次設
定する設定手段と、前記カウンタと前記レジスタの対応
する各ビットの値を比較し、各ビットの値が全て一致し
たとき一致出力を出すコンパレータと、当該装置の複数
出力信号のうち、前記コンパレータが一致出力を出した
ときの前記レジスタの所要データにかかる信号に対応す
る出力信号の状態を反転する出力反転手段と、前記コン
パレータの一致出力の都度、ＣＰＵにより所要の手続を
実行し、該一致出力にかかる前記所要データについての
新たなデータを決定するデータ決定手段とを備えた信号
波形生成装置であって、前記ＣＰＵに供給される原クロ
ックを分周して前記クロックパルスを生成するクロック
パルス生成手段を備えたことを特徴とする信号波形生成
装置。
【請求項３】クロックパルス生成手段を利用して、デ
ューティおよび／または周波数可変可能な当該装置の新
たな出力信号を生成する出力信号生成手段を更に備えた
ことを特徴とする請求項１または請求項２記載の信号波
形生成装置。
【請求項４】出力信号生成手段は、外部回路の情報に
応じて、その新たな出力信号のデューティおよび／また
は周波数が可変されるものであることを特徴とする請求
項３記載の信号波形生成装置。