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JPH1131964A - 論理回路 - Google Patents

論理回路

Info

Publication number
JPH1131964A
JPH1131964A JP9186249A JP18624997A JPH1131964A JP H1131964 A JPH1131964 A JP H1131964A JP 9186249 A JP9186249 A JP 9186249A JP 18624997 A JP18624997 A JP 18624997A JP H1131964 A JPH1131964 A JP H1131964A
Authority
JP
Japan
Prior art keywords
signal
circuit
logic circuit
delay time
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9186249A
Other languages
English (en)
Inventor
Tatsuya Saito
達也 斉藤
Tetsuya Kamimura
上村　　哲也
Hiroki Yamashita
寛樹 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9186249A priority Critical patent/JPH1131964A/ja
Priority to US09/113,332 priority patent/US6202168B1/en
Publication of JPH1131964A publication Critical patent/JPH1131964A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0041—Delay of data signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Information Transfer Systems (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】 【課題】製造プロセス等によるデバイスのばらつき等に
よって信号伝送の遅延時間が変動した場合でも、その信
号伝送の遅延時間を自動的に所望の範囲内に調整する。 【解決手段】データ信号伝送の遅延時間を調整するため
に、送信側の論理回路１０１と受信側の論理回路１０２
に、基準信号発生源１１０から共通の基準信号ＳＹＮＣ
を分配して使用する。送信側の論理回路１０１に与えら
れたＳＹＮＣ信号は、セレクタ回路１１１を経てフリッ
プフロップ回路１０３に与えられる。受信側の論理回路
１０２に与えられたＳＹＮＣ信号は、遅延回路１１２を
経て位相比較回路１１３に基準信号ＳＹＮＣ２として与
えられ、前記フリップフロップ回路１０８の出力信号Ｑ
２と比較される。比較結果は前記可変遅延回路１０７の
制御入力ＵＰまたはＤＯＷＮに与えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の論理回路間
で相互にデータ信号を伝送する方法に係り、特にその伝
送するデータ信号の遅延時間を所望する時間に合わせる
技術に関する。
【０００２】
【従来の技術】計算機等の論理回路装置においては、複
数の論理回路が同一のシステムクロック信号に同期し
て、その論理回路相互間のデータ信号の送受信を行う。
この際、それら論理回路が正常に動作するためには、そ
の伝送するデータ信号はそれぞれ、所望の時間内に所定
の相手に届く必要がある。
【０００３】図６は、従来の論理回路間でのデータ信号
伝送方法の一例を示した図である。この図で６０１は信
号を送信する側の論理回路、６０２は信号を受信する側
の論理回路であり、この図ではそれらを集積回路で構成
した場合を例に示してある。６０３は信号を送信する側
のフリップフロップ回路、６０５は信号を伝送する配
線、６０４はそれを駆動するドライバ回路、６０６は伝
送された信号を集積回路内部に伝える入力回路、６０８
は信号を受信する側のフリップフロップ回路である。６
０２，６０８には、共通のクロック信号源６０９からシ
ステムクロック信号ＣＬＫが供給され、それに同期して
信号を伝送する。
【０００４】このデータ伝送のタイミング関係を示した
のが図７である。信号ＣＬＫはシステムクロック信号、
信号Ｑ１は前記フリップフロップ６０３の出力信号、信
号ＯＵＴは出力回路６０４の出力信号、信号ＩＮは入力
回路６０６の入力信号、信号Ｄ２はフリップフロップ６
０８の入力信号、信号Ｑ２はその６０８の出力信号であ
る。例えばこの図のように、フリップフロップ６０３よ
り信号Ｑが出力されてから、システムクロック周期で３
サイクル後に信号Ｑ２が出力されるよう設計するために
は、システムクロック周期をＴｃｋ、信号Ｑ１から信号
Ｄ２までの遅延時間をＴｄとすると、数１が成り立つよ
うに、６０３，６０４，６０５，６０６の遅延時間を設
計すればよい。
【０００５】
【数１】 ２Ｔｃｋ＜Ｔｄ≦３Ｔｃｋ …（１） しかしこの従来例では、前記６０３，６０４，６０６等
に使用している回路の遅延時間や、前記６０５に使用し
ている配線の遅延時間が、それぞれ製造プロセスのばら
つき等によって変動した場合には、図８のように、前記
数１が成り立たなくなり、正常なデータ信号の伝送がで
きなくなってしまうという問題がある。この図では、前
記それぞれのディレイ値が小さくなる方へΔＴｄだけ変
動した場合を例に示してあるが、大きくなる方へ変動し
た場合も同様である。これを解決するには、全てのデー
タ信号の伝送遅延時間Ｔｄを測定し、数１を満たすよう
に調整する必要があるが、通常の論理回路では調整すべ
き信号本数が膨大な数であるため、それは現実には不可
能である。
【０００６】この、論理回路間でのデータ伝送時間の変
動により、正常なデータ伝送ができなくなるという問題
点を解決するための従来技術としては、例えば（エイチ
ピーシャーナル（HP Journal）Aug.1992 page14 に記載
されているような、伝送するデータと並送して送信側か
ら受信側にクロック信号を伝送する方式がある。
【０００７】図９は、この従来より用いられているクロ
ック信号並送方式の原理図である。この図で９０１は信
号を送信する側の論理回路、９０２は信号を受信する側
の論理回路である。９０３は信号を送信する側のフリッ
プフロップ回路、９０５は信号を伝送する配線、９０４
はそれを駆動するドライバ回路、９０６は伝達された信
号を集積回路内部に伝える入力回路、９０８は信号を受
信する側のフリップフロップ回路である。
【０００８】またこの回路では、送信側の論理回路９０
１に伝送専用クロック信号ＳＣＬＫを送出するドライバ
回路９１０を設け、信号を伝送する配線９０４に並送し
て設けたＳＣＬＫ用配線９１１によって、受信側の論理
回路９０２のＳＣＬＫ用入力回路９１２に伝送する。送
信側のフリップフロップ９０２には共通のクロック信号
源９０９からシステムクロック信号ＣＬＫを供給して、
それに同期して信号を送信し、また、受信側のフリップ
フロップ９０８には前記伝送専用クロック信号ＳＣＬＫ
を供給して、それに同期して信号を受信する。
【０００９】このクロック並送方式での、データ伝送の
タイミング関係を示したのが図１０である。信号ＣＬＫ
はシステムクロック信号、信号Ｑ１は前記フリップフロ
ップ９０３の出力信号、信号ＯＵＴは出力回路９０４の
出力信号、信号ＩＮは入力回路９０６の入力信号、信号
Ｄ２はフリップフロップ９０８の入力信号、信号Ｑ２は
その９０８の出力信号である。また、信号ＳＣＬＫはフ
リップフロップ９０８に与えられる伝送専用クロック信
号である。この方式では、信号Ｑ１から信号Ｄ２までの
遅延時間Ｔｄと、システムクロック信号ＣＬＫから伝送
専用クロック信号ＳＣＬＫまでのディレイ値Ｔｄｃｋと
は、信号配線９０４とＳＣＬＫ用配線９１１が並送して
いるため、数２のようにほぼ等しくなる。
【００１０】
【数２】 Ｔｄｃｋ≒Ｔｄ …（２） この方式によれば、９０３，９０４，９０６，９１０，
９１２等に使用している回路の遅延時間や、９０５，９
１１に使用している配線の遅延時間が、それぞれ製造プ
ロセスのばらつき等によって変動した場合でも、前記並
送の効果により、それぞれが同じ方向に変動するので、
数２は常に成立する。よってこの方式により論理回路間
でのデータ伝送を行うには、数２が成り立つように９０
３，904，９０５，９０６，９１０，９１１，９１２の
遅延時間を設計すればよい。
【００１１】
【発明が解決しようとする課題】しかし、この従来のク
ロック並送方式では、送信側の論理回路から信号が送信
されてから受信側の論理回路に到達するまでの時間を、
所定のシステムクロックサイクルの範囲内に設計するた
めには、前記伝送専用クロック信号ＳＣＬＫのディレイ
値Ｔｄｃｋを、ディレイ値が変動した場合にもその所定
サイクル以内に入るよう調整しなければならないと言う
問題がある。例えば図９，図１０で、フリップフロップ
９０３より信号Ｑが出力されてから、システムクロック
周期３サイクルで信号Ｑ２が出力されるよう設計するに
は、数３が成り立つように、９０９，９１０，９１１の
遅延時間を調整する必要がある。
【００１２】
【数３】 ２Ｔｃｋ＜Ｔｄｃｋ≦３Ｔｃｋ …（３） すなわちこの従来例においては、データの伝送時間と並
送するクロックの伝送時間との間では遅延時間の調整を
行う必要はないが、特定のシステムクロックサイクルの
範囲内でデータの伝送を行うためには、並送クロック信
号Ｔｄｃｋの遅延時間を調整する必要がある。通常の論
理回路では伝送すべき信号本数が膨大な数のため、この
調整すべき並送クロック信号の数もそれに合わせて多
く、その全てを所望の範囲に調整することは大変困難に
なっている。
【００１３】本発明の目的は、この従来技術の課題を解
決し、製造プロセス等のばらつきによってデータ転送の
遅延時間が変動した場合でも、それを自動で調整する方
式を提供することで、前記調整方法に問題のある並送ク
ロック信号を用いることなく、所定のシステムクロック
サイクルの範囲内でのデータの転送を可能とすることで
ある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の論理回路では、以下の構成を有する。
【００１５】（１）共通のクロック信号源からシステム
クロック信号を受け、そのシステムクロック信号に同期
してデータ信号の送受信を行う複数の論理回路におい
て、その論理回路が共通の信号源からの基準信号を受
け、その基準信号を送信側の論理回路から送信して受信
側の論理回路で受信し基準信号と比較することによっ
て、信号が送信されてから受信されるまでの遅延時間を
調整することを特徴とする。
【００１６】また、（２）その論理回路がテストパター
ン発生回路を有し、そのテストパターン発生回路が前記
共通の信号源からの基準信号を受け、それに同期してテ
ストパターン信号を発生し、その送信側の論理回路で発
生したテストパターン信号を送信して受信側の論理回路
で受信し、受信側の論理回路で発生させたテストパター
ン信号と比較することによって、信号が送信されてから
受信されるまでの遅延時間を調整することを特徴とす
る。
【００１７】また、（３）受信側の論理回路が、前記基
準信号もしくはテストパターン信号を遅延させる遅延回
路を有し、その遅延後の基準信号もしくはテストパター
ン信号を用いて前記比較を行う論理回路であって、その
遅延回路の遅延時間が、前記信号が送信されてから受信
されるまでの遅延時間を調整する目標値と等しいことを
特徴とする。
【００１８】また、（４）前記遅延回路が、前記基準信
号もしくはテストパターン信号をシステムクロック信号
によってシフトする、シフトレジスタであることを特徴
とする。
【００１９】
【発明の実施の形態】図１は、本発明の論理回路による
データ信号伝送方式の基本構成である。この図で、１０
１は信号を送信する側の論理回路、１０２は信号を受信
する側の論理回路であり、この図ではそれらを集積回路
で構成した場合を例に示してある。１０３は信号を送信
する側のフリップフロップ回路、１０５は信号を伝送す
る配線、１０４はそれを駆動するドライバ回路、１０６
は伝送された信号を集積回路内部に伝える入力回路、１
０７は伝送された信号の遅延時間を調整する可変遅延回
路、１０８は信号を受信する側のフリップフロップ回路
である。１０２，108には、共通のクロック信号源１０
９からシステムクロック信号ＣＬＫが供給され、それに
同期して信号を伝送する。
【００２０】この本発明の特徴は、データ信号伝送の遅
延時間を調整するために、送信側の論理回路１０１と受
信側の論理回路１０２に、基準信号発生源１１０から共
通の基準信号ＳＹＮＣを分配して使用することである。
送信側の論理回路１０１に与えられたＳＹＮＣ信号は、
セレクタ回路１１１を経てフリップフロップ回路103に
与えられる。受信側の論理回路１０２に与えられたＳＹ
ＮＣ信号は、遅延回路１１２を経て位相比較回路１１３
に基準信号ＳＹＮＣ２として与えられ、前記フリップフ
ロップ回路１０８の出力信号Ｑ２と比較される。比較結
果は前記可変遅延回路１０７の制御入力ＵＰまたはＤＯ
ＷＮに与えられる。
【００２１】次に、この本発明がデータ信号伝送の遅延
時間変動を調整する動作について説明する。図２は調整
前の、図３は調整終了後のデータ伝送タイミング関係を
示した図である。図２，図３で、信号ＣＬＫはシステム
クロック信号、信号ＳＹＮＣは基準信号、信号Ｑ１は前
記フリップフロップ１０３の出力信号、信号ＯＵＴは出
力回路１０４の出力信号、信号ＩＮは入力回路１０６の
入力信号、信号Ｄ２はフリップフロップ１０８の入力信
号、信号Ｑ２はその１０８の出力信号、信号ＳＹＮＣ２
は遅延回路１１２で遅延された基準信号、信号ＵＰ，Ｄ
ＯＷＮは可変遅延回路１０７の制御信号である。
【００２２】データ信号伝送調整の際には、送信側の論
理回路１０１に与えられたＳＹＮＣ信号は、まず前記セ
レクタ回路１１１によって送信側のフリップフロップ回
路１０３に与えられる。そのＳＹＮＣ信号が、システム
クロック信号ＣＬＫのタイミングでフリップフロップ１
０３に取り込まれ、信号Ｑ１となる。信号Ｑ１は、出力
回路１０４，配線１０５，入力回路１０６，可変遅延回
路１０７を経て受信側のフリップフロップ１０８に伝送
され、システムクロックＣＬＫのタイミングで取り込ま
れ、信号Ｑ２となる。
【００２３】一方、受信側の論理回路１０２に与えられ
たＳＹＮＣ信号は、前記遅延回路１１２によって、デー
タ信号伝送遅延時間Ｔｄを調整するための基準値となる
遅延時間Ｔｄｘだけ遅延され、基準信号ＳＹＮＣ２とな
る。
【００２４】図２では、システムクロック３サイクルと
等しい遅延時間を基準値とした例を示している。このＳ
ＹＮＣ２と前記Ｑ２は、比較回路１１３で比較され、そ
の比較結果によって前記可変遅延回路の遅延時間を制御
するための制御信号ＵＰまたはＤＯＷＮが出力される。
図２は、制御信号ＵＰが出力される例を示している。こ
の制御信号を受け、可変遅延回路１０７がその遅延時間
を、ＴｄがＴｄｘに近づくように調整する。これら遅延
時間の比較と調整をＴｄとＴｄｘがほぼ等しくなるまで
繰り返す。調整終了後は、セレクタ回路１１１によりフ
リップフロップ回路１０３に与える信号を通常の論理信
号Ｄ１に切り替える。
【００２５】この図２，図３は、フリップフロップ１０
３より信号Ｑ１が出力されてから、システムクロック周
期で３サイクル後に信号Ｑ２が出力されるよう設計した
例である。このため、システムクロック周期をＴｃｋ、
信号Ｑ１が出力されてからデータＤ２までの遅延時間を
Ｔｄとすると、数４が成り立つ必要がある。
【００２６】
【数４】 ２Ｔｃｋ＜Ｔｄ≦３Ｔｃｋ …（４） しかし図２では、１０３，１０４，１０５，１０６，１
０７の遅延時間の変動により、この数４の条件が成り立
たない。図２では、それぞれの遅延時間が短くなる方向
に変動した例を示してある。
【００２７】これを調整するために本発明では、前記遅
延回路１１２の遅延時間Ｔｄｘを、数５となるように設
計する。
【００２８】
【数５】 ２Ｔｃｋ＜Ｔｄｘ≦３Ｔｃｋ …（５） こうすることにより、前記説明したように信号伝送の遅
延時間調整が行われる結果、調整終了後には図３に示す
ように、数６となる。よって数５，数６から、Ｔｄは数
４を満たすようになる。
【００２９】
【数６】 Ｔｄ≒Ｔｄｘ …（６） 前記説明したように、この本発明の論理回路を用いるこ
とによって、数式６のようにデータ信号伝送遅延時間Ｔ
ｄを基準となる遅延回路の遅延時間Ｔｄｘに一致させる
ことができるので、数５のように基準時間Ｔｄｘをあら
かじめ所望するシステムクロックサイクルの範囲内に設
計しておけば、デバイスのばらつき等によって信号伝送
の遅延時間Ｔｄが変動した場合でも、数４が成り立つよ
うにＴｄを自動的に所望の範囲内に調整することが可能
となり、正常なデータ伝送を実現できる。
【００３０】図４は、本発明の論理回路によるデータ信
号伝送方式の第２の構成である。前記基本構成では、送
信側の論理回路に与えたＳＹＮＣ信号をそのまま受信側
の論理回路に伝送し、比較することでデータ伝送時間の
調整を行うが、この第２の構成では、送信側と受信側の
論理回路に同じテストパターン信号を発生するテストパ
ターン発生回路を有し、送信側の論理回路で発生したテ
ストパターン信号を受信側の論理回路に伝送し、比較す
ることでデータ伝送時間の調整を行う。SYNC信号は、そ
の送信側，受信側のテストパターン発生回路を初期化
し、発生するテストパターン信号の同期をとるために用
いる。
【００３１】図４で、４０１は信号を送信する側の論理
回路、４０２は信号を受信する側の論理回路であり、こ
の図ではそれらを集積回路で構成した場合を例に示して
ある。４０３は信号を送信する側のフリップフロップ回
路、４０５は信号を伝送する配線、４０４はそれを駆動
するドライバ回路、４０６は伝送された信号を集積回路
内部に伝える入力回路、４０７は伝送された信号の遅延
時間を調整する可変遅延回路、４０８は信号を受信する
側のフリップフロップ回路である。４０２，４０８に
は、共通のクロック信号源４０９からシステムクロック
信号ＣＬＫが供給され、それに同期して信号を伝送す
る。
【００３２】この本発明の第２の構成の特徴は、データ
信号伝送の遅延時間を調整するために、送信側の論理回
路４０１と受信側の論理回路４０２に同じテストパター
ン信号を発生するテストパターン発生回路４１４，４１
５を有し、基準信号発生源４１０から分配された共通の
基準信号ＳＹＮＣを４１４，４１５に与えることによっ
て、その発生するテストパターン信号を初期化し、４１
４，４１５を同期して動作させることである。送信側の
テストパターン発生回路４１４で発生したテストパター
ン信号ＴＥＳＴ１は、セレクタ回路４１１を経てフリッ
プフロップ回路４０３に与えられる。受信側のテストパ
ターン発生回路４１５で発生したテストパターン信号Ｔ
ＥＳＴ２は、遅延回路４１２を経てパターン比較回路４
１３に基準パターン信号ＴＥＳＴ３として与えられ、前
記フリップフロップ回路４０８の出力信号Ｑ２と比較さ
れる。比較結果は前記可変遅延回路４０７の制御入力Ｕ
ＰまたはＤＯＷＮに与えられる。
【００３３】この本発明の第２の構成の論理回路も、前
述した基本構成の論理回路と同様に動作し、数６のよう
にデータ信号伝送遅延時間Ｔｄを基準となる遅延回路の
遅延時間Ｔｄｘに一致させることができるので、数５の
ように基準時間Ｔｄｘをあらかじめ所望するシステムク
ロックサイクルの範囲内に設計しておけば、デバイスの
ばらつき等によって信号伝送の遅延時間Ｔｄが変動した
場合でも、数４が成り立つようにＴｄを自動的に所望の
範囲内に調整することが可能となり、正常なデータ伝送
を実現できる。
【００３４】また本発明では、ＳＹＮＣ信号又はテスト
パターン信号を基準となる遅延時間Ｔｄｘだけ遅延させ
る遅延回路として、図５のようにシフトレジスタを用い
る構成をとることで、基準となる遅延時間Ｔｄｘを時間
精度の高いシステムクロック信号ＣＬＫから生成するこ
とができるので、Ｔｄｘの遅延時間変動を極めて小さく
することが可能である。これにより、本発明の効果であ
る信号伝送の遅延時間Ｔｄも、所望の範囲内に高い精度
で調整することが可能となる。
【００３５】この図５は、図１の本発明の基本構成にお
いて、その遅延回路にシフトレジスタを用いた場合の構
成例である。５０１は信号を送信する側の論理回路、５
０２は信号を受信する側の論理回路であり、この図では
それらを集積回路で構成した場合を例に示してある。５
０３は信号を送信する側のフリップフロップ回路、５０
５は信号を伝送する配線、５０４はそれを駆動するドラ
イバ回路、５０６は伝送された信号を集積回路内部に伝
える入力回路、５０７は伝送された信号の遅延時間を調
整する可変遅延回路、５０８は信号を受信する側のフリ
ップフロップ回路である。５０２，５０８には、共通の
クロック信号源５０９からシステムクロック信号ＣＬＫ
が供給され、それに同期して信号を伝送する。
【００３６】この図５の本発明の特徴は、受信側の論理
回路５０２に与えられたＳＹＮＣ信号を、シフトレジス
タである遅延回路５１２によってシフトすることで、基
準信号ＳＹＮＣ２を生成することである。シフトレジス
タをシフトするクロックには、システムクロック信号Ｃ
ＬＫを用いる。この図では、４段のシフトレジスタで構
成した例を示してあり、これによって基準信号の遅延時
間Ｔｄｘを３Ｔｃｋに設定している。他の構成は図１と
同様であり、送信側の論理回路５０１と受信側の論理回
路５０２に、基準信号発生源５１０から共通の基準信号
ＳＹＮＣを分配して使用する。送信側の論理回路５０１
に与えられたＳＹＮＣ信号は、セレクタ回路５１１を経
てフリップフロップ回路５０３に与えられる。受信側の
論理回路５０２に与えられたＳＹＮＣ信号は、シフトレ
ジスタ５１２を経て位相比較回路５１３に基準信号ＳＹ
ＮＣ２として与えられ、前記フリップフロップ回路５０
８の出力信号Ｑ２と比較される。比較結果は前記可変遅
延回路５０７の制御入力ＵＰまたはＤＯＷＮに与えられ
る。
【００３７】この構成例の論理回路も、前述した基本構
成の論理回路と同様に動作し、数６のようにデータ信号
伝送遅延時間Ｔｄを基準となる遅延回路の遅延時間Ｔｄ
ｘに一致させることができる。また、シフトレジスタを
用いることにより基準となる遅延時間Ｔｄｘはあらかじ
め所望するシステムクロックサイクルの範囲内に高精度
に設計することができるので、デバイスのばらつき等に
よって信号伝送の遅延時間Ｔｄが変動した場合でも、数
４が成り立つようにＴｄを自動的に所望の範囲内に高精
度に調整することが可能となり、正常なデータ伝送を実
現できる。
【００３８】
【発明の効果】本発明によれば、製造プロセス等のばら
つきによってデータ転送の遅延時間が変動した場合で
も、それを自動で調整する方式を提供でき、所定のシス
テムクロックサイクルの範囲内でのデータ転送が可能な
論理回路が実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例による論理回路の基本構成例
を示す回路図。
【図２】図１の論理回路がデータ信号の遅延時間を調整
する前のタイミング図。
【図３】図１の論理回路がデータ信号の遅延時間を調整
完了した後のタイミング図。
【図４】本発明の一実施例による論理回路の第２の構成
例を示す回路図。
【図５】本発明の一実施例による論理回路の第３の構成
例を示す回路図。
【図６】従来の論理回路の構成例を示す回路図。
【図７】従来の論理回路のタイミング図。
【図８】従来の論理回路で、データ伝送の遅延時間が変
動した場合のタイミング図。
【図９】従来のクロック並送方式の論理回路の構成例を
示す回路図。
【図１０】従来のクロック並送方式の論理回路のタイミ
ング図。
【符号の説明】
１０１…集積回路からなる論理回路、１０２…集積回路
からなる論理回路、１０３…送信側のフリップフロップ
回路、１０４…出力回路、１０５…信号配線、１０６…
入力回路、１０７…可変遅延回路、１０８…受信側のフ
リップフロップ回路、１０９…クロック信号源、１１０
…基準信号源、１１１…セレクタ回路、１１２…遅延回
路、１１３…位相比較回路、Ｄ１…一般論理信号、Ｑ１
…送信側フリップフロップの出力信号、ＯＵＴ…出力回
路の出力信号、ＩＮ…入力回路の入力信号、Ｄ２…受信
側フリップフロップ回路の入力信号、Ｑ２…受信側フリ
ップフロップの出力信号、ＵＰ…可変遅延回路の制御信
号、ＤＯＷＮ…可変遅延回路の制御信号、ＣＬＫ…シス
テムクロック信号、ＳＹＮＣ…基準信号、SYNC2…遅延
回路によって遅延した基準信号、ＴＥＳＴ（１〜３）…
テストパターン信号、ＳＣＬＫ…伝送専用クロック信
号、Ｔｃｋ…システムクロック信号の周期、Ｔｄ…デー
タ信号伝送の遅延時間、ΔＴｄ…データ信号伝送の遅延
時間変動量、Ｔｄｘ…Ｔｄを調整するための基準値とな
る遅延時間、Ｔｄｃｋ…伝送専用クロック信号の伝送遅
延時間。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】共通のクロック信号源からシステムクロッ
    ク信号を受け、そのシステムクロック信号に同期してデ
    ータ信号の送受信を行う複数の論理回路において、その
    論理回路が共通の信号源からの基準信号を受け、その基
    準信号を送信側の論理回路から送信して受信側の論理回
    路で受信し基準信号と比較することによって、信号が送
    信されてから受信されるまでの遅延時間を調整すること
    を特徴とする論理回路。
  2. 【請求項２】請求項１に記載の論理回路において、その
    論理回路がテストパターン発生回路を有し、そのテスト
    パターン発生回路が前記共通の信号源からの基準信号を
    受け、それに同期してテストパターン信号を発生し、そ
    の送信側の論理回路で発生したテストパターン信号を送
    信して受信側の論理回路で受信し、受信側の論理回路で
    発生させたテストパターン信号と比較することによっ
    て、信号が送信されてから受信されるまでの遅延時間を
    調整することを特徴とする論理回路。
  3. 【請求項３】請求項１及び２のいずれかに記載の論理回
    路において、受信側の論理回路が、前記基準信号もしく
    はテストパターン信号を遅延させる遅延回路を有し、そ
    の遅延後の基準信号もしくはテストパターン信号を用い
    て前記比較を行う論理回路であって、その遅延回路の遅
    延時間が、前記信号が送信されてから受信されるまでの
    遅延時間を調整する目標値と等しいことを特徴とする論
    理回路。
  4. 【請求項４】請求項３に記載の論理回路において、前記
    遅延回路が、前記基準信号もしくはテストパターン信号
    をシステムクロック信号によってシフトする、シフトレ
    ジスタであることを特徴とする論理回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636999B1 (en) 1999-09-02 2003-10-21 Fujitsu Limited Clock adjusting method and circuit device
JP2009213048A (ja) * 2008-03-06 2009-09-17 Fujitsu Microelectronics Ltd 半導体装置および半導体装置の制御方法
JP2013246668A (ja) * 2012-05-28 2013-12-09 Fujitsu Ltd 通信装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001195355A (ja) * 2000-01-14 2001-07-19 Sony Corp データ処理回路
JP2001251283A (ja) * 2000-03-06 2001-09-14 Hitachi Ltd インターフェース回路
DE10037477A1 (de) * 2000-08-01 2002-02-14 Infineon Technologies Ag Anordnung und Verfahren zum Kalibrieren einer Schnittstelle für mehrkanalige synchronisierte Datenübertragung
JP2002108693A (ja) * 2000-10-03 2002-04-12 Fujitsu Ltd データ読み出し方法、メモリコントローラ及び半導体集積回路装置
JP3558599B2 (ja) * 2001-02-02 2004-08-25 日本電気株式会社 データ伝送システム及びデータ伝送方法
US6892314B2 (en) * 2001-04-02 2005-05-10 International Business Machines Corporation Method and system of automatic delay detection and receiver adjustment for synchronous bus interface
JP4163974B2 (ja) * 2003-02-18 2008-10-08 松下電器産業株式会社 半導体装置
JP3892847B2 (ja) * 2003-12-03 2007-03-14 株式会社東芝 半導体集積回路及び半導体集積回路のテスト方法
US8751852B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for delayed synchronous data reception
US8751850B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Optimized synchronous data reception mechanism
US8782459B2 (en) 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for advanced synchronous strobe transmission
US8839018B2 (en) 2011-06-21 2014-09-16 Via Technologies, Inc. Programmable mechanism for optimizing a synchronous data bus
US8782460B2 (en) 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for delayed synchronous data reception
US8751851B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for synchronous strobe advance
US8683253B2 (en) 2011-06-21 2014-03-25 Via Technologies, Inc. Optimized synchronous strobe transmission mechanism
US9552320B2 (en) 2013-01-22 2017-01-24 Via Technologies, Inc. Source synchronous data strobe misalignment compensation mechanism
US9557765B2 (en) 2013-01-22 2017-01-31 Via Technologies, Inc. Mechanism for automatically aligning data signals and strobe signals on a source synchronous bus
US9319035B2 (en) 2013-01-22 2016-04-19 Via Technologies, Inc. Source synchronous bus signal alignment compensation mechanism
US8886855B2 (en) 2013-01-22 2014-11-11 Via Technologies, Inc. Apparatus and method for dynamic alignment of source synchronous bus signals
US10931269B1 (en) * 2019-10-03 2021-02-23 International Business Machines Corporation Early mode protection for chip-to-chip synchronous interfaces

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE500929C2 (sv) * 1993-02-24 1994-10-03 Ellemtel Utvecklings Ab Signalbehandlingskrets och förfarande för fördröjning av en binär periodisk insignal
US5717729A (en) * 1994-06-30 1998-02-10 Digital Equipment Corporation Low skew remote absolute delay regulator chip
JPH08292242A (ja) * 1995-04-24 1996-11-05 Advantest Corp 遅延時間安定化回路
US5933623A (en) * 1995-10-26 1999-08-03 Hitachi, Ltd. Synchronous data transfer system
US5748542A (en) * 1996-12-13 1998-05-05 Micron Technology, Inc. Circuit and method for providing a substantially constant time delay over a range of supply voltages
US5978929A (en) * 1997-03-20 1999-11-02 International Business Machines Corporation Computer unit responsive to difference between external clock period and circuit characteristic period
JP3566051B2 (ja) * 1997-11-14 2004-09-15 株式会社ルネサステクノロジ 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路
US6023768A (en) * 1998-02-02 2000-02-08 Mcdonnell Douglas Corporation Phase locked distributed time reference for digital processing and method therefor

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6636999B1 (en) 1999-09-02 2003-10-21 Fujitsu Limited Clock adjusting method and circuit device
US6735732B2 (en) 1999-09-02 2004-05-11 Fujitsu Limited Clock adjusting method and circuit device
JP2009213048A (ja) * 2008-03-06 2009-09-17 Fujitsu Microelectronics Ltd 半導体装置および半導体装置の制御方法
JP2013246668A (ja) * 2012-05-28 2013-12-09 Fujitsu Ltd 通信装置

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US6202168B1 (en) 2001-03-13

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