JP2744094B2

JP2744094B2 - ディジタルシステム

Info

Publication number: JP2744094B2
Application number: JP1309354A
Authority: JP
Inventors: 定雄中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1998-04-28
Anticipated expiration: 2013-04-28
Also published as: JPH03171945A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、モジュール間でディジタル信号の伝送を行
うディジタルシステムに関する。

（従来の技術）一般に、各種計算機や集積回路などディジタルシステ
ムでは、複数のモジュールで構成され、ディジタル信号
を伝送するためのディジタル伝送線及びこの伝送を行う
ための共通クロック信号を与えるための共通クロック信
号線で結合され、各モジュール間でデータ伝送するよう
になっている。

この種ディジタルシステムにおいて、その動作状態を
検討すると、論理素子の動作速度の相違や配線長による
伝播遅延を考慮して、受信用クロックのタイミング、周
波数、その精度などを設定しなければならない。

ところが、各種ディジタル回路では、理想的な回路を
想定して受信用タイミングを設定しても、モジュール間
が多数の信号線で結合され、それぞれにおいて論理素子
の動作速度や配線長が異なるので、ある信号線について
は正しく動作しても、別の信号線では正しく動作しない
かもしれない。また、ある特定のシステムでは正しく動
作しても、別のシステムでは正しく動作しない、あるい
は接続モジュールを別のモジュールに取り換えると正し
く動作していたシステムが正しく動作しなくなるかもし
れないなどの複雑な問題がある。

ここで、もしシステムの動作速度を限界まで高めよう
とするならば、オッシロスコープなどの測定器を用いて
タイミングの補正値を知り、信号伝播のタイミングを個
々の状況に応じて調整しなければならないが、これは大
変な手間であり、大きなシステムでは実行不可能であ
る。

そこで、従来のディジタルシステムでは、論理素子の
動作速度，配線長，及びこれらの値のばらつきをある程
度考慮したうえで、十分余裕をもった範囲でクロック周
波数を決定し、クロック周波数をある程度の値に押える
ことで妥協していた。

（発明が解決しようとする課題）しかしながら、上記の如き従来よりのディジタルシス
テムでは、論理素子の動作速度、配線長、及びこれらの
値のばらつきを考慮した上で、十分余裕をもってクロッ
ク周波数を決定していたため、クロック周波数をより高
くすることができず、システムの動作速度を大幅に制限
しているという問題点があった。

また、伝播遅延や素子の動作速度の相違をそのまま認
めるので、システム信頼性を低下させているという問題
点があった。

そこで、本発明は、論理素子の動作速度、配線による
遅延、並びにこれらの値のばらつきに影響されず、より
高い周波の共通クロック信号にて常に最適なタイミング
でモジュール間の信号伝送を行わせることができ、もっ
て高速動作させることができ、信頼性の向上を図ること
ができるディジタルシステムを提供することを目的とす
る。

［発明の構成］（課題を解決するための手段）上記課題を解決するために本発明は、複数のモジュー
ル間をディジタル信号伝送線で接続し、各モジュールに
共通クロック信号を与えて受信用タイミングを設定し、
モジュール間でディジタル信号を伝送するようにしたデ
ィジタルシステムにおいて、前記ディジタル信号を出力
すべきモジュールは、該モジュールに入力された前記共
通クロック信号を前記ディジタル信号伝送線の出力端子
からクロック基準信号として出力するクロック基準信号
出力手段を備え、前記ディジタル信号を入力するモジュ
ールは、入力された前記クロック基準信号と与えられた
前記共通クロック信号との位相差に基づいて補正データ
を作成する手段と、この補正データによる前記共通クロ
ック信号の補正により、通常モード時に伝送される前記
ディジタル信号の受信用クロック信号を生成する共通ク
ロック信号補正手段とを備えたことを特徴とする。

（作用）上記のように、本発明のディジタルシステムは、一方
のディジタル信号を出力するモジュール側にクロック基
準信号出力手段を設け、当該モジュールに入力された共
通クロックをクロック基準信号としてディジタル信号を
入力するモジュールに向け出力し、他方のディジタルデ
ータを入力する側のモジュール側には、共通クロック信
号補正手段を設け、前記クロック基準信号との位相差に
基づいて、共通クロック信号のタイミングを補正する補
正データを作成し、受信用クロック信号を生成するよう
構成したものである。

このように、本発明は、ディジタル信号伝送線を介し
て伝送されるクロック基準信号をもとに受信用クロック
信号を生成するので、簡単な構成により、ディジタル信
号伝送線における伝搬遅延や論理素子の動作速度等によ
るいかなる誤差の影響をも確実に除去されるものであ
り、その結果、多種多様なディジタル回路での高速デー
タ伝送に適用可能である。

（実施例）以下、本発明の実施例を説明する。

第１図は本発明の一実施例に係るディジタルシステム
の全体構成を示すブロック図である。

図において、本例のディジタルシステムは、共通クロ
ック１で作動される２つのモジュール2A,2Bを有して成
り、両モジュール2A,2Bは、共通クロック信号３を与え
る共通クロック信号線４、及びディジタル信号（デー
タ）５を伝送するディジタル信号伝送線６で相互に接続
されている。本例では、モジュール2Aはデータの送信
を、モジュール2Bはデータの受信を行うものとする。

前記モジュール2Aには、前記共通クロック信号３及び
送信用データ５を入力し、前記ディジタル信号伝送線６
にデータ出力するためのフリップフロップ７と、クロッ
ク基準信号出力手段としてのゲート８を備えて成る。

ゲート８は、通常モードまたはタイミング設定モード
に応じ前記フリップフロップ７から出力されるデータ5A
または該ゲート８に入力される共通クロック信号3Aを前
記ディジタル信号伝送線６に送出するものである。モー
ド切換えは、一般には、データ送信前にタイミング設定
モードとし、その後通常モードに切換えられる。

一方、前記モジュール2Bには、通常モード下でディジ
タル信号伝送線６を介して入力されるデータ5Bを回線９
から入力される受信用クロック信号3Cを用いて受信する
フリップフロップ10と、タイミング補正手段としての制
御部11及びタイミング生成回路12並びにタイミング補正
回路13を有して成る。

まず、概要を説明すると、制御部11は、前記タイミン
グ補正回路13を介して入力されるステータス信号Ｆに応
じて回線15を介してタイミング補正回路13に補正データ
16を与えることにより、前記ステータス信号Ｆの状態変
化で最適タイミング情報を得るものである。また、タイ
ミング生成回路12では共通クロック信号3Dを入力し、そ
のタイミングをずらせた形の多数のクロック信号を生成
し、これを回線17を介してタイミング補正回路13に提供
するものである。最後にタイミング補正回路13は、その
内部に備えたセレクタを前記補正データ16で選択動作さ
せることにより、共通クロック信号3Dに対し、適宜タイ
ミングをずらせた形のクロック信号を得、これを受信用
クロック信号3Cとしてフリップフロップ10へ出力するも
のである。なお、この回路13には、前記のステータス信
号Ｆを出力するために、基準クロック信号3Bと受信用ク
ロック信号3Cの位相差に応じて、位相進みの場合は１、
遅れの場合は０のステータス信号Ｆを出力する位相検出
器が含まれている。

第２図にタイミング生成回路12の詳細を、第３図に制
御部11及びタイミング補正回路13の詳細を示した。

第２図において、タイミング生成回路12は、PLL（Pha
se Locked Loop）回路による周波数乗算器と、７個のフ
リップフロップ18,19,20,21,22,23,24を備えた位相シフ
ト回路から成る。PLL回路は位相比較器25、ローパスフ
ィルタ26、電圧制御発振器（VCO）27及び1/8分周回路28
で構成される。今、システムの共通クロック信号3Dの周
波数を12.5MHz、VCOの自走発振周波数を100MHzとする
と、定常状態では各フリップフロップ18〜24に共通の信
号線29を介して前記共通クロック信号3Dに同期した100M
Hzのクロック信号が与えられる。前記100MHzのクロック
を1/8に分周した信号を前記100MHzクロックで位相シフ
トすることによって最終的に10nsずつ位相のずれた12.5
MHzのクロック信号（CK0,CK1,…CK7）が得られ、これを
複数の回線17から個別に出力することができる。

第３図において、30,31,32はデータセレクタであり、
33,34,35はゲートを用いた2.5nsの遅延素子、36,37,38
も同じくゲートを用いた0.6nsの遅延素子である。この
回路13によって、セレクタ30で10ns単位、セレクタ31で
2.5ns単位、セレクタ32で0.6ns単位でタイミング信号の
位相補正を行い、全体で７ビットの２進数値によってタ
イミング信号の一周期分に相当する0nsから80nsの位相
補正を0.6ns単位で行うことにより位相を少しづつずら
せた形のクロック信号を得ることができ、セレクタ30,3
1,32の作動状態に応じて任意のクロック信号を選択する
ことができる。

また、39は初期化モードすなわちタイミング設定モー
ドにおいて伝送線６から入力されるクロック基準信号3B
と、前記セレクタ32から出力される受信用クロック信号
3Cとの間の位相差を検出する為のＤ−フリップフロップ
である。40,41はフリップフロップ39のメタス−テーブ
ル状態を除去する為に設けたＤ−フリップフロップであ
る。

次に、同図に示す制御部11は回線14の補正データ設定
回路11A及び記憶回路11Bを有しており、補正データ設定
回路11Aは、回線14のステータス信号Ｆを見ながら、ス
テータス信号Ｆが１なら位相を遅らせ、ステータス信号
Ｆが０なら位相を進ませるよう、セレクタ30,31,32を選
択し、クロック基準信号3Bと受信用クロック信号3Cとの
間の位相差が０となるようセレクタ選択信号を設定し、
位相差０のときのセレクタ設定値を補正データとして記
憶回路11Bに記憶する。すなわち、この時点で、モジュ
ール2Aから送られてきたデータの受信タイミング情報が
補正用データとして記憶回路11Bに記憶されたことにな
る。第４図に補正データ設定回路11Aの制御状況を示し
た。

第４図において、理想的な受信用クロック信号3C₀と
タイミング補正回路13から出力される受信用クロック信
号3Cとを対比すると、本例では、ステータス信号Ｆが１
から０へ、または０から１へ変化する時点でタイミング
誤差△１を△２にするが如く、最小誤差にすることがで
きる。よって、最終的な誤差△２を、0.6ns以下にする
ことができる。

以上により、本例のディジタルシステムでは、タイミ
ング生成回路12及び制御部11並びにタイミング補正回路
13の作用により、受信用クロック信号3Cの理想的なクロ
ック信号3C₀に対する誤差を0.6ns以下とすることができ
る。

また、例えばモジュール内の回路接続状態の変化、通
信相手の変化あるいは環境変化など条件変化に応じて、
データ伝送に先立ち適時タイミング設定できるので各種
条件下に応じて常時最適な受信タイミングを設定するこ
とができる。

さらに、本例では記憶回路11Bを設けたので、この記
憶回路11Bを複数条件下に対して補正データを設定した
データテーブルとしておくことにより、都度計測するこ
となく、条件変化に応じて最適受信タイミングを設定す
ることもできる。

また、従来方法ならば、３つのモジュールA,B,Cがあ
って論理的にはＡとB,AとＣがそれぞれ結合できるが、
タイミンク設計が異なる為、ＡとＢは結合できても、Ａ
とＣが結合できないということがあり得たのに対し、本
例によれば、入出力間で自動的に信号の転送タイミング
が設定されるため、モジュール間を自由に結合でき、し
かもその結合状態が自由となる。

上記実施例では、主にモジュールを送受信用の２つで
説明したが、本発明は、より多数のモジュールを有して
データの送受信を行うディジタルシステムに対しても適
用可能である。この場合にも、記憶回路に通信相手に対
する受信タイミングの補正データを記憶しておけば、条
件変化、すなわち通信モジュールに応じて最適な受信タ
イミングを迅速に設定することができる。

さらに、上記実施例では、データ伝送方向を一方向で
示したが、送受信側にクロック基準信号出力手段及び共
通クロック信号補正手段をそれぞれ持たせることによ
り、双方向に対して対応することができる。

［発明の効果］以上の通り、本発明は特許請求の範囲に記載の通りの
ディジタルシステムであるので、論理素子の動作速度、
配線による遅延、並びにこれらの値のばらつきに影響さ
れず、より高い周波の共通クロック信号にて常に最適な
タイミングでモジュール間の信号伝送を行わせることが
でき、もって高速動作させることができ、信頼性の向上
を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るディジタルシステムを
示す全体図、第２図はタイミング生成回路の構成図、第
３図はタイミング補正回路の構成図、第４図は実施例の
動作を説明する為のタイミングチャートである。１……共通クロック 2A,2B……モジュール３……共通クロック信号 3A……クロック基準信号 3C……受信用クロック信号５……ディジタル信号（データ）６……ディジタル信号伝送線８……ゲート 11……制御部 11B……記憶回路 12……タイミング生成回路 13……タイミング補正回路 16……補正データＦ……ステータス信号

Claims

(57)【特許請求の範囲】

【請求項１】複数のモジュール間をディジタル信号伝送
線で接続し、各モジュールに共通クロック信号を与えて
受信用タイミングを設定し、モジュール間でディジタル
信号を伝送するようにしたディジタルシステムにおい
て、前記ディジタル信号を出力すべきモジュールは、該モジ
ュールに入力された前記共通クロック信号を前記ディジ
タル信号伝送線の出力端子からクロック基準信号として
出力するクロック基準信号出力手段を備え、前記ディジタル信号を入力するモジュールは、入力され
た前記クロック基準信号と与えられた前記共通クロック
信号との位相差に基づいて補正データを作成する手段
と、この補正データによる前記共通クロック信号の補正
により、通常モード時に伝送される前記ディジタル信号
の受信用クロック信号を生成する共通クロック信号補正
手段とを備えたことを特徴とするディジタルシステム。
【請求項２】請求項１に記載のディジタルシステムにお
いて、前記共通クロック信号補正手段は、前記共通クロック信
号のタイミングを少しづつずらせた形の多数のクロック
信号群を生成する手段と、生成されたクロック信号群の中から適宜のクロック信号
を選択させるための適数段のセレクタと、該セレクタの選択状態に応じ前記クロック基準信号より
得られる理想の受信用クロック信号と前記セレクタの最
終段より出力される実際受信用クロック信号の位相差に
応じて位相検出信号を出力する位相検出手段と、検出された位相差に基づいて前記セレクタを選択するた
めの前記補正データを作成する手段とを備えたことを特
徴とするディジタルシステム。