JP3525881B2 - ソースシンクロナスデータ転送方法及びソースシンクロナスデータ転送装置 - Google Patents
ソースシンクロナスデータ転送方法及びソースシンクロナスデータ転送装置Info
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- JP3525881B2 JP3525881B2 JP2000298490A JP2000298490A JP3525881B2 JP 3525881 B2 JP3525881 B2 JP 3525881B2 JP 2000298490 A JP2000298490 A JP 2000298490A JP 2000298490 A JP2000298490 A JP 2000298490A JP 3525881 B2 JP3525881 B2 JP 3525881B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ間のデータ
転送技術に関し、特に、送り側ＬＳＩから受け側ＬＳＩ
へデータを高速且つ正確に転送することができるデータ
転送技術に関する。
転送技術に関し、特に、送り側ＬＳＩから受け側ＬＳＩ
へデータを高速且つ正確に転送することができるデータ
転送技術に関する。
【０００２】
【従来の技術】従来、送り側ＬＳＩから受け側ＬＳＩへ
データを転送する場合、送り側ＬＳＩ，受け側ＬＳＩの
両方に、同一オシレータ（発振器）から出力された外部
クロックを分配し、送り側ＬＳＩ，受け側ＬＳＩの送
信，受信動作を上記外部クロックに同期させるというこ
とが一般的に行われている。
データを転送する場合、送り側ＬＳＩ，受け側ＬＳＩの
両方に、同一オシレータ（発振器）から出力された外部
クロックを分配し、送り側ＬＳＩ，受け側ＬＳＩの送
信，受信動作を上記外部クロックに同期させるというこ
とが一般的に行われている。
【０００３】図５は、上述した従来の技術のブロック図
である。送り側ＬＳＩ１００，受け側ＬＳＩ２００に
は、図示を省略した同一のオシレータから外部クロック
が供給されている。送り側ＬＳＩ１００では、内部論理
回路（図示せず）からの転送データを、Ｄフリップフロ
ップ（ＤＦ／Ｆ）１０１を用いて外部クロックに同期さ
せた後、バッファ１０２を介して受け側ＬＳＩ２００へ
転送する。受け側ＬＳＩ２００では、バッファ２０１を
介して転送データが入力されているＤＦ／Ｆ２０２が、
外部クロックに同期して転送データを取り込む。
である。送り側ＬＳＩ１００，受け側ＬＳＩ２００に
は、図示を省略した同一のオシレータから外部クロック
が供給されている。送り側ＬＳＩ１００では、内部論理
回路（図示せず）からの転送データを、Ｄフリップフロ
ップ（ＤＦ／Ｆ）１０１を用いて外部クロックに同期さ
せた後、バッファ１０２を介して受け側ＬＳＩ２００へ
転送する。受け側ＬＳＩ２００では、バッファ２０１を
介して転送データが入力されているＤＦ／Ｆ２０２が、
外部クロックに同期して転送データを取り込む。
【０００４】図５に示した従来の技術では、受け側ＬＳ
Ｉ２００へ転送されてきたデータと受け側ＬＳＩ２００
に供給されている外部クロックとの間のタイミング関係
は、回路的には何の保証もされていない。このため、遅
延時間に比べて転送周期の方が遙かに長い場合は問題な
いが、転送周期が短くなると、受け側ＬＳＩ２００のＤ
Ｆ／Ｆ２０２のセットアップタイム，ホールドタイムを
満足させることができなくなり、正確なデータ転送がで
きなくなる可能性がある。
Ｉ２００へ転送されてきたデータと受け側ＬＳＩ２００
に供給されている外部クロックとの間のタイミング関係
は、回路的には何の保証もされていない。このため、遅
延時間に比べて転送周期の方が遙かに長い場合は問題な
いが、転送周期が短くなると、受け側ＬＳＩ２００のＤ
Ｆ／Ｆ２０２のセットアップタイム，ホールドタイムを
満足させることができなくなり、正確なデータ転送がで
きなくなる可能性がある。
【０００５】また、図６のブロック図に示すようなデー
タ転送装置も従来から提案されている（例えば特開平９
−２１４４７５号公報）。
タ転送装置も従来から提案されている（例えば特開平９
−２１４４７５号公報）。
【０００６】図６に於いて、送り側ＬＳＩ３００は、内
部論理回路（図示せず）からの転送データを、ＤＦ／Ｆ
３０１を用いて外部クロックと同期させた後、バッファ
３０２を介して受け側ＬＳＩ４００へ転送する。また、
これと並行して、外部クロックをバッファ３０３を介し
て受け側ＬＳＩ４００へ送る。その際、データの遅延量
とクロックの遅延量が同じになるような経路を用いてデ
ータ，クロックを受け側ＬＳＩ４００へ転送する。受け
側ＬＳＩ４００では、ＤＦ／Ｆ４０１が、送り側ＬＳＩ
３００から転送されてきたデータを、送り側ＬＳＩ３０
０から送られてきたクロックに従って取り込み、ＤＦ／
Ｆ４０２が、ＤＦ／Ｆ４０１の出力データを外部クロッ
クに従って取り込み、外部クロックに従って動作する内
部論理回路（図示せず）へ供給する。
部論理回路（図示せず）からの転送データを、ＤＦ／Ｆ
３０１を用いて外部クロックと同期させた後、バッファ
３０２を介して受け側ＬＳＩ４００へ転送する。また、
これと並行して、外部クロックをバッファ３０３を介し
て受け側ＬＳＩ４００へ送る。その際、データの遅延量
とクロックの遅延量が同じになるような経路を用いてデ
ータ，クロックを受け側ＬＳＩ４００へ転送する。受け
側ＬＳＩ４００では、ＤＦ／Ｆ４０１が、送り側ＬＳＩ
３００から転送されてきたデータを、送り側ＬＳＩ３０
０から送られてきたクロックに従って取り込み、ＤＦ／
Ｆ４０２が、ＤＦ／Ｆ４０１の出力データを外部クロッ
クに従って取り込み、外部クロックに従って動作する内
部論理回路（図示せず）へ供給する。
【０００７】
【発明が解決しようとする課題】図６に示したデータ転
送装置によれば、送り側ＬＳＩ３００から受け側ＬＳＩ
４００へ転送されてきたデータとクロックとの間のタイ
ミング関係を保証することが可能になるので、上記デー
タ，クロックが各々データ端子，クロック端子に入力さ
れるＤＦ／Ｆ４０１に於いては、データの転送速度が速
くなってもデータを正確に取り込むことが可能になる。
しかし、データ端子，クロック端子に各々ＤＦ／Ｆ４０
１の出力データ，外部クロックが入力されているＤＦ／
Ｆ４０２に於いては、上記出力データと外部クロックと
の間のタイミング関係が保証されていないため、転送周
期が短くなると、セットアップタイム，ホールドタイム
を満足させることができなくなり、正確なデータを取り
込むことができなくなる可能性がある。つまり、内部論
理回路へ正確なデータを供給できなくなる場合がある。
送装置によれば、送り側ＬＳＩ３００から受け側ＬＳＩ
４００へ転送されてきたデータとクロックとの間のタイ
ミング関係を保証することが可能になるので、上記デー
タ，クロックが各々データ端子，クロック端子に入力さ
れるＤＦ／Ｆ４０１に於いては、データの転送速度が速
くなってもデータを正確に取り込むことが可能になる。
しかし、データ端子，クロック端子に各々ＤＦ／Ｆ４０
１の出力データ，外部クロックが入力されているＤＦ／
Ｆ４０２に於いては、上記出力データと外部クロックと
の間のタイミング関係が保証されていないため、転送周
期が短くなると、セットアップタイム，ホールドタイム
を満足させることができなくなり、正確なデータを取り
込むことができなくなる可能性がある。つまり、内部論
理回路へ正確なデータを供給できなくなる場合がある。
【０００８】そこで、本発明の主な目的は、送り側ＬＳ
Ｉから受け側ＬＳＩへデータを高速且つ正確に転送でき
るようにすることにある。
Ｉから受け側ＬＳＩへデータを高速且つ正確に転送でき
るようにすることにある。
【０００９】
【課題を解決するための手段】本発明のソースシンクロ
ナスデータ転送方法は、上記目的を達成するため、送り
側ＬＳＩから受け側ＬＳＩへデータを転送するソースシ
ンクロナスデータ転送方法であって、前記送り側ＬＳＩ
に於いて、前記受け側ＬＳＩへの転送データを外部から
供給される送り側システムクロックに同期させた後、デ
ータ線を介して前記受け側ＬＳＩに転送する処理と、前
記送り側システムクロックの１／ｍ（ｍは２以上の整
数）の周波数を有し且つデューティ比が１：（ｍ−１）
の、外部から供給されるデファイナ信号を、前記送り側
システムクロックに同期させることによりソースクロッ
クを生成し、該ソースクロックを前記データ線と同一の
遅延量を有するソースクロック線を介して前記受け側Ｌ
ＳＩへ送信する処理とを行い、前記受け側ＬＳＩに於い
て、外部から供給される、周波数が前記送り側システム
クロックと同一の受け側システムクロックの位相を前記
送り側ＬＳＩから送られてきたソースクロックの位相に
合わせることにより、位相合わせ済み受け側システムク
ロックを生成する処理と、ｍ段構成のＦＩＦＯ回路に、
前記送り側ＬＳＩから転送されてきた転送データを前記
位相合わせ済み受け側システムクロックに同期して格納
する処理と、前記ＦＩＦＯ回路に格納されているデータ
を、前記受け側システムクロックに同期して読み出す処
理とを行う。
ナスデータ転送方法は、上記目的を達成するため、送り
側ＬＳＩから受け側ＬＳＩへデータを転送するソースシ
ンクロナスデータ転送方法であって、前記送り側ＬＳＩ
に於いて、前記受け側ＬＳＩへの転送データを外部から
供給される送り側システムクロックに同期させた後、デ
ータ線を介して前記受け側ＬＳＩに転送する処理と、前
記送り側システムクロックの１／ｍ（ｍは２以上の整
数）の周波数を有し且つデューティ比が１：（ｍ−１）
の、外部から供給されるデファイナ信号を、前記送り側
システムクロックに同期させることによりソースクロッ
クを生成し、該ソースクロックを前記データ線と同一の
遅延量を有するソースクロック線を介して前記受け側Ｌ
ＳＩへ送信する処理とを行い、前記受け側ＬＳＩに於い
て、外部から供給される、周波数が前記送り側システム
クロックと同一の受け側システムクロックの位相を前記
送り側ＬＳＩから送られてきたソースクロックの位相に
合わせることにより、位相合わせ済み受け側システムク
ロックを生成する処理と、ｍ段構成のＦＩＦＯ回路に、
前記送り側ＬＳＩから転送されてきた転送データを前記
位相合わせ済み受け側システムクロックに同期して格納
する処理と、前記ＦＩＦＯ回路に格納されているデータ
を、前記受け側システムクロックに同期して読み出す処
理とを行う。
【００１０】この構成によれば、送り側システムクロッ
クに同期した転送データ，ソースクロックを、それぞれ
データ線，ソースクロック線（同じ遅延量を有する）を
介して送り側ＬＳＩから受け側ＬＳＩへ送るので、受け
側ＬＳＩに送られてきたデータとソースクロックとのタ
イミング関係を保証できる。従って、位相合わせ済み受
け側システムクロックに同期して送り側ＬＳＩからのデ
ータを保持するＦＩＦＯ回路には、データの転送速度が
速くとも正確なデータが保持される。また、外部クロッ
クに従ってＦＩＦＯ回路からデータを読み出すので、外
部クロックに従って動作する内部論理回路に正しいデー
タを供給することができる。
クに同期した転送データ，ソースクロックを、それぞれ
データ線，ソースクロック線（同じ遅延量を有する）を
介して送り側ＬＳＩから受け側ＬＳＩへ送るので、受け
側ＬＳＩに送られてきたデータとソースクロックとのタ
イミング関係を保証できる。従って、位相合わせ済み受
け側システムクロックに同期して送り側ＬＳＩからのデ
ータを保持するＦＩＦＯ回路には、データの転送速度が
速くとも正確なデータが保持される。また、外部クロッ
クに従ってＦＩＦＯ回路からデータを読み出すので、外
部クロックに従って動作する内部論理回路に正しいデー
タを供給することができる。
【００１１】上記した方法を実施するのに好適な装置と
して、本発明のソースシンクロナスデータ転送装置は、
送り側ＬＳＩから受け側ＬＳＩへデータを転送するソー
スシンクロナスデータ転送装置であって、前記送り側Ｌ
ＳＩが、前記受け側ＬＳＩへの転送データを、外部から
供給される送り側システムクロックに同期して出力する
データ出力回路と、前記送り側システムクロックの１／
ｍ（ｍは２以上の整数）の周波数を有し且つデューティ
比が１：（ｍ−１）の、外部から供給されるデファイナ
信号を、前記送り側システムクロックに同期させた後、
ソースクロックとして出力するソースクロック生成回路
とを備え、前記データ出力回路から出力された転送デー
タを前記受け側ＬＳＩへ転送するデータ線と、前記ソー
スクロック生成回路から出力されたソースクロックを前
記受け側ＬＳＩへ送るソースクロック線とが同じ遅延量
を有し、前記受け側ＬＳＩが、外部から供給される、周
波数が前記送り側システムクロックと同一の受け側シス
テムクロックの位相を前記送り側ＬＳＩから送られてき
たソースクロックの位相に合わせることにより、位相合
わせ済み受け側システムクロックを生成するＤＬＬ回路
と、該ＤＬＬ回路で生成された位相合わせ済み受け側シ
ステムクロックに同期して前記送り側ＬＳＩからの転送
データを保持すると共に、前記受け側システムクロック
に同期して保持しているデータを出力するｍ段構成のＦ
ＩＦＯ回路とを備えている。
して、本発明のソースシンクロナスデータ転送装置は、
送り側ＬＳＩから受け側ＬＳＩへデータを転送するソー
スシンクロナスデータ転送装置であって、前記送り側Ｌ
ＳＩが、前記受け側ＬＳＩへの転送データを、外部から
供給される送り側システムクロックに同期して出力する
データ出力回路と、前記送り側システムクロックの１／
ｍ（ｍは２以上の整数）の周波数を有し且つデューティ
比が１：（ｍ−１）の、外部から供給されるデファイナ
信号を、前記送り側システムクロックに同期させた後、
ソースクロックとして出力するソースクロック生成回路
とを備え、前記データ出力回路から出力された転送デー
タを前記受け側ＬＳＩへ転送するデータ線と、前記ソー
スクロック生成回路から出力されたソースクロックを前
記受け側ＬＳＩへ送るソースクロック線とが同じ遅延量
を有し、前記受け側ＬＳＩが、外部から供給される、周
波数が前記送り側システムクロックと同一の受け側シス
テムクロックの位相を前記送り側ＬＳＩから送られてき
たソースクロックの位相に合わせることにより、位相合
わせ済み受け側システムクロックを生成するＤＬＬ回路
と、該ＤＬＬ回路で生成された位相合わせ済み受け側シ
ステムクロックに同期して前記送り側ＬＳＩからの転送
データを保持すると共に、前記受け側システムクロック
に同期して保持しているデータを出力するｍ段構成のＦ
ＩＦＯ回路とを備えている。
【００１２】また、本発明のソースシンクロナスデータ
転送装置は、受け側ＬＳＩの小型化を可能にするため、
前記受け側ＬＳＩが、前記送り側ＬＳＩから送られてき
たソースクロックを前記位相合わせ済み受け側システム
クロックに従ってシフトすることにより、前記ＦＩＦＯ
回路に対するライトアドレスを生成するｍ段構成のシフ
トレジスタからなるライトアドレス生成回路と、前記デ
ファイナ信号を前記受け側システムクロックに従ってシ
フトすることにより、前記ＦＩＦＯ回路に対するリード
アドレスを生成するｍ段構成のシフトレジスタからなる
リードアドレス生成回路とを備えている。
転送装置は、受け側ＬＳＩの小型化を可能にするため、
前記受け側ＬＳＩが、前記送り側ＬＳＩから送られてき
たソースクロックを前記位相合わせ済み受け側システム
クロックに従ってシフトすることにより、前記ＦＩＦＯ
回路に対するライトアドレスを生成するｍ段構成のシフ
トレジスタからなるライトアドレス生成回路と、前記デ
ファイナ信号を前記受け側システムクロックに従ってシ
フトすることにより、前記ＦＩＦＯ回路に対するリード
アドレスを生成するｍ段構成のシフトレジスタからなる
リードアドレス生成回路とを備えている。
【００１３】この構成によれば、少ない面積で構成でき
るシフトレジスタによりライトアドレス生成回路，リー
ドアドレス生成回路を実現しているので、受け側ＬＳＩ
を小型化することが可能になる。
るシフトレジスタによりライトアドレス生成回路，リー
ドアドレス生成回路を実現しているので、受け側ＬＳＩ
を小型化することが可能になる。
【００１４】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１５】図１は本発明の実施の形態のブロック図で
ある。図１に示すように、送り側ＬＳＩ１０，受け側Ｌ
ＳＩ２０には、同一の外部クロック，同一のデファイナ
（基準）信号が供給されている。デファイナ信号は、周
波数が外部クロックの１／ｍ（ｍは２以上の整数）で、
且つ“Ｈｉ”：“Ｌｏｗ”＝１：（ｍ−１）となる信号
である。ここで、ｍは、後述する受け側ＬＳＩ２０内の
ＦＩＦＯ２２の段数と同じ値を有するものである。ま
た、デファイナ信号は、周波数を正確に外部クロックの
１／ｍにするために、外部クロックを分周する等して生
成するのが望ましい。
ある。図１に示すように、送り側ＬＳＩ１０，受け側Ｌ
ＳＩ２０には、同一の外部クロック，同一のデファイナ
（基準）信号が供給されている。デファイナ信号は、周
波数が外部クロックの１／ｍ（ｍは２以上の整数）で、
且つ“Ｈｉ”：“Ｌｏｗ”＝１：（ｍ−１）となる信号
である。ここで、ｍは、後述する受け側ＬＳＩ２０内の
ＦＩＦＯ２２の段数と同じ値を有するものである。ま
た、デファイナ信号は、周波数を正確に外部クロックの
１／ｍにするために、外部クロックを分周する等して生
成するのが望ましい。
【００１６】送り側ＬＳＩ１０は、ＤＦ／Ｆ１１と、バ
ッファ１２と、ソースクロック生成回路１３と、バッフ
ァ１４とを備えている。
ッファ１２と、ソースクロック生成回路１３と、バッフ
ァ１４とを備えている。
【００１７】ＤＦ／Ｆ１１は、そのデータ端子に、内部
論理回路（図示せず）からの転送データが入力され、ク
ロック端子に送り側システムクロック（送り側ＬＳＩ１
０に入力された外部クロックを送り側システムクロック
と呼ぶ）が入力されており、転送データを送り側システ
ムクロックに同期したものにする。バッファ１２は、Ｄ
Ｆ／Ｆ１１から出力される転送データをデータ線３０に
出力する。
論理回路（図示せず）からの転送データが入力され、ク
ロック端子に送り側システムクロック（送り側ＬＳＩ１
０に入力された外部クロックを送り側システムクロック
と呼ぶ）が入力されており、転送データを送り側システ
ムクロックに同期したものにする。バッファ１２は、Ｄ
Ｆ／Ｆ１１から出力される転送データをデータ線３０に
出力する。
【００１８】ソースクロック生成回路１３は、デファイ
ナ信号を送り側システムクロックに同期させたものを、
ソースクロックとして出力する。バッファ１４は、ソー
スクロック生成回路１３から出力されるソースクロック
をソースクロック線４０に出力する。尚、データ線３
０，ソースクロック線４０は、遅延量が同じになるよう
にする。より具体的には、同じメディア（プリント配線
基板，ケーブル，コネクタ等）を使用してデータ線３
０，ソースクロック線４０を構成することにより、デー
タ線３０，ソースクロック線４０の送り側ＬＳＩ１０，
受け側ＬＳＩ２０間の遅延量を同じにする。
ナ信号を送り側システムクロックに同期させたものを、
ソースクロックとして出力する。バッファ１４は、ソー
スクロック生成回路１３から出力されるソースクロック
をソースクロック線４０に出力する。尚、データ線３
０，ソースクロック線４０は、遅延量が同じになるよう
にする。より具体的には、同じメディア（プリント配線
基板，ケーブル，コネクタ等）を使用してデータ線３
０，ソースクロック線４０を構成することにより、デー
タ線３０，ソースクロック線４０の送り側ＬＳＩ１０，
受け側ＬＳＩ２０間の遅延量を同じにする。
【００１９】受け側ＬＳＩ２０は、バッファ２１と、Ｆ
ＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ：先入
れ先出し）回路２２と、ＤＦ／Ｆ２３と、バッファ２４
と、ＤＬＬ( Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ) 回路２
５と、ライトアドレス生成回路２６と、リードアドレス
生成回路２７とを備えている。
ＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ：先入
れ先出し）回路２２と、ＤＦ／Ｆ２３と、バッファ２４
と、ＤＬＬ( Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ) 回路２
５と、ライトアドレス生成回路２６と、リードアドレス
生成回路２７とを備えている。
【００２０】ＤＬＬ回路２５は、入力信号の位相を、デ
ィレイラインを使用してＲｅｆ信号の位相に合わせるよ
うにする回路である。本実施の形態では、ＤＬＬ回路２
５は、入力信号である受け側システムクロック（受け側
ＬＳＩ２０に入力された外部クロックを受け側システム
クロックと呼ぶ）の位相を、Ｒｅｆ信号として入力され
ているソースクロックの位相に合わせる。図２にＤＬＬ
回路２５の構成例を示す。ＤＬＬ回路２５は、位相比較
器２５１によってＦｅｅｄＢａｃｋ信号（ＤＬＬ回路２
５から出力された位相合わせ済み受け側システムクロッ
ク）の位相とＲｅｆ信号（ソースクロック）の位相とを
比較し、その位相差に応じた誤差信号を制御回路２５２
に入力する。制御回路２５２は、遅延量が可変であるデ
ィレイライン２５３の遅延量を誤差信号に応じて変更す
ることにより、位相差がなくなるように受け側システム
クロックの位相を調整する。
ィレイラインを使用してＲｅｆ信号の位相に合わせるよ
うにする回路である。本実施の形態では、ＤＬＬ回路２
５は、入力信号である受け側システムクロック（受け側
ＬＳＩ２０に入力された外部クロックを受け側システム
クロックと呼ぶ）の位相を、Ｒｅｆ信号として入力され
ているソースクロックの位相に合わせる。図２にＤＬＬ
回路２５の構成例を示す。ＤＬＬ回路２５は、位相比較
器２５１によってＦｅｅｄＢａｃｋ信号（ＤＬＬ回路２
５から出力された位相合わせ済み受け側システムクロッ
ク）の位相とＲｅｆ信号（ソースクロック）の位相とを
比較し、その位相差に応じた誤差信号を制御回路２５２
に入力する。制御回路２５２は、遅延量が可変であるデ
ィレイライン２５３の遅延量を誤差信号に応じて変更す
ることにより、位相差がなくなるように受け側システム
クロックの位相を調整する。
【００２１】ライトアドレス生成回路２６は、ＤＬＬ回
路２５から出力される、ソースクロックとの位相合わせ
が行われた後の受け側システムクロック（位相合わせ済
み受け側システムクロック）と、バッファ２４を介して
加えられるソースクロックとに基づいて、ｍ段構成のＦ
ＩＦＯ回路２２の各段を循環的にライト位置とする、位
相合わせ済み受け側システムクロックに同期したライト
アドレスを生成する。リードアドレス生成回路２７は、
デファイナ信号と受け側システムクロックとに基づい
て、ｍ段構成のＦＩＦＯ回路２２の各段を循環的にリー
ド位置とする、受け側システムクロックに同期したリー
ドアドレスを生成する。
路２５から出力される、ソースクロックとの位相合わせ
が行われた後の受け側システムクロック（位相合わせ済
み受け側システムクロック）と、バッファ２４を介して
加えられるソースクロックとに基づいて、ｍ段構成のＦ
ＩＦＯ回路２２の各段を循環的にライト位置とする、位
相合わせ済み受け側システムクロックに同期したライト
アドレスを生成する。リードアドレス生成回路２７は、
デファイナ信号と受け側システムクロックとに基づい
て、ｍ段構成のＦＩＦＯ回路２２の各段を循環的にリー
ド位置とする、受け側システムクロックに同期したリー
ドアドレスを生成する。
【００２２】ＦＩＦＯ回路２２は、バッファ２１を介し
て加えられる転送データを、ＤＬＬ回路２５から出力さ
れる位相合わせ済み受け側システムクロックに同期し
て、ライトアドレス生成回路２６からのライトアドレス
によって示される段に格納する。また、ＦＩＦＯ回路２
２は、リードアドレス生成回路２７から出力されるリー
ドアドレスによって示される段に格納されているデータ
を出力する。
て加えられる転送データを、ＤＬＬ回路２５から出力さ
れる位相合わせ済み受け側システムクロックに同期し
て、ライトアドレス生成回路２６からのライトアドレス
によって示される段に格納する。また、ＦＩＦＯ回路２
２は、リードアドレス生成回路２７から出力されるリー
ドアドレスによって示される段に格納されているデータ
を出力する。
【００２３】ＤＦ／Ｆ２３は、ＦＩＦＯ回路２２の出力
データを受け側システムクロックに同期して取り込み、
内部論理回路（図示せず）へ供給する。尚、ＤＦ／Ｆ２
３を設けずに、ＦＩＦＯ回路２２から出力されるデータ
を直接内部論理回路へ供給するようにしても良い。
データを受け側システムクロックに同期して取り込み、
内部論理回路（図示せず）へ供給する。尚、ＤＦ／Ｆ２
３を設けずに、ＦＩＦＯ回路２２から出力されるデータ
を直接内部論理回路へ供給するようにしても良い。
【００２４】
【実施の形態の動作の説明】次に、本実施例の形態の動
作について説明する。
作について説明する。
【００２５】送り側ＬＳＩ１０では、ＤＦ／Ｆ１１が、
内部論理回路からの転送データを送り側システムクロッ
クと同期したものにした後、バッファ１２，データ線３
０を介して受け側ＬＳＩ２０へ転送する。また、これと
並行して、ソースクロック生成回路１３が、デファイナ
信号を送り側システムクロックと同期させることにより
ソースクロックを生成し、バッファ１４，ソースクロッ
ク線４０を介して受け側ＬＳＩ２０へ転送する。ここ
で、転送データ，ソースクロックは、両者とも送り側シ
ステムクロックに同期したものであり、また、データ線
３０，ソースクロック線４０は、前述したように遅延量
が等しいものであるので、受け側ＬＳＩ２０へ転送され
てきたデータとソースクロックとの間のタイミング関係
は、回路的に保証されたものとなる。
内部論理回路からの転送データを送り側システムクロッ
クと同期したものにした後、バッファ１２，データ線３
０を介して受け側ＬＳＩ２０へ転送する。また、これと
並行して、ソースクロック生成回路１３が、デファイナ
信号を送り側システムクロックと同期させることにより
ソースクロックを生成し、バッファ１４，ソースクロッ
ク線４０を介して受け側ＬＳＩ２０へ転送する。ここ
で、転送データ，ソースクロックは、両者とも送り側シ
ステムクロックに同期したものであり、また、データ線
３０，ソースクロック線４０は、前述したように遅延量
が等しいものであるので、受け側ＬＳＩ２０へ転送され
てきたデータとソースクロックとの間のタイミング関係
は、回路的に保証されたものとなる。
【００２６】受け側ＬＳＩ２０内のＤＬＬ回路２５は、
受け側システムクロックの位相を、ソースクロックの位
相に合わせることにより位相合わせ済み受け側システム
クロックを生成し、ＦＩＦＯ回路２２及びライトアドレ
ス生成回路２６に供給する。
受け側システムクロックの位相を、ソースクロックの位
相に合わせることにより位相合わせ済み受け側システム
クロックを生成し、ＦＩＦＯ回路２２及びライトアドレ
ス生成回路２６に供給する。
【００２７】ライトアドレス生成回路２６は、バッファ
２４を介して加えられるソースクロックとＤＬＬ回路２
５から出力される位相合わせ済み受け側システムクロッ
クとに基づいて、ｍ段構成のＦＩＦＯ回路２２の各段を
循環的にライト位置にする、上記位相合わせ済み受け側
システムクロックに同期したライトアドレスを生成し、
ＦＩＦＯ回路２２に供給する。
２４を介して加えられるソースクロックとＤＬＬ回路２
５から出力される位相合わせ済み受け側システムクロッ
クとに基づいて、ｍ段構成のＦＩＦＯ回路２２の各段を
循環的にライト位置にする、上記位相合わせ済み受け側
システムクロックに同期したライトアドレスを生成し、
ＦＩＦＯ回路２２に供給する。
【００２８】ＦＩＦＯ回路２２は、バッファ２１を介し
て加えられる転送データを、ＤＬＬ回路２５から出力さ
れる位相合わせ済み受け側システムクロックに同期し
て、ライトアドレス生成回路２６から出力されるライト
アドレスによって示される段に格納する。ここで、ＦＩ
ＦＯ回路２２に加えられる転送データと位相合わせ済み
受け側システムクロックは、ソースクロックに同期した
ものであるので、ＦＩＦＯ回路２２には、データの転送
速度が速い場合であっても正しいデータが確実に格納さ
れる。
て加えられる転送データを、ＤＬＬ回路２５から出力さ
れる位相合わせ済み受け側システムクロックに同期し
て、ライトアドレス生成回路２６から出力されるライト
アドレスによって示される段に格納する。ここで、ＦＩ
ＦＯ回路２２に加えられる転送データと位相合わせ済み
受け側システムクロックは、ソースクロックに同期した
ものであるので、ＦＩＦＯ回路２２には、データの転送
速度が速い場合であっても正しいデータが確実に格納さ
れる。
【００２９】一方、リードアドレス生成回路２７は、受
け側システムクロックとデファイナ信号とに基づいて、
ｍ段構成のＦＩＦＯ回路２２の各段を循環的にリード位
置にする、受け側システムクロックに同期したリードア
ドレスを生成し、ＦＩＦＯ回路２２に供給する。
け側システムクロックとデファイナ信号とに基づいて、
ｍ段構成のＦＩＦＯ回路２２の各段を循環的にリード位
置にする、受け側システムクロックに同期したリードア
ドレスを生成し、ＦＩＦＯ回路２２に供給する。
【００３０】ＦＩＦＯ回路２２は、リードアドレス生成
回路２７からのリードアドレスによって示される段に格
納されているデータを出力する。ＤＦ／Ｆ２３は、ＦＩ
ＦＯ回路２２から出力されるデータを、受け側システム
クロックに同期して取り込み、内部論理回路へ出力す
る。ここで、ＦＩＦＯ回路２２に供給されるリードアド
レスは、受け側システムクロックに同期したものであ
り、ＦＩＦＯ回路２２から出力されるデータが、受け側
システムクロックに同期したものになるので、受け側シ
ステムクロックに同期してデータを取り込むＤＦ／Ｆ２
３では、確実に正確なデータを取り込むことができる。
回路２７からのリードアドレスによって示される段に格
納されているデータを出力する。ＤＦ／Ｆ２３は、ＦＩ
ＦＯ回路２２から出力されるデータを、受け側システム
クロックに同期して取り込み、内部論理回路へ出力す
る。ここで、ＦＩＦＯ回路２２に供給されるリードアド
レスは、受け側システムクロックに同期したものであ
り、ＦＩＦＯ回路２２から出力されるデータが、受け側
システムクロックに同期したものになるので、受け側シ
ステムクロックに同期してデータを取り込むＤＦ／Ｆ２
３では、確実に正確なデータを取り込むことができる。
【００３１】
【実施例】次に、実施例について詳細に説明する。図３
は、図１に示した実施の形態の実施例のブロック図であ
る。
は、図１に示した実施の形態の実施例のブロック図であ
る。
【００３２】図３を参照すると、送り側ＬＳＩ１０，受
け側ＬＳＩ２０には、同一の外部クロック，同一のデフ
ァイナ信号が供給されている。本実施例では、後述する
ように、ＦＩＦＯ回路２２を４段構成としたので、デフ
ァイナ信号は、周波数が外部クロックの１／４で、且つ
“Ｈｉ”：“Ｌｏｗ”＝１：３の信号になる。
け側ＬＳＩ２０には、同一の外部クロック，同一のデフ
ァイナ信号が供給されている。本実施例では、後述する
ように、ＦＩＦＯ回路２２を４段構成としたので、デフ
ァイナ信号は、周波数が外部クロックの１／４で、且つ
“Ｈｉ”：“Ｌｏｗ”＝１：３の信号になる。
【００３３】送り側ＬＳＩ１０は、内部論理回路（図示
せず）からの転送データを送り側システムクロックに同
期させるＤＦ／Ｆ１１と、バッファ１２と、ＤＦ／Ｆか
ら構成されるソースクロック生成回路１３と、バッファ
１４とを備えている。ソースクロック生成回路１３を構
成するＤＦ／Ｆのクロック端子には送り側システムクロ
ックが入力され、データ端子にはデファイナ信号が入力
されている。
せず）からの転送データを送り側システムクロックに同
期させるＤＦ／Ｆ１１と、バッファ１２と、ＤＦ／Ｆか
ら構成されるソースクロック生成回路１３と、バッファ
１４とを備えている。ソースクロック生成回路１３を構
成するＤＦ／Ｆのクロック端子には送り側システムクロ
ックが入力され、データ端子にはデファイナ信号が入力
されている。
【００３４】受け側ＬＳＩ２０は、バッファ２１と、４
段構成のＦＩＦＯ回路２２と、ＤＦ／Ｆ２３と、バッフ
ァ２４と、ＤＬＬ回路２５と、ライトアドレス生成回路
２６と、リードアドレス生成回路２７とを備えている。
段構成のＦＩＦＯ回路２２と、ＤＦ／Ｆ２３と、バッフ
ァ２４と、ＤＬＬ回路２５と、ライトアドレス生成回路
２６と、リードアドレス生成回路２７とを備えている。
【００３５】ライトアドレス生成回路２６は、バッファ
２４から出力されるソースクロックを、ＤＬＬ回路２５
から出力される位相合わせ済み受け側システムクロック
に従ってシフトする４ビット構成のシフトレジスタによ
って実現される。このシフトレジスタは、４個のＤＦ／
Ｆ２６１〜２６４から構成され、各ＤＦ／Ｆ２６１〜２
６４の出力が、それぞれライトアドレスの第２ビット目
ｂ，第３ビット目ｃ，第４ビット目ｄ，第１ビット目ａ
となる。
２４から出力されるソースクロックを、ＤＬＬ回路２５
から出力される位相合わせ済み受け側システムクロック
に従ってシフトする４ビット構成のシフトレジスタによ
って実現される。このシフトレジスタは、４個のＤＦ／
Ｆ２６１〜２６４から構成され、各ＤＦ／Ｆ２６１〜２
６４の出力が、それぞれライトアドレスの第２ビット目
ｂ，第３ビット目ｃ，第４ビット目ｄ，第１ビット目ａ
となる。
【００３６】リードアドレス生成回路２７は、デファイ
ナ信号を受け側システムクロックに従ってシフトする４
ビット構成のシフトレジスタによって実現される。この
シフトレジスタは、４個のＤＦ／Ｆ２７１〜２７４から
構成され、各ＤＦ／Ｆ２７１〜２７４の出力が、それぞ
れリードアドレスの第２ビット目Ｂ，第３ビット目Ｃ，
第４ビット目Ｄ，第１ビット目Ａとなる。
ナ信号を受け側システムクロックに従ってシフトする４
ビット構成のシフトレジスタによって実現される。この
シフトレジスタは、４個のＤＦ／Ｆ２７１〜２７４から
構成され、各ＤＦ／Ｆ２７１〜２７４の出力が、それぞ
れリードアドレスの第２ビット目Ｂ，第３ビット目Ｃ，
第４ビット目Ｄ，第１ビット目Ａとなる。
【００３７】４段構成のＦＩＦＯ回路２２は、第１段目
〜第４段目に相当するＤＦ／Ｆ２２１〜２２４と、各Ｄ
Ｆ／Ｆ２２１〜２２４毎のセレクタ２２５〜２２８と、
各ＤＦ／Ｆ２２１〜２２４毎のバッファ２２９〜２３２
とを備えている。
〜第４段目に相当するＤＦ／Ｆ２２１〜２２４と、各Ｄ
Ｆ／Ｆ２２１〜２２４毎のセレクタ２２５〜２２８と、
各ＤＦ／Ｆ２２１〜２２４毎のバッファ２２９〜２３２
とを備えている。
【００３８】各セレクタ２２５〜２２８は、それぞれバ
ッファ２１を介して加えられる転送データと、自セレク
タに対応するＤＦ／Ｆ２２１〜２２４の出力データとの
内の何れか一方を、ライトアドレス生成回路２６から出
力されるライトアドレスの第１ビットａ〜第４ビットｄ
に従って選択する。本実施例では、各セレクタ２２５〜
２２８は、それぞれライトアドレス生成回路２６が出力
するライトアドレスの第１ビットａ〜第４ビットｄが
“Ｈｉ”の場合は、バッファ２１から出力される転送デ
ータを選択し、“Ｌｏｗ”の場合は、対応するＤＦ／Ｆ
２２１〜２２４の出力データを選択する。
ッファ２１を介して加えられる転送データと、自セレク
タに対応するＤＦ／Ｆ２２１〜２２４の出力データとの
内の何れか一方を、ライトアドレス生成回路２６から出
力されるライトアドレスの第１ビットａ〜第４ビットｄ
に従って選択する。本実施例では、各セレクタ２２５〜
２２８は、それぞれライトアドレス生成回路２６が出力
するライトアドレスの第１ビットａ〜第４ビットｄが
“Ｈｉ”の場合は、バッファ２１から出力される転送デ
ータを選択し、“Ｌｏｗ”の場合は、対応するＤＦ／Ｆ
２２１〜２２４の出力データを選択する。
【００３９】各ＤＦ／Ｆ２２１〜２２４は、それぞれＤ
ＬＬ回路２５から出力される位相合わせ済み受け側シス
テムクロックに同期して、セレクタ２２５〜２２８の出
力を取り込む。
ＬＬ回路２５から出力される位相合わせ済み受け側シス
テムクロックに同期して、セレクタ２２５〜２２８の出
力を取り込む。
【００４０】各バッファ２２９〜２３２は、それぞれリ
ードアドレス生成回路２７から出力されるリードアドレ
スの第１ビットＡ〜第４ビットＤが“Ｈｉ”の場合の
み、活性化され、対応するＤＦ／Ｆ２２１〜２２４の出
力データをＤＦ／Ｆ２３へ供給する。
ードアドレス生成回路２７から出力されるリードアドレ
スの第１ビットＡ〜第４ビットＤが“Ｈｉ”の場合の
み、活性化され、対応するＤＦ／Ｆ２２１〜２２４の出
力データをＤＦ／Ｆ２３へ供給する。
【００４１】
【実施例の動作の説明】次に、本実施例の動作につい
て、図４のタイミングチャートを参照して詳細に説明す
る。
て、図４のタイミングチャートを参照して詳細に説明す
る。
【００４２】送り側ＬＳＩ１０内のＤＦ／Ｆ１１は、内
部論理回路からの転送データを、図４（Ａ）に示す送り
側システムクロックに同期したものにした後、バッファ
１２，データ線３０を介して受け側ＬＳＩ２０へ転送す
る。ＤＦ／Ｆ１１から出力される転送データは、図４
（Ｃ）に示すものとなる。
部論理回路からの転送データを、図４（Ａ）に示す送り
側システムクロックに同期したものにした後、バッファ
１２，データ線３０を介して受け側ＬＳＩ２０へ転送す
る。ＤＦ／Ｆ１１から出力される転送データは、図４
（Ｃ）に示すものとなる。
【００４３】また、送り側ＬＳＩ１０内のソースクロッ
ク生成回路１３は、図４（Ｂ）に示すデファイナ信号
を、図４（Ａ）に示す送り側システムクロックに同期さ
せることにより、図４（Ｄ）に示すソースクロックを生
成し、このソースクロックをバッファ１４，ソースクロ
ック線４０を介して受け側ＬＳＩ２０へ送る。
ク生成回路１３は、図４（Ｂ）に示すデファイナ信号
を、図４（Ａ）に示す送り側システムクロックに同期さ
せることにより、図４（Ｄ）に示すソースクロックを生
成し、このソースクロックをバッファ１４，ソースクロ
ック線４０を介して受け側ＬＳＩ２０へ送る。
【００４４】送り側ＬＳＩ１０からの転送データ，ソー
スクロックは、同じ遅延量を有するデータ線３０，ソー
スクロック線４０を経由して受け側ＬＳＩ２０へ送られ
るので、受け側ＬＳＩ２０内のバッファ２１，２４から
出力される転送データ，ソースクロックは、図４
（Ｅ），（Ｆ）に示すように同期したものとなる。
スクロックは、同じ遅延量を有するデータ線３０，ソー
スクロック線４０を経由して受け側ＬＳＩ２０へ送られ
るので、受け側ＬＳＩ２０内のバッファ２１，２４から
出力される転送データ，ソースクロックは、図４
（Ｅ），（Ｆ）に示すように同期したものとなる。
【００４５】ＤＬＬ回路２５は、図４（Ｐ）に示す受け
側システムクロックの位相を、図４（Ｆ）に示すソース
クロックの位相に合わせ、図４（Ｇ）に示す位相合わせ
済み受け側システムクロックを出力する。この位相合わ
せ済み受け側システムクロックは、ＦＩＦＯ回路２２及
びライトアドレス生成回路２６に供給される。ここで、
ＤＬＬ回路２５によって生成された位相合わせ済み受け
側システムクロックをＦＩＦＯ回路２２に供給するよう
にしたのは、送り側ＬＳＩ１０から送られてきたデー
タ，ソースクロックと同期していない受け側システムク
ロックをそのままＦＩＦＯ回路２２に入力すると、レー
シングが発生する恐れがあるからである。
側システムクロックの位相を、図４（Ｆ）に示すソース
クロックの位相に合わせ、図４（Ｇ）に示す位相合わせ
済み受け側システムクロックを出力する。この位相合わ
せ済み受け側システムクロックは、ＦＩＦＯ回路２２及
びライトアドレス生成回路２６に供給される。ここで、
ＤＬＬ回路２５によって生成された位相合わせ済み受け
側システムクロックをＦＩＦＯ回路２２に供給するよう
にしたのは、送り側ＬＳＩ１０から送られてきたデー
タ，ソースクロックと同期していない受け側システムク
ロックをそのままＦＩＦＯ回路２２に入力すると、レー
シングが発生する恐れがあるからである。
【００４６】ライトアドレス生成回路２６は、４個のＤ
Ｆ／Ｆ２６１〜２６１から構成されるシフトレジスタを
用いて、図４（Ｆ）に示すソースクロックを、図４
（Ｇ）に示す位相合わせ済み受け側システムクロックに
従ってシフトすることにより、図４（Ｈ）〜（Ｋ）に示
すライトアドレスを生成する。ライトアドレスの第１ビ
ット目ａ，第２ビット目ｂ，第３ビット目ｃ，第４ビッ
ト目ｄは、それぞれ、図４（Ｋ），（Ｈ），（Ｉ），
（Ｊ）に示すものとなる。但し、ＦＩＦＯ回路２２を構
成するＤＦ／Ｆ２２１〜２２４へのマルチ入力を避ける
ために、動作前にこれらの初期化が必要である。これ
は、リセット信号によって行う。
Ｆ／Ｆ２６１〜２６１から構成されるシフトレジスタを
用いて、図４（Ｆ）に示すソースクロックを、図４
（Ｇ）に示す位相合わせ済み受け側システムクロックに
従ってシフトすることにより、図４（Ｈ）〜（Ｋ）に示
すライトアドレスを生成する。ライトアドレスの第１ビ
ット目ａ，第２ビット目ｂ，第３ビット目ｃ，第４ビッ
ト目ｄは、それぞれ、図４（Ｋ），（Ｈ），（Ｉ），
（Ｊ）に示すものとなる。但し、ＦＩＦＯ回路２２を構
成するＤＦ／Ｆ２２１〜２２４へのマルチ入力を避ける
ために、動作前にこれらの初期化が必要である。これ
は、リセット信号によって行う。
【００４７】ＦＩＦＯ回路２２内の各ＤＦ／Ｆ２２１〜
２２４は、それぞれ図４（Ｋ），（Ｈ），（Ｉ），
（Ｊ）に示すライトアドレスの第１ビット目ａ〜第４ビ
ット目ｄが“Ｈｉ”の時、データをより有効なポイント
で取り込むために、図４（Ｇ）に示す位相合わせ済み受
け側システムクロックの立ち下がりエッジでデータ取り
込む。従って、図４（Ｅ）に示す転送データｄ１，ｄ
２，ｄ３，ｄ４，ｄ５，…は、１周期ずつずれながらＤ
Ｆ／Ｆ２２１，ＤＦ／Ｆ２２２，ＤＦ／Ｆ２２３，ＤＦ
／Ｆ２２４，ＤＦ／Ｆ２２１，…に順次格納され、４周
期の間だけ保持される。よって、ＤＦ／Ｆ２２１〜２２
４の出力データは、それぞれ図４（Ｏ），（Ｌ）〜
（Ｎ）に示すものとなる。
２２４は、それぞれ図４（Ｋ），（Ｈ），（Ｉ），
（Ｊ）に示すライトアドレスの第１ビット目ａ〜第４ビ
ット目ｄが“Ｈｉ”の時、データをより有効なポイント
で取り込むために、図４（Ｇ）に示す位相合わせ済み受
け側システムクロックの立ち下がりエッジでデータ取り
込む。従って、図４（Ｅ）に示す転送データｄ１，ｄ
２，ｄ３，ｄ４，ｄ５，…は、１周期ずつずれながらＤ
Ｆ／Ｆ２２１，ＤＦ／Ｆ２２２，ＤＦ／Ｆ２２３，ＤＦ
／Ｆ２２４，ＤＦ／Ｆ２２１，…に順次格納され、４周
期の間だけ保持される。よって、ＤＦ／Ｆ２２１〜２２
４の出力データは、それぞれ図４（Ｏ），（Ｌ）〜
（Ｎ）に示すものとなる。
【００４８】一方、リードアドレス生成回路２７は、４
個のＤＦ／Ｆ２７１〜２７４から構成されるシフトレジ
スタを用いて、図４（Ｑ）に示すデファイナ信号を、図
４（Ｐ）に示す受け側システムクロックに従ってシフト
することにより、図４（Ｒ）〜（Ｕ）に示すリードアド
レスを生成する。リードアドレスの第１ビット目Ａ，第
２ビット目Ｂ〜第４ビット目Ｄは、それぞれ図４
（Ｕ），（Ｒ）〜（Ｔ）に示すものとなる。但し、ＦＩ
ＦＯ回路２２を構成する各ＤＦ／Ｆ２２１〜２２４の出
力がバスファイトを起こすようなマルチセレクトを避け
るために、動作前にこれらＤＦ／Ｆ２２１〜２２４の初
期化が必要である。これは、ライトアドレス生成回路２
６と同様にリセット信号によって行う。
個のＤＦ／Ｆ２７１〜２７４から構成されるシフトレジ
スタを用いて、図４（Ｑ）に示すデファイナ信号を、図
４（Ｐ）に示す受け側システムクロックに従ってシフト
することにより、図４（Ｒ）〜（Ｕ）に示すリードアド
レスを生成する。リードアドレスの第１ビット目Ａ，第
２ビット目Ｂ〜第４ビット目Ｄは、それぞれ図４
（Ｕ），（Ｒ）〜（Ｔ）に示すものとなる。但し、ＦＩ
ＦＯ回路２２を構成する各ＤＦ／Ｆ２２１〜２２４の出
力がバスファイトを起こすようなマルチセレクトを避け
るために、動作前にこれらＤＦ／Ｆ２２１〜２２４の初
期化が必要である。これは、ライトアドレス生成回路２
６と同様にリセット信号によって行う。
【００４９】ＦＩＦＯ回路２２内のバッファ２２９〜２
３２は、それぞれ図４（Ｕ），（Ｒ）〜（Ｔ）に示すリ
ードアドレスの第１ビット目Ａ〜第４ビット目Ｄが“Ｈ
ｉ”の時、導通状態になる。その結果、ＦＩＦＯ回路２
２からデータｄ１，ｄ２，ｄ３，ｄ４，ｄ５，…が図４
（Ｖ）に示すように出力される。
３２は、それぞれ図４（Ｕ），（Ｒ）〜（Ｔ）に示すリ
ードアドレスの第１ビット目Ａ〜第４ビット目Ｄが“Ｈ
ｉ”の時、導通状態になる。その結果、ＦＩＦＯ回路２
２からデータｄ１，ｄ２，ｄ３，ｄ４，ｄ５，…が図４
（Ｖ）に示すように出力される。
【００５０】ＤＦ／Ｆ２３は、ＦＩＦＯ回路２２から出
力されるデータｄ１，ｄ２，ｄ３，ｄ４，ｄ５，…を、
図４（Ｐ）に示す受け側システムクロックに従って取り
込み、内部論理回路に送る。この結果、内部論理回路に
は図４（Ｗ）に示すデータが送られる。
力されるデータｄ１，ｄ２，ｄ３，ｄ４，ｄ５，…を、
図４（Ｐ）に示す受け側システムクロックに従って取り
込み、内部論理回路に送る。この結果、内部論理回路に
は図４（Ｗ）に示すデータが送られる。
【００５１】尚、上述した実施例に於いては、送り側Ｌ
ＳＩ１０から受け側ＬＳＩ２０へシリアルデータを転送
する場合を例にとって説明したが、パラレルデータを転
送する場合にも本発明を適用できることは勿論である。
但し、ｎビット構成のパラレルデータを転送する場合に
は、送り側ＬＳＩ１０に、パラレルデータの各ビットに
対応するｎ個のＤＦ／Ｆ１１，バッファ１２を設け、更
に、受け側ＬＳＩ２０に、１段がｎビット構成のＦＩＦ
Ｏ回路２２と、パラレルデータの各ビットに対応したｎ
個のＤＦ／Ｆ２３を設けることが必要である。
ＳＩ１０から受け側ＬＳＩ２０へシリアルデータを転送
する場合を例にとって説明したが、パラレルデータを転
送する場合にも本発明を適用できることは勿論である。
但し、ｎビット構成のパラレルデータを転送する場合に
は、送り側ＬＳＩ１０に、パラレルデータの各ビットに
対応するｎ個のＤＦ／Ｆ１１，バッファ１２を設け、更
に、受け側ＬＳＩ２０に、１段がｎビット構成のＦＩＦ
Ｏ回路２２と、パラレルデータの各ビットに対応したｎ
個のＤＦ／Ｆ２３を設けることが必要である。
【００５２】また、上述した実施例に於いては、ライト
アドレス生成回路２６，リードアドレス生成回路２７を
４ビット構成のシフトレジスタを用いて構成したが、４
進カウンタ等を用いて構成しても良い。しかし、実施例
のように、シフトレジスタを用いてライトアドレス生成
回路２６，リードアドレス生成回路２７を構成した方
が、ＬＳＩ上でのライトアドレス生成回路２６，リード
アドレス生成回路２７の面積を小さくすることができる
ので望ましい。
アドレス生成回路２６，リードアドレス生成回路２７を
４ビット構成のシフトレジスタを用いて構成したが、４
進カウンタ等を用いて構成しても良い。しかし、実施例
のように、シフトレジスタを用いてライトアドレス生成
回路２６，リードアドレス生成回路２７を構成した方
が、ＬＳＩ上でのライトアドレス生成回路２６，リード
アドレス生成回路２７の面積を小さくすることができる
ので望ましい。
【００５３】
【発明の効果】以上説明したように、本発明は、送り側
ＬＳＩから受け側ＬＳＩへ、送り側システムクロックに
同期した転送データ，ソースクロックを、同じ遅延量を
有するデータ線，ソースクロック線を介して送り、受け
側ＬＳＩでは、ソースクロックに位相合わせした位相合
わせ済み受け側システムクロックに同期して転送データ
をＦＩＦＯ回路に保持すると共にＦＩＦＯ回路に保持さ
れているデータを外部クロックに従って読み出すので、
データの転送速度が速くとも正確なデータを確実に受信
することが可能になる。
ＬＳＩから受け側ＬＳＩへ、送り側システムクロックに
同期した転送データ，ソースクロックを、同じ遅延量を
有するデータ線，ソースクロック線を介して送り、受け
側ＬＳＩでは、ソースクロックに位相合わせした位相合
わせ済み受け側システムクロックに同期して転送データ
をＦＩＦＯ回路に保持すると共にＦＩＦＯ回路に保持さ
れているデータを外部クロックに従って読み出すので、
データの転送速度が速くとも正確なデータを確実に受信
することが可能になる。
【００５４】また、本発明は、ＦＩＦＯ回路に対するラ
イトアドレス，リードアドレスをシフトレジスタを用い
て生成しているので、受け側ＬＳＩを小型化することが
可能になる。
イトアドレス，リードアドレスをシフトレジスタを用い
て生成しているので、受け側ＬＳＩを小型化することが
可能になる。
【図１】本発明の実施の形態を示すブロック図である。
【図２】ＤＬＬ回路２５の構成例を示す回路図である。
【図３】本発明の実施の形態の実施例のブロック図であ
る。
る。
【図４】図３に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】従来例のブロック図である。
【図６】他の従来例のブロック図である。
【符号の説明】
１０…送り側ＬＳＩ
１１…ＤＦ／Ｆ
１２…バッファ
１３…ソースクロック生成回路
１４…バッファ
２０…受け側ＬＳＩ
２１…バッファ
２２…ＦＩＦＯ回路
２２１〜２２４…ＤＦ／Ｆ
２２５〜２２８…セレクタ
２２９〜２３２…バッファ
２３…ＤＦ／Ｆ
２４…バッファ
２５…ＤＬＬ回路
２５１…位相比較器
２５２…制御回路
２５３…ディレイライン
２６…ライトアドレス生成回路
２６１〜２６４…ＤＦ／Ｆ
２７…リードアドレス生成回路
２７１〜２７４…ＤＦ／Ｆ
３０…データ線
４０…ソースクロック線
１００…送り側ＬＳＩ
１０１…ＤＦ／Ｆ
１０２…バッファ
２００…受け側ＬＳＩ
２０１…バッファ
２０２…ＤＦ／Ｆ
３００…送り側ＬＳＩ
３０１…ＤＦ／Ｆ
３０２，３０３…バッファ
４００…受け側ＬＳＩ
４０１，４０２…ＤＦ／Ｆ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/42 350
G06F 1/12
G06F 13/38 310
H04L 7/04
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (6)
- 【請求項１】 送り側ＬＳＩから受け側ＬＳＩへデータ
を転送するソースシンクロナスデータ転送方法であっ
て、 前記送り側ＬＳＩに於いて、 前記受け側ＬＳＩへの転送データを外部から供給される
送り側システムクロックに同期させた後、データ線を介
して前記受け側ＬＳＩに転送する処理と、 前記送り側システムクロックの１／ｍ（ｍは２以上の整
数）の周波数を有し且つデューティ比が１：（ｍ−１）
の、外部から供給されるデファイナ信号を、前記送り側
システムクロックに同期させることによりソースクロッ
クを生成し、該ソースクロックを前記データ線と同一の
遅延量を有するソースクロック線を介して前記受け側Ｌ
ＳＩへ送信する処理とを行い、 前記受け側ＬＳＩに於いて、 外部から供給される、周波数が前記送り側システムクロ
ックと同一の受け側システムクロックの位相を前記送り
側ＬＳＩから送られてきたソースクロックの位相に合わ
せることにより、位相合わせ済み受け側システムクロッ
クを生成する処理と、 ｍ段構成のＦＩＦＯ回路に、前記送り側ＬＳＩから転送
されてきた転送データを前記位相合わせ済み受け側シス
テムクロックに同期して格納する処理と、 前記ＦＩＦＯ回路に格納されているデータを、前記受け
側システムクロックに同期して読み出す処理とを行うこ
とを特徴とするソースシンクロナスデータ転送方法。 - 【請求項２】 請求項１記載のソースシンクロナスデー
タ転送方法に於いて、 前記受け側ＬＳＩは、 前記送り側ＬＳＩから送られてきたソースクロックを前
記位相合わせ済み受け側システムクロックに従ってシフ
トすることにより、前記ＦＩＦＯ回路に対するライトア
ドレスを生成し、 前記デファイナ信号を前記受け側システムクロックに従
ってシフトすることにより、前記ＦＩＦＯ回路に対する
リードアドレスを生成することを特徴とするソースシン
クロナスデータ転送方法。 - 【請求項３】 送り側ＬＳＩから受け側ＬＳＩへデータ
を転送するソースシンクロナスデータ転送装置であっ
て、 前記送り側ＬＳＩが、 前記受け側ＬＳＩへの転送データを、外部から供給され
る送り側システムクロックに同期して出力するデータ出
力回路と、 前記送り側システムクロックの１／ｍ（ｍは２以上の整
数）の周波数を有し且つデューティ比が１：（ｍ−１）
の、外部から供給されるデファイナ信号を、前記送り側
システムクロックに同期させた後、ソースクロックとし
て出力するソースクロック生成回路とを備え、 前記データ出力回路から出力された転送データを前記受
け側ＬＳＩへ転送するデータ線と、前記ソースクロック
生成回路から出力されたソースクロックを前記受け側Ｌ
ＳＩへ送るソースクロック線とが同じ遅延量を有し、 前記受け側ＬＳＩが、 外部から供給される、周波数が前記送り側システムクロ
ックと同一の受け側システムクロックの位相を前記送り
側ＬＳＩから送られてきたソースクロックの位相に合わ
せることにより、位相合わせ済み受け側システムクロッ
クを生成するＤＬＬ回路と、 該ＤＬＬ回路で生成された位相合わせ済み受け側システ
ムクロックに同期して前記送り側ＬＳＩからの転送デー
タを保持すると共に、前記受け側システムクロックに同
期して保持しているデータを出力するｍ段構成のＦＩＦ
Ｏ回路とを備えたことを特徴とするソースシンクロナス
データ転送装置。 - 【請求項４】 請求項３記載のソースシンクロナスデー
タ転送装置に於いて、 前記受け側ＬＳＩが、 前記送り側ＬＳＩから送られてきたソースクロックを前
記位相合わせ済み受け側システムクロックに従ってシフ
トすることにより、前記ＦＩＦＯ回路に対するライトア
ドレスを生成するｍ段構成のシフトレジスタからなるラ
イトアドレス生成回路と、 前記デファイナ信号を前記受け側システムクロックに従
ってシフトすることにより、前記ＦＩＦＯ回路に対する
リードアドレスを生成するｍ段構成のシフトレジスタか
らなるリードアドレス生成回路とを備えたことを特徴と
するソースシンクロナスデータ転送装置。 - 【請求項５】 請求項４記載のソースシンクロナスデー
タ転送装置に於いて、 前記ソースクロック生成回路が、前記デファイナ信号が
データ端子に入力され、前記送り側システムクロックが
クロック端子に入力されるＤＦ／Ｆから構成されること
を特徴とするソースシンクロナスデータ転送装置。 - 【請求項６】 請求項５記載のソースシンクロナスデー
タ転送装置に於いて、 前記受け側ＬＳＩが、 前記ＦＩＦＯ回路から出力されるデータを前記受け側シ
ステムクロックに同期して取り込むデータ受信回路を備
えたことを特徴とするソースシンクロナスデータ転送装
置。
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| JP2000298490A JP3525881B2 (ja) | 2000-09-29 | 2000-09-29 | ソースシンクロナスデータ転送方法及びソースシンクロナスデータ転送装置 |
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| JP2000298490A JP3525881B2 (ja) | 2000-09-29 | 2000-09-29 | ソースシンクロナスデータ転送方法及びソースシンクロナスデータ転送装置 |
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