JPH11298324A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JPH11298324A JPH11298324A JP10110209A JP11020998A JPH11298324A JP H11298324 A JPH11298324 A JP H11298324A JP 10110209 A JP10110209 A JP 10110209A JP 11020998 A JP11020998 A JP 11020998A JP H11298324 A JPH11298324 A JP H11298324A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- controlled oscillator
- anode
- output
- negative
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 21
- 238000007599 discharging Methods 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】発振周波数の可変範囲の拡大を構成を複雑化す
ることなく可能とする電圧制御発振器を提供する。 【解決手段】分周比制御データを受けて分周比が制御さ
れ、且つその分周出力を位相比較器に供給する可変分周
器を備えた位相同期ループ回路における電圧制御発振器
であり、Ｄ／Ａコンバータ２，オペアンプ３，スイッチ
ング回路５，ＤＣ／ＤＣコンバータ９で負電圧生成回路
を構成する。スイッチング回路５は、可変容量ダイオー
ドのアノードに印加されている負電圧を、発振周波数範
囲の変化に対応して新たに変化させるときに、その電荷
を放電させた後に新たに印加するために用いられる。オ
ペアンプ３の出力負電圧を、分周比制御データに対応し
て電圧制御発振器４の可変容量ダイオードのアノードに
印加することにより発振周波数範囲が拡大できる。
ることなく可能とする電圧制御発振器を提供する。 【解決手段】分周比制御データを受けて分周比が制御さ
れ、且つその分周出力を位相比較器に供給する可変分周
器を備えた位相同期ループ回路における電圧制御発振器
であり、Ｄ／Ａコンバータ２，オペアンプ３，スイッチ
ング回路５，ＤＣ／ＤＣコンバータ９で負電圧生成回路
を構成する。スイッチング回路５は、可変容量ダイオー
ドのアノードに印加されている負電圧を、発振周波数範
囲の変化に対応して新たに変化させるときに、その電荷
を放電させた後に新たに印加するために用いられる。オ
ペアンプ３の出力負電圧を、分周比制御データに対応し
て電圧制御発振器４の可変容量ダイオードのアノードに
印加することにより発振周波数範囲が拡大できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器に
関し、特に、可変分周器を有する位相同期ループ回路
（以下、「ＰＬＬ回路」と略称する）に用いられる電圧
制御発振器に関するものである。
関し、特に、可変分周器を有する位相同期ループ回路
（以下、「ＰＬＬ回路」と略称する）に用いられる電圧
制御発振器に関するものである。
【０００２】
【従来の技術】一般に、ＰＬＬ回路に用いられる電圧制
御発振器の出力周波数範囲は、ＰＬＬ回路のいわゆるチ
ャージポンプ出力電圧範囲によって特定の範囲に決定さ
れてしまうが、当該電圧制御発振器に備えられた可変容
量ダイオードのアノード側に負電圧を加えることによっ
て、出力周波数の可変範囲を拡大することができ、この
具体例として、例えば、特開平６−３２６６０１に開示
されている「電圧制御発振器」がある。
御発振器の出力周波数範囲は、ＰＬＬ回路のいわゆるチ
ャージポンプ出力電圧範囲によって特定の範囲に決定さ
れてしまうが、当該電圧制御発振器に備えられた可変容
量ダイオードのアノード側に負電圧を加えることによっ
て、出力周波数の可変範囲を拡大することができ、この
具体例として、例えば、特開平６−３２６６０１に開示
されている「電圧制御発振器」がある。
【０００３】即ち、この「電圧制御発振器」は、可変容
量ダイオードのアノード側に負のバイアス電圧を選択的
に加えるためのスイッチング回路が設けられている。こ
のスイッチング回路は、ロック電圧／発信周波数の関係
を表す特性図（図１２）のように、発振周波数ｆ１〜ｆ
２の出力周波数範囲に対応した第１の分周比制御データ
を発生しているときにはオフされ、発振周波数ｆ３〜ｆ
４の出力周波数範囲に対応した第１の分周比制御データ
を発生しているときにはオンされる。
量ダイオードのアノード側に負のバイアス電圧を選択的
に加えるためのスイッチング回路が設けられている。こ
のスイッチング回路は、ロック電圧／発信周波数の関係
を表す特性図（図１２）のように、発振周波数ｆ１〜ｆ
２の出力周波数範囲に対応した第１の分周比制御データ
を発生しているときにはオフされ、発振周波数ｆ３〜ｆ
４の出力周波数範囲に対応した第１の分周比制御データ
を発生しているときにはオンされる。
【０００４】従って、発振周波数ｆ１〜ｆ２の出力周波
数範囲においては、可変容量ダイオードのアノード側の
所定のバイアス電圧が印加され、発振周波数ｆ３〜ｆ４
の出力周波数範囲においては負のバイアス電圧が印加さ
れ、よって、出力周波数の可変範囲を２倍に拡大するこ
とができる。
数範囲においては、可変容量ダイオードのアノード側の
所定のバイアス電圧が印加され、発振周波数ｆ３〜ｆ４
の出力周波数範囲においては負のバイアス電圧が印加さ
れ、よって、出力周波数の可変範囲を２倍に拡大するこ
とができる。
【０００５】
【発明が解決しようとする課題】従来の電圧制御発振器
は、可変容量ダイオードのアノード側に所定のバイアス
電圧と負のバイアス電圧とを選択的に印加することによ
って、出力周波数の可変範囲を拡大することができるも
のの、その拡大範囲は２倍が限度であった。
は、可変容量ダイオードのアノード側に所定のバイアス
電圧と負のバイアス電圧とを選択的に印加することによ
って、出力周波数の可変範囲を拡大することができるも
のの、その拡大範囲は２倍が限度であった。
【０００６】そこで、本発明の目的は、電圧制御発振器
における発振周波数の可変範囲を２倍以上に拡大するこ
とが、構成を特別に複雑化することなくできる電圧制御
発振器を提供することにある。
における発振周波数の可変範囲を２倍以上に拡大するこ
とが、構成を特別に複雑化することなくできる電圧制御
発振器を提供することにある。
【０００７】
【課題を解決するための手段】前述の課題を解決するた
め本発明による電圧制御発振器は、次のような特徴的構
成を採用している。
め本発明による電圧制御発振器は、次のような特徴的構
成を採用している。
【０００８】（１）分周比制御データを受けて分周比が
制御されかつその分周出力を位相比較器に供給する可変
分周器を備えた位相同期ループ回路における電圧制御発
振器において、前記位相同期ループ回路の供給電源電圧
に対して負の電圧を生成する負電圧生成回路を備え、前
記負電圧生成回路の出力負電圧を、前記分周比制御デー
タに対応して前記可変容量ダイオードのアノードに印加
して、発振周波数範囲を拡大するように構成された電圧
制御発振器。
制御されかつその分周出力を位相比較器に供給する可変
分周器を備えた位相同期ループ回路における電圧制御発
振器において、前記位相同期ループ回路の供給電源電圧
に対して負の電圧を生成する負電圧生成回路を備え、前
記負電圧生成回路の出力負電圧を、前記分周比制御デー
タに対応して前記可変容量ダイオードのアノードに印加
して、発振周波数範囲を拡大するように構成された電圧
制御発振器。
【０００９】（２）前記負電圧生成回路により複数段の
出力負電圧を生成し、この複数段の出力負電圧のそれぞ
れを、前記分周比制御データに対応して前記可変容量ダ
イオードのアノードに複数の発振周波数範囲のそれぞれ
に対応して印加して、発振周波数範囲を拡大するように
構成された（１）の電圧制御発振器。
出力負電圧を生成し、この複数段の出力負電圧のそれぞ
れを、前記分周比制御データに対応して前記可変容量ダ
イオードのアノードに複数の発振周波数範囲のそれぞれ
に対応して印加して、発振周波数範囲を拡大するように
構成された（１）の電圧制御発振器。
【００１０】（３）前記可変容量ダイオードのアノード
に印加されている、前記負電圧生成回路の出力負電圧
を、複数の発振周波数範囲のそれぞれに対応して新たな
出力負電圧に変化させるときに、前記アノードの電荷を
放電させた後に前記新たな出力負電圧を印加するように
構成された（１）または（２）の電圧制御発振器。
に印加されている、前記負電圧生成回路の出力負電圧
を、複数の発振周波数範囲のそれぞれに対応して新たな
出力負電圧に変化させるときに、前記アノードの電荷を
放電させた後に前記新たな出力負電圧を印加するように
構成された（１）または（２）の電圧制御発振器。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は、本発明の
一実施形態による電圧制御発振器を用いたＰＬＬ回路の
ブロック回路図である。図１において、回路全体を複合
的に制御するためのマイコン１が設けられ、これにＤ／
Ａコンバータ２が接続されている。Ｄ／Ａコンバータ２
は、マイコン１からのディジタル信号でなる分周比制御
データをアナログ信号に変換するもので、その出力端子
は、ゲインが２倍の反転増幅を行うオペアンプ３を介し
て電圧制御発振器４の可変容量ダイオードのアノードに
接続されている。また、オペアンプ３の出力端（電圧制
御発振器４の可変容量ダイオードのアノード）は、ＦＥ
Ｔで形成されるスイッチング回路５が接続されている。
スイッチング回路５は、マイコン１からの出力によって
オン／オフ制御される。また、マイコン１には、その動
作を行うための基準クロック信号を発生する発振器６が
接続されている。ＰＬＬ回路７には、マイクロコンピュ
ータ１からの分周比制御データと電圧制御発振器４から
のデータが入力され、ループフィルタ８を介して電圧制
御発振器４に接続されている。
て添付図面を参照しながら説明する。図１は、本発明の
一実施形態による電圧制御発振器を用いたＰＬＬ回路の
ブロック回路図である。図１において、回路全体を複合
的に制御するためのマイコン１が設けられ、これにＤ／
Ａコンバータ２が接続されている。Ｄ／Ａコンバータ２
は、マイコン１からのディジタル信号でなる分周比制御
データをアナログ信号に変換するもので、その出力端子
は、ゲインが２倍の反転増幅を行うオペアンプ３を介し
て電圧制御発振器４の可変容量ダイオードのアノードに
接続されている。また、オペアンプ３の出力端（電圧制
御発振器４の可変容量ダイオードのアノード）は、ＦＥ
Ｔで形成されるスイッチング回路５が接続されている。
スイッチング回路５は、マイコン１からの出力によって
オン／オフ制御される。また、マイコン１には、その動
作を行うための基準クロック信号を発生する発振器６が
接続されている。ＰＬＬ回路７には、マイクロコンピュ
ータ１からの分周比制御データと電圧制御発振器４から
のデータが入力され、ループフィルタ８を介して電圧制
御発振器４に接続されている。
【００１２】ＤＣ／ＤＣコンバータ９は、位相同期ルー
プ回路部の供給電源電圧（５Ｖ）に対して負の電圧を生
成し、オペアンプ３の電源電圧を±１０Ｖとするための
もので、オペアンプ３の出力端から、供給電源電圧（５
Ｖ）に対して負の電圧を出力することができる。
プ回路部の供給電源電圧（５Ｖ）に対して負の電圧を生
成し、オペアンプ３の電源電圧を±１０Ｖとするための
もので、オペアンプ３の出力端から、供給電源電圧（５
Ｖ）に対して負の電圧を出力することができる。
【００１３】従って、分周比制御データを受けて分周比
が制御され、かつその分周出力を位相比較器に供給する
可変分周器を備えた位相同期ループ回路部における電圧
制御発振器４において、オペアンプ３の出力負電圧を、
前記分周比制御データに対応して電圧制御発振器４の可
変容量ダイオードのアノードに印加して発振周波数範囲
を拡大するように構成されている。
が制御され、かつその分周出力を位相比較器に供給する
可変分周器を備えた位相同期ループ回路部における電圧
制御発振器４において、オペアンプ３の出力負電圧を、
前記分周比制御データに対応して電圧制御発振器４の可
変容量ダイオードのアノードに印加して発振周波数範囲
を拡大するように構成されている。
【００１４】このように構成された電圧制御発振器の動
作を図２〜図１１を用いて説明する。先ず、図２に示す
フローチャートにおけるステップＳ１で希望周波数を図
示しないテンキー等を用いてマイコン１に入力すると、
マイコン１で希望周波数に対する負電圧出力（ロック電
圧）を何Ｖにするかを判断し、例えば、希望周波数ｆが
図３に示すように第１周波数範囲ｆ１〜ｆ２の場合に０
Ｖとし、第２周波数範囲ｆ２〜ｆ３の場合に−３Ｖと
し、第３周波数範囲ｆ３〜ｆ４の場合に−６Ｖとする。
作を図２〜図１１を用いて説明する。先ず、図２に示す
フローチャートにおけるステップＳ１で希望周波数を図
示しないテンキー等を用いてマイコン１に入力すると、
マイコン１で希望周波数に対する負電圧出力（ロック電
圧）を何Ｖにするかを判断し、例えば、希望周波数ｆが
図３に示すように第１周波数範囲ｆ１〜ｆ２の場合に０
Ｖとし、第２周波数範囲ｆ２〜ｆ３の場合に−３Ｖと
し、第３周波数範囲ｆ３〜ｆ４の場合に−６Ｖとする。
【００１５】これらの負電圧出力は、ステップＳ３での
Ｄ／Ａコンバータ２によるＤ／Ａ変換と、そのアナログ
出力をオペアンプ３で反転増幅した電圧がオペアンプ３
の出力端（Ｑ４の可変容量ダイオードのアノード）に生
じることになる。
Ｄ／Ａコンバータ２によるＤ／Ａ変換と、そのアナログ
出力をオペアンプ３で反転増幅した電圧がオペアンプ３
の出力端（Ｑ４の可変容量ダイオードのアノード）に生
じることになる。
【００１６】さて、ステップＳ２の次のステップＳ４で
は、希望周波数に対応するＰＬＬ回路７への入力データ
がマイコン１で生成され、ステップＳ５として当該入力
データがＰＬＬ回路７に入力される。また、次のステッ
プＳ６で発振周波数のロックがチェックされ、ＮＯの場
合には、ステップＳ４に戻り、ステップＳ４が再び実行
され、ステップＳ６でＹＥＳになったときに希望周波数
の発振設定動作が完了し、安定した希望周波数が得られ
る（ステップＳ７）。
は、希望周波数に対応するＰＬＬ回路７への入力データ
がマイコン１で生成され、ステップＳ５として当該入力
データがＰＬＬ回路７に入力される。また、次のステッ
プＳ６で発振周波数のロックがチェックされ、ＮＯの場
合には、ステップＳ４に戻り、ステップＳ４が再び実行
され、ステップＳ６でＹＥＳになったときに希望周波数
の発振設定動作が完了し、安定した希望周波数が得られ
る（ステップＳ７）。
【００１７】尚、前述のような基本動作を行う回路部に
おいて、電圧制御発振器４の可変容量ダイオードのアノ
ードに負電圧を選択的に印加するに際して、図４に示す
ように、先ず負電圧の値が決定され、次に、これに対応
するディジタルデータをＤ／Ａコンバータ２に入力し、
その出力をオペアンプ３に入力する。このとき、マイコ
ン１によりスイッチング回路５を制御し、オペアンプ３
の出力端（電圧制御発振器４の可変容量ダイオードのア
ノード）の電荷を一時的に放電させている。
おいて、電圧制御発振器４の可変容量ダイオードのアノ
ードに負電圧を選択的に印加するに際して、図４に示す
ように、先ず負電圧の値が決定され、次に、これに対応
するディジタルデータをＤ／Ａコンバータ２に入力し、
その出力をオペアンプ３に入力する。このとき、マイコ
ン１によりスイッチング回路５を制御し、オペアンプ３
の出力端（電圧制御発振器４の可変容量ダイオードのア
ノード）の電荷を一時的に放電させている。
【００１８】このような放電を行っているのは、可変容
量ダイオードのアノードは、極めてハイインピーダンス
であるために、その印加電圧が、例えば、−３Ｖであっ
たときに、希望周波数を変更することに伴って−６Ｖに
変更されても、当該アノードの電圧が−６Ｖからなかな
か−３Ｖにならず、正規の希望周波数が得られるまでに
時間がかかるという問題を解消するためである。
量ダイオードのアノードは、極めてハイインピーダンス
であるために、その印加電圧が、例えば、−３Ｖであっ
たときに、希望周波数を変更することに伴って−６Ｖに
変更されても、当該アノードの電圧が−６Ｖからなかな
か−３Ｖにならず、正規の希望周波数が得られるまでに
時間がかかるという問題を解消するためである。
【００１９】そして、可変容量ダイオードのアノードへ
の印加電圧が希望周波数の変更に伴って、０Ｖから−３
Ｖに変化される場合には、マイコン１からの信号により
オン／オフされるスイッチング回路５の状態と可変容量
ダイオードのアノードへの印加電圧の関係は、図５に示
すようになり、スイッチオンされた状態で放電され−３
Ｖが印加されると直ちに規定の−３Ｖに変化される。
の印加電圧が希望周波数の変更に伴って、０Ｖから−３
Ｖに変化される場合には、マイコン１からの信号により
オン／オフされるスイッチング回路５の状態と可変容量
ダイオードのアノードへの印加電圧の関係は、図５に示
すようになり、スイッチオンされた状態で放電され−３
Ｖが印加されると直ちに規定の−３Ｖに変化される。
【００２０】また、−３Ｖから−６Ｖに変化される場
合、０Ｖから−６Ｖに変化される場合、−６Ｖから−６
Ｖに変化される場合、−６Ｖから−３Ｖに変化される場
合、−３Ｖから０Ｖに変化される場合、−６Ｖから０Ｖ
に変化される場合のそれぞれの場合におけるマイコン１
からの信号によりオン／オフされるスイッチング回路５
の状態と可変容量ダイオードのアノードへの印加電圧の
関係は、図６〜図１１のそれぞれに示すようになる。
合、０Ｖから−６Ｖに変化される場合、−６Ｖから−６
Ｖに変化される場合、−６Ｖから−３Ｖに変化される場
合、−３Ｖから０Ｖに変化される場合、−６Ｖから０Ｖ
に変化される場合のそれぞれの場合におけるマイコン１
からの信号によりオン／オフされるスイッチング回路５
の状態と可変容量ダイオードのアノードへの印加電圧の
関係は、図６〜図１１のそれぞれに示すようになる。
【００２１】要するに、−６Ｖから０Ｖへの変化と、−
３Ｖから０Ｖへの変化の場合にはスイッチング回路５を
オンした状態で所定の負電圧を印加し、０Ｖから−３Ｖ
への変化と、０Ｖから−６Ｖへの変化の場合にはスイッ
チング回路５をオフした状態で所定の負電圧を印加し、
−３Ｖから−６Ｖへの変化と、−６Ｖから−３Ｖへの変
化の場合にはスイッチング回路５を一旦オフした状態の
後にオンして放電し所定の負電圧を印加するようにして
いる。
３Ｖから０Ｖへの変化の場合にはスイッチング回路５を
オンした状態で所定の負電圧を印加し、０Ｖから−３Ｖ
への変化と、０Ｖから−６Ｖへの変化の場合にはスイッ
チング回路５をオフした状態で所定の負電圧を印加し、
−３Ｖから−６Ｖへの変化と、−６Ｖから−３Ｖへの変
化の場合にはスイッチング回路５を一旦オフした状態の
後にオンして放電し所定の負電圧を印加するようにして
いる。
【００２２】このために、可変容量ダイオードのアノー
ドが極めてハイインピーダンスであるために、その印加
電圧が希望周波数を変更することに伴って変更されて
も、当該アノードの電圧がなかなか規定の負電圧になら
ず、正規の希望周波数が得られるまでに時間がかかると
いう問題が解消される。
ドが極めてハイインピーダンスであるために、その印加
電圧が希望周波数を変更することに伴って変更されて
も、当該アノードの電圧がなかなか規定の負電圧になら
ず、正規の希望周波数が得られるまでに時間がかかると
いう問題が解消される。
【００２３】尚、この形態例では、位相同期ループ回路
の供給電源電圧に対して負の電圧を生成するための負電
圧生成回路を、Ｄ／Ａコンバータ２，オペアンプ３，Ｄ
Ｃ／ＤＣコンバータ９，スイッチング回路５で構成して
いるが、他の手段、例えば独立した負電圧回路を複数設
けてそれぞれの負電源出力を選択的に取り出すようにし
てもよい。
の供給電源電圧に対して負の電圧を生成するための負電
圧生成回路を、Ｄ／Ａコンバータ２，オペアンプ３，Ｄ
Ｃ／ＤＣコンバータ９，スイッチング回路５で構成して
いるが、他の手段、例えば独立した負電圧回路を複数設
けてそれぞれの負電源出力を選択的に取り出すようにし
てもよい。
【００２４】
【発明の効果】以上説明したように、本発明の電圧制御
発振器によれば、次のような顕著な効果が得られる。
発振器によれば、次のような顕著な効果が得られる。
【００２５】位相同期ループ回路の供給電源電圧に対し
て負の電圧を生成する負電圧生成回路を備え、この出力
負電圧を、分周比制御データに対応して可変容量ダイオ
ードのアノードに印加して発振周波数範囲を拡大するよ
うに構成しているので、発振周波数範囲の拡大範囲が従
来のように２倍が限度であることを大幅に越えて拡大す
ることが、構成を特別に複雑化することなくできる電圧
制御発振器を提供することができる。
て負の電圧を生成する負電圧生成回路を備え、この出力
負電圧を、分周比制御データに対応して可変容量ダイオ
ードのアノードに印加して発振周波数範囲を拡大するよ
うに構成しているので、発振周波数範囲の拡大範囲が従
来のように２倍が限度であることを大幅に越えて拡大す
ることが、構成を特別に複雑化することなくできる電圧
制御発振器を提供することができる。
【図１】本発明の一実施の形態による電圧制御発振器を
用いたＰＬＬ回路部の回路構成を示すブロック回路図で
ある。
用いたＰＬＬ回路部の回路構成を示すブロック回路図で
ある。
【図２】図１に示されるＰＬＬ回路部の動作を説明する
ためのフローチャートである。
ためのフローチャートである。
【図３】図１に示されるＰＬＬ回路部の発振周波数とロ
ック電圧の関係を表す特性図である。
ック電圧の関係を表す特性図である。
【図４】図１に示されるＰＬＬ回路部の負電圧決定から
負電圧出力終了迄の動作を表すフローチャートである。
負電圧出力終了迄の動作を表すフローチャートである。
【図５】図１に示される可変容量ダイオードのアノード
への印加電圧を０Ｖから−３Ｖに変化させたときの、ス
イッチング回路のオン／オフ状態とアノード電圧の関係
を表す特性図である。
への印加電圧を０Ｖから−３Ｖに変化させたときの、ス
イッチング回路のオン／オフ状態とアノード電圧の関係
を表す特性図である。
【図６】図１に示される可変容量ダイオードのアノード
への印加電圧を−３Ｖから−６Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
への印加電圧を−３Ｖから−６Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
【図７】図１に示される可変容量ダイオードのアノード
への印加電圧を０Ｖから−６Ｖに変化させたときの、ス
イッチング回路のオン／オフ状態とアノード電圧の関係
を表す特性図である。
への印加電圧を０Ｖから−６Ｖに変化させたときの、ス
イッチング回路のオン／オフ状態とアノード電圧の関係
を表す特性図である。
【図８】図１に示される可変容量ダイオードのアノード
への印加電圧を−６Ｖから−６Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
への印加電圧を−６Ｖから−６Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
【図９】図１に示される可変容量ダイオードのアノード
への印加電圧を−６Ｖから−３Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
への印加電圧を−６Ｖから−３Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
【図１０】図１に示される可変容量ダイオードのアノー
ドへの印加電圧を−３Ｖから０Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
ドへの印加電圧を−３Ｖから０Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
【図１１】図１に示される可変容量ダイオードのアノー
ドへの印加電圧を−６Ｖから０Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
ドへの印加電圧を−６Ｖから０Ｖに変化させたときの、
スイッチング回路のオン／オフ状態とアノード電圧の関
係を表す特性図である。
【図１２】従来の電圧制御発振器における発振周波数と
ロック電圧の関係を表す特性図である。
ロック電圧の関係を表す特性図である。
１ マイコン ２ Ｄ／Ａコンバータ ３ オペアンプ ４ 電圧制御発振器 ５ スイッチング回路 ６ 発振器 ７ ＰＬＬ回路 ８ ループフィルタ ９ ＤＣ／ＤＣコンバータ
Claims (3)
- 【請求項１】分周比制御データを受けて分周比が制御さ
れかつその分周出力を位相比較器に供給する可変分周器
を備えた位相同期ループ回路における電圧制御発振器に
おいて、 前記位相同期ループ回路の供給電源電圧に対して負の電
圧を生成する負電圧生成回路を備え、 前記負電圧生成回路の出力負電圧を、前記分周比制御デ
ータに対応して前記可変容量ダイオードのアノードに印
加して、発振周波数範囲を拡大するように構成すること
を特徴とする電圧制御発振器。 - 【請求項２】前記負電圧生成回路により複数段の出力負
電圧を生成し、この複数段の出力負電圧のそれぞれを、
前記分周比制御データに対応して前記可変容量ダイオー
ドのアノードに複数の発振周波数範囲のそれぞれに対応
して印加して、発振周波数範囲を拡大するように構成さ
れたことを特徴とする請求項１に記載の電圧制御発振
器。 - 【請求項３】前記可変容量ダイオードのアノードに印加
されている、前記負電圧生成回路の出力負電圧を、複数
の発振周波数範囲のそれぞれに対応して新たな出力負電
圧に変化させるときに、前記アノードの電荷を放電させ
た後に前記新たな出力負電圧を印加するように構成され
たことを特徴とする請求項１または請求項２に記載の電
圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11020998A JP3380462B2 (ja) | 1998-04-06 | 1998-04-06 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11020998A JP3380462B2 (ja) | 1998-04-06 | 1998-04-06 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298324A true JPH11298324A (ja) | 1999-10-29 |
| JP3380462B2 JP3380462B2 (ja) | 2003-02-24 |
Family
ID=14529833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11020998A Expired - Fee Related JP3380462B2 (ja) | 1998-04-06 | 1998-04-06 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3380462B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100867545B1 (ko) | 2007-07-20 | 2008-11-06 | 삼성전기주식회사 | 전압 ｄａ 변환을 이용한 전압 제어 발진기 |
| US12261608B2 (en) | 2020-12-08 | 2025-03-25 | Analog Devices, Inc. | Control and calibration of external oscillators |
-
1998
- 1998-04-06 JP JP11020998A patent/JP3380462B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100867545B1 (ko) | 2007-07-20 | 2008-11-06 | 삼성전기주식회사 | 전압 ｄａ 변환을 이용한 전압 제어 발진기 |
| US12261608B2 (en) | 2020-12-08 | 2025-03-25 | Analog Devices, Inc. | Control and calibration of external oscillators |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3380462B2 (ja) | 2003-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100337998B1 (ko) | 위상동기루프회로 | |
| JPH10303747A (ja) | 複数周波数帯域ｐｌｌ周波数シンセサイザ | |
| WO2003061129A1 (fr) | Circuit generateur d'impulsions | |
| JP3014566B2 (ja) | Ｐｌｌ回路 | |
| JPH10303742A (ja) | 充電ポンプ | |
| JPH11298324A (ja) | 電圧制御発振器 | |
| JP2644890B2 (ja) | 位相同期回路 | |
| JP2919321B2 (ja) | Ｐｌｌシンセサイザ | |
| JPH10336027A (ja) | クロック発生器 | |
| JPH0661852A (ja) | フェーズロックドループ | |
| JP3110318B2 (ja) | 位相同期ループ・周波数シンセサイザ | |
| JPH1065525A (ja) | Ｐｌｌ回路 | |
| JPH10200406A (ja) | Ｐｌｌ回路 | |
| JP3008938B1 (ja) | Ｐｌｌ回路 | |
| JPH0758635A (ja) | 周波数シンセサイザ | |
| JP2927801B2 (ja) | Ｐｌｌ回路 | |
| JPH11195982A (ja) | Ｐｌｌ回路 | |
| JPH0818448A (ja) | 位相同期式周波数シンセサイザ用制御回路 | |
| KR0154849B1 (ko) | 전압제어발진기의 이득조절회로 | |
| JPH08223038A (ja) | Ｐｌｌ回路 | |
| JPH07283730A (ja) | 位相同期発振器 | |
| JPH02174421A (ja) | Ｐｌｌ回路 | |
| JP2000307422A (ja) | Ｐｌｌ用ローパスフィルタ回路 | |
| JPH05276031A (ja) | 周波数シンセサイザ | |
| JPH07297712A (ja) | 位相同期ループシンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081213 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101213 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111213 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111213 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111213 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121213 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121213 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131213 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |