JPH1065525A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH1065525A JPH1065525A JP8213956A JP21395696A JPH1065525A JP H1065525 A JPH1065525 A JP H1065525A JP 8213956 A JP8213956 A JP 8213956A JP 21395696 A JP21395696 A JP 21395696A JP H1065525 A JPH1065525 A JP H1065525A
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- vco
- test
- feedback path
- pll circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ディジタル集積回路の試験環境下でＰＬＬ回
路の試験を行う。 【解決手段】 ＰＬＬ回路のＶＣＯの帰還路に挿入され
た第１のスイッチ要素、帰還路とテスト信号入力端子と
の間に挿入された第２のスイッチ要素、制御信号入力端
子の論理に応答して第１及び第２のスイッチ要素のオン
オフを相補的に制御する制御手段を備える。第１のスイ
ッチ要素がオフ状態になると、第２のスイッチ要素がオ
ン状態となり、ＶＣＯの帰還路が切断されて発振動作が
停止し、第２のスイッチ要素を通して任意のテスト信号
がＶＣＯに入力される。したがって、任意のテスト信号
をロジックテスタで発生するとともに、ＰＣの出力を同
テスタでモニタすることにより、少なくともＶＣＯの一
部とＤＥＶ並びにＰＣを含む動作試験をディジタル的に
行える。
路の試験を行う。 【解決手段】 ＰＬＬ回路のＶＣＯの帰還路に挿入され
た第１のスイッチ要素、帰還路とテスト信号入力端子と
の間に挿入された第２のスイッチ要素、制御信号入力端
子の論理に応答して第１及び第２のスイッチ要素のオン
オフを相補的に制御する制御手段を備える。第１のスイ
ッチ要素がオフ状態になると、第２のスイッチ要素がオ
ン状態となり、ＶＣＯの帰還路が切断されて発振動作が
停止し、第２のスイッチ要素を通して任意のテスト信号
がＶＣＯに入力される。したがって、任意のテスト信号
をロジックテスタで発生するとともに、ＰＣの出力を同
テスタでモニタすることにより、少なくともＶＣＯの一
部とＤＥＶ並びにＰＣを含む動作試験をディジタル的に
行える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に、ディジタル集積回路に搭載されるＰＬＬ回路
に関する。
し、特に、ディジタル集積回路に搭載されるＰＬＬ回路
に関する。
【０００２】
【従来の技術】ディジタル集積回路の動作速度向上に伴
うクロック信号の高周波数化は、一方で機器外部への電
波ノイズ放射という問題を少なからず引き起こしている
が、ＰＬＬ（Phase Locked Loop ）を用いたクロック信
号発生回路は、かかる問題の対策に有効である。
うクロック信号の高周波数化は、一方で機器外部への電
波ノイズ放射という問題を少なからず引き起こしている
が、ＰＬＬ（Phase Locked Loop ）を用いたクロック信
号発生回路は、かかる問題の対策に有効である。
【０００３】図５に示すように、ＰＬＬは、電圧制御型
発振器（ＶＣＯ）の出力を分周器（ＤＥＶ）で分周し、
その分周出力と基準信号との位相差を位相比較器（Ｐ
Ｃ）で検出し、さらに、その位相差信号をローパスフィ
ルタ（ＬＰＦ）で直流電圧に変換してＶＣＯの制御電圧
とするものであり、ＶＣＯやＤＥＶの一部だけが高周波
部分となるからである。
発振器（ＶＣＯ）の出力を分周器（ＤＥＶ）で分周し、
その分周出力と基準信号との位相差を位相比較器（Ｐ
Ｃ）で検出し、さらに、その位相差信号をローパスフィ
ルタ（ＬＰＦ）で直流電圧に変換してＶＣＯの制御電圧
とするものであり、ＶＣＯやＤＥＶの一部だけが高周波
部分となるからである。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のＰＬＬ回路にあっては、特に、位相比較器（Ｐ
Ｃ）やローパスフィルタ（ＬＰＦ）の動作がアナログ的
であり、ディジタル集積回路の試験環境に馴染まないと
いう問題点があった。そこで、本発明は、ディジタル集
積回路の試験環境でも充分に試験を行えるようにするこ
と目的とする。
従来のＰＬＬ回路にあっては、特に、位相比較器（Ｐ
Ｃ）やローパスフィルタ（ＬＰＦ）の動作がアナログ的
であり、ディジタル集積回路の試験環境に馴染まないと
いう問題点があった。そこで、本発明は、ディジタル集
積回路の試験環境でも充分に試験を行えるようにするこ
と目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、制御電圧に応じた周波数の信号を出力す
る電圧制御型発振器（ＶＣＯ）と、該電圧制御型発振器
（ＶＣＯ）の出力を分周する分周器（ＤＥＶ）と、該分
周器（ＤＥＶ）の出力と基準信号との位相差を検出する
位相比較器（ＰＣ）と、該位相比較器（ＰＣ）の出力を
前記制御電圧に変換するローパスフィルタ（ＬＰＦ）
と、を有するＰＬＬ回路において、前記ＶＣＯの帰還路
に挿入された第１のスイッチ要素と、該帰還路とテスト
信号入力端子との間に挿入された第２のスイッチ要素
と、制御信号入力端子の論理に応答して前記第１及び第
２のスイッチ要素のオンオフを相補的に制御する制御手
段と、を備えたことを特徴とする。
成するために、制御電圧に応じた周波数の信号を出力す
る電圧制御型発振器（ＶＣＯ）と、該電圧制御型発振器
（ＶＣＯ）の出力を分周する分周器（ＤＥＶ）と、該分
周器（ＤＥＶ）の出力と基準信号との位相差を検出する
位相比較器（ＰＣ）と、該位相比較器（ＰＣ）の出力を
前記制御電圧に変換するローパスフィルタ（ＬＰＦ）
と、を有するＰＬＬ回路において、前記ＶＣＯの帰還路
に挿入された第１のスイッチ要素と、該帰還路とテスト
信号入力端子との間に挿入された第２のスイッチ要素
と、制御信号入力端子の論理に応答して前記第１及び第
２のスイッチ要素のオンオフを相補的に制御する制御手
段と、を備えたことを特徴とする。
【０００６】これによれば、第１のスイッチ要素がオフ
状態になると、第２のスイッチ要素がオン状態となり、
ＶＣＯの帰還路が切断されて発振動作が停止するととも
に、第２のスイッチ要素を通して任意のテスト信号がＶ
ＣＯに入力される。したがって、任意のテスト信号をロ
ジックテスタで発生するとともに、ＰＣの出力を同テス
タでモニタすることにより、少なくともＶＣＯの一部と
ＤＥＶ並びにＰＣを含む動作試験をディジタル集積回路
の試験環境下で行うことが可能になる。
状態になると、第２のスイッチ要素がオン状態となり、
ＶＣＯの帰還路が切断されて発振動作が停止するととも
に、第２のスイッチ要素を通して任意のテスト信号がＶ
ＣＯに入力される。したがって、任意のテスト信号をロ
ジックテスタで発生するとともに、ＰＣの出力を同テス
タでモニタすることにより、少なくともＶＣＯの一部と
ＤＥＶ並びにＰＣを含む動作試験をディジタル集積回路
の試験環境下で行うことが可能になる。
【０００７】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１〜図３は本発明に係るＰＬＬ回路
の一実施例を示す図である。まず、構成を説明する。図
１において、１はディジタル集積回路であり、このディ
ジタル集積回路１には電圧制御型発振器２（以下、ＶＣ
Ｏ）、分周器３（以下、ＤＥＶ）及び位相比較器４（以
下、ＰＣ）を含むＰＬＬ回路５が内蔵されており、この
ＰＬＬ回路５は、端子６に供給されるシステムクロック
をｎ倍（ｎはＤＥＶ３の分周比）した周波数のクロック
信号を発生し、内部回路に供給するというものである。
なお、ＰＬＬの構成要素の一つであるローパスフィルタ
７（以下、ＬＰＦ）は専用の端子８、９に外付けされて
おり、また、１０はテスト信号（以下、ＴＥＳＴ）を入
力するための端子、１１は制御信号（以下、ＣＯＮＴ）
を入力するための端子である。
づいて説明する。図１〜図３は本発明に係るＰＬＬ回路
の一実施例を示す図である。まず、構成を説明する。図
１において、１はディジタル集積回路であり、このディ
ジタル集積回路１には電圧制御型発振器２（以下、ＶＣ
Ｏ）、分周器３（以下、ＤＥＶ）及び位相比較器４（以
下、ＰＣ）を含むＰＬＬ回路５が内蔵されており、この
ＰＬＬ回路５は、端子６に供給されるシステムクロック
をｎ倍（ｎはＤＥＶ３の分周比）した周波数のクロック
信号を発生し、内部回路に供給するというものである。
なお、ＰＬＬの構成要素の一つであるローパスフィルタ
７（以下、ＬＰＦ）は専用の端子８、９に外付けされて
おり、また、１０はテスト信号（以下、ＴＥＳＴ）を入
力するための端子、１１は制御信号（以下、ＣＯＮＴ）
を入力するための端子である。
【０００８】ＶＣＯ２は、図２にその構成を示すよう
に、遅延回路２ａ及び位相反転素子２ｂ並びに帰還路２
ｃを含む発振部２ｄと、帰還路２ｃに挿入された第１の
スイッチ要素２ｅと、遅延回路２ａの入力側のノード２
ｆとテスト信号入力端子２ｇとの間に挿入された第２の
スイッチ要素２ｈと、を有し、第１及び第２のスイッチ
要素２ｅ、２ｈは、制御信号入力端子２ｉの論理に応答
して相補的にオンオフ（一方がオンすると他方がオフ）
するものであり、発明の要旨に記載の制御手段を兼ねる
ものである。
に、遅延回路２ａ及び位相反転素子２ｂ並びに帰還路２
ｃを含む発振部２ｄと、帰還路２ｃに挿入された第１の
スイッチ要素２ｅと、遅延回路２ａの入力側のノード２
ｆとテスト信号入力端子２ｇとの間に挿入された第２の
スイッチ要素２ｈと、を有し、第１及び第２のスイッチ
要素２ｅ、２ｈは、制御信号入力端子２ｉの論理に応答
して相補的にオンオフ（一方がオンすると他方がオフ）
するものであり、発明の要旨に記載の制御手段を兼ねる
ものである。
【０００９】遅延回路２ａの遅延時間は、ＬＰＦ７から
の制御電圧が所定値のときに、およそ発振周波数の１／
２周期（位相差１８０゜）に相当する時間となるように
設定されており、位相反転素子２ｂの位相差と合わせ
て、発振に必要な３６０゜の位相変化を確保している。
因みに、遅延回路２ａには、例えば、図３に示す構成の
ものを使用できる。図３において、端子２０と端子２１
との間に多段に接続された奇数個のインバータ２２〜２
６のうちの幾つか（図では２２と２４の２個）の電源
は、定電流源２７と可変抵抗要素２８を介して供給され
ており、可変抵抗要素２８の抵抗値（ｎＭＯＳトランジ
スタ２８ａ〜２８ｃのチャネルオン抵抗値）をＬＰＦ７
からの制御電圧に応じて増減変化させ、インバータ２
２、２４のしきい値を上下に振ることによって、端子２
０の論理変化と端子２１の論理変化との間に、しきい値
変化分に相当する時間差を生じさせるようになってい
る。
の制御電圧が所定値のときに、およそ発振周波数の１／
２周期（位相差１８０゜）に相当する時間となるように
設定されており、位相反転素子２ｂの位相差と合わせ
て、発振に必要な３６０゜の位相変化を確保している。
因みに、遅延回路２ａには、例えば、図３に示す構成の
ものを使用できる。図３において、端子２０と端子２１
との間に多段に接続された奇数個のインバータ２２〜２
６のうちの幾つか（図では２２と２４の２個）の電源
は、定電流源２７と可変抵抗要素２８を介して供給され
ており、可変抵抗要素２８の抵抗値（ｎＭＯＳトランジ
スタ２８ａ〜２８ｃのチャネルオン抵抗値）をＬＰＦ７
からの制御電圧に応じて増減変化させ、インバータ２
２、２４のしきい値を上下に振ることによって、端子２
０の論理変化と端子２１の論理変化との間に、しきい値
変化分に相当する時間差を生じさせるようになってい
る。
【００１０】以上の構成において、ディジタル集積回路
１をセットしたロジックテスタで、システムクロック、
テスト信号（ＴＥＳＴ）及び制御信号（ＣＯＮＴ）を発
生するとともに、これらの信号をディジタル集積回路１
の端子６、端子１０及び端子１１にそれぞれ印加し、端
子８に現れた信号をロジックテスターでモニタすれば、
少なくとも、ＶＣＯ２の一部及びＤＥＶ３並びにＰＣ４
を含む動作試験をディジタル的に行うことができる。し
たがって、ディジタル集積回路１の他の試験と環境の共
通化を図ることができ、試験効率を改善できるという従
来技術にない有利な効果が得られる。
１をセットしたロジックテスタで、システムクロック、
テスト信号（ＴＥＳＴ）及び制御信号（ＣＯＮＴ）を発
生するとともに、これらの信号をディジタル集積回路１
の端子６、端子１０及び端子１１にそれぞれ印加し、端
子８に現れた信号をロジックテスターでモニタすれば、
少なくとも、ＶＣＯ２の一部及びＤＥＶ３並びにＰＣ４
を含む動作試験をディジタル的に行うことができる。し
たがって、ディジタル集積回路１の他の試験と環境の共
通化を図ることができ、試験効率を改善できるという従
来技術にない有利な効果が得られる。
【００１１】なお、図４はＶＣＯの他の例である。この
例は、水晶振動子３０と並列に抵抗３１、位相反転素子
３２及びπ型の容量３３、３４を接続して帰還路３５を
構成し、さらに、一方の容量３３と並列に、ＬＰＦ７か
らの制御電圧に応じて容量値を変化させる可変容量デバ
イス（例えばバリキャップ）３６を、直流阻止用の容量
３７を介して接続するという構成を有するほか、水晶振
動子３０の一端と位相反転素子３２の入力との間の帰還
路３５ａに挿入した第１のスイッチ要素３８と、テスト
信号入力端子３９と前記帰還路３５ａとの間に挿入した
第２のスイッチ要素４０とを備え、且つ、第１及び第２
のスイッチ要素３８、４０のオンオフを制御信号入力端
子４１の論理に応答して相補的に行うというものであ
る。
例は、水晶振動子３０と並列に抵抗３１、位相反転素子
３２及びπ型の容量３３、３４を接続して帰還路３５を
構成し、さらに、一方の容量３３と並列に、ＬＰＦ７か
らの制御電圧に応じて容量値を変化させる可変容量デバ
イス（例えばバリキャップ）３６を、直流阻止用の容量
３７を介して接続するという構成を有するほか、水晶振
動子３０の一端と位相反転素子３２の入力との間の帰還
路３５ａに挿入した第１のスイッチ要素３８と、テスト
信号入力端子３９と前記帰還路３５ａとの間に挿入した
第２のスイッチ要素４０とを備え、且つ、第１及び第２
のスイッチ要素３８、４０のオンオフを制御信号入力端
子４１の論理に応答して相補的に行うというものであ
る。
【００１２】これによれば、ＬＰＦ７からの制御電圧に
応じて可変容量デバイス３６の容量値が変化し、帰還路
３５の容量３３の容量値を間接的に変化させるから、発
振周波数の位相を微調整することができ、さらに、第１
のスイッチ要素３８をオフ状態にすれば、発振をストッ
プできるとともに、第２のスイッチ要素４０を介して取
り込んだテスト信号（ＴＥＳＴ）を位相反転素子３２か
らＤＥＶ３へと出力することができる。
応じて可変容量デバイス３６の容量値が変化し、帰還路
３５の容量３３の容量値を間接的に変化させるから、発
振周波数の位相を微調整することができ、さらに、第１
のスイッチ要素３８をオフ状態にすれば、発振をストッ
プできるとともに、第２のスイッチ要素４０を介して取
り込んだテスト信号（ＴＥＳＴ）を位相反転素子３２か
らＤＥＶ３へと出力することができる。
【００１３】したがって、この例においても、少なくと
も、ＶＣＯ２の一部及びＤＥＶ３並びにＰＣ４を含む動
作試験をディジタル的に行うことができ、ディジタル集
積回路１の他の試験との共通化を図ることができる。
も、ＶＣＯ２の一部及びＤＥＶ３並びにＰＣ４を含む動
作試験をディジタル的に行うことができ、ディジタル集
積回路１の他の試験との共通化を図ることができる。
【００１４】
【発明の効果】本発明によれば、少なくとも、ＶＣＯの
一部及びＤＥＶ並びにＰＣを含む動作試験をディジタル
的に行うことができ、ディジタル集積回路の試験環境に
適したものにすることができる。
一部及びＤＥＶ並びにＰＣを含む動作試験をディジタル
的に行うことができ、ディジタル集積回路の試験環境に
適したものにすることができる。
【図１】一実施例のディジタル集積回路の部分的な概念
構成図である。
構成図である。
【図２】一実施例のＶＣＯの概念構成図である。
【図３】一実施例の遅延回路の構成図である。
【図４】一実施例の他のＶＣＯの概念構成図である。
【図５】ＰＬＬ回路の基本構成図である。
２：ＶＣＯ（電圧制御型発振器） ２ｃ：帰還路 ２ｅ：第１のスイッチ要素（制御手段） ２ｇ：テスト信号入力端子 ２ｈ：第２のスイッチ要素（制御手段） ２ｉ：制御信号入力端子 ３：ＤＥＶ（分周器） ４：ＰＣ（位相比較器） ５：ＰＬＬ回路 ７：ＬＰＦ（ローパスフィルタ） ３５ａ：帰還路 ３８：第１のスイッチ要素（制御手段） ３９：テスト信号入力端子 ４０：第２のスイッチ要素（制御手段） ４１：制御信号入力端子
Claims (1)
- 【請求項１】制御電圧に応じた周波数の信号を出力する
電圧制御型発振器と、該電圧制御型発振器の出力を分周
する分周器と、該分周器の出力と基準信号との位相差を
検出する位相比較器と、該位相比較器の出力を前記制御
電圧に変換するローパスフィルタと、を有するＰＬＬ回
路において、 前記電圧制御型発振器の帰還路に挿入された第１のスイ
ッチ要素と、該帰還路とテスト信号入力端子との間に挿
入された第２のスイッチ要素と、制御信号入力端子の論
理に応答して前記第１及び第２のスイッチ要素のオンオ
フを相補的に制御する制御手段と、を備えたことを特徴
とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213956A JPH1065525A (ja) | 1996-08-14 | 1996-08-14 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213956A JPH1065525A (ja) | 1996-08-14 | 1996-08-14 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065525A true JPH1065525A (ja) | 1998-03-06 |
Family
ID=16647847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213956A Withdrawn JPH1065525A (ja) | 1996-08-14 | 1996-08-14 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065525A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| US7165452B2 (en) | 2003-03-14 | 2007-01-23 | Seiko Epson Corporation | Measuring method, measurement-signal output circuit, and measuring apparatus |
| JP2008005420A (ja) * | 2006-06-26 | 2008-01-10 | Nec Electronics Corp | 半導体集積回路装置およびそのテスト方法 |
| US7973608B2 (en) | 2006-11-30 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop, semiconductor device, and wireless tag |
| US9000816B2 (en) | 2011-05-20 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop and semiconductor device using the same |
-
1996
- 1996-08-14 JP JP8213956A patent/JPH1065525A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (ja) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Ｐｌｌ半導体装置並びにその試験の方法及び装置 |
| US7165452B2 (en) | 2003-03-14 | 2007-01-23 | Seiko Epson Corporation | Measuring method, measurement-signal output circuit, and measuring apparatus |
| JP2008005420A (ja) * | 2006-06-26 | 2008-01-10 | Nec Electronics Corp | 半導体集積回路装置およびそのテスト方法 |
| JP4731414B2 (ja) * | 2006-06-26 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびそのテスト方法 |
| US7973608B2 (en) | 2006-11-30 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop, semiconductor device, and wireless tag |
| US8773207B2 (en) | 2006-11-30 | 2014-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop, semiconductor device, and wireless tag |
| US9000816B2 (en) | 2011-05-20 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop and semiconductor device using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |