JPH11289071A - メモリセル及び複数のｄｒａｍを形成する方法、メモリセル、ｄｒａｍ及びメモリセルアレイ - Google Patents
メモリセル及び複数のｄｒａｍを形成する方法、メモリセル、ｄｒａｍ及びメモリセルアレイInfo
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- JPH11289071A JPH11289071A JP11057063A JP5706399A JPH11289071A JP H11289071 A JPH11289071 A JP H11289071A JP 11057063 A JP11057063 A JP 11057063A JP 5706399 A JP5706399 A JP 5706399A JP H11289071 A JPH11289071 A JP H11289071A
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Abstract
(57)【要約】
【課題】 メモリーセル構造及びその製造方法を提供す
る。 【解決手段】 半導体ウエーハの頂面にトレンチを形成
し、この壁上にコンデンサの誘電体として第１の誘電体
層を形成し、トレンチにドーピングされたポリシリコン
を充填し、この充填物に第１の切り欠きを形成し、この
切り欠きの壁上に薄いカラー誘電体層を形成し、トレン
チに第２の切り欠きを形成し、この切り欠きからすべて
の誘電体を除去し、エピタキシャル成長によって第２の
切り欠きを再充填し、ウエーハをエッチングし、シリコ
ンの露出した部分上にトランジスタのゲートを形成し、
ゲート誘電体上にトランジスタのゲートを形成し、かつ
トレンチのポリシリコン充填物をトランジスタのドレイ
ンとし、エピタキシャル充填物に接触してトランジスタ
のソースを形成する。
る。 【解決手段】 半導体ウエーハの頂面にトレンチを形成
し、この壁上にコンデンサの誘電体として第１の誘電体
層を形成し、トレンチにドーピングされたポリシリコン
を充填し、この充填物に第１の切り欠きを形成し、この
切り欠きの壁上に薄いカラー誘電体層を形成し、トレン
チに第２の切り欠きを形成し、この切り欠きからすべて
の誘電体を除去し、エピタキシャル成長によって第２の
切り欠きを再充填し、ウエーハをエッチングし、シリコ
ンの露出した部分上にトランジスタのゲートを形成し、
ゲート誘電体上にトランジスタのゲートを形成し、かつ
トレンチのポリシリコン充填物をトランジスタのドレイ
ンとし、エピタキシャル充填物に接触してトランジスタ
のソースを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに関
し、かつさらに特定すれば、ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）を形成するためにシリコンチッ
プ内に大きなアレイで配置されたようなメモリセルに関
する。
し、かつさらに特定すれば、ダイナミックランダムアク
セスメモリ（ＤＲＡＭ）を形成するためにシリコンチッ
プ内に大きなアレイで配置されたようなメモリセルに関
する。
【０００２】
【従来の技術】ＤＲＡＭは、集積回路装置のもっとも重
要な１つになっている。従来の技術のＤＲＡＭのメモリ
セルは、スイッチ、一般的にはＭＯＳトランジスタ、及
び蓄積コンデンサ、一般にはトレンチコンデンサからな
る。数百万のこのようなメモリセルが、シリコンの単一
チップに形成され、かつ列及び行に配置される。これら
は、コンデンサに蓄積される２進ディジット（ビット）
を読み込みかつ読み出す外部回路のビットライン及びワ
ードラインによってアドレス制御される。
要な１つになっている。従来の技術のＤＲＡＭのメモリ
セルは、スイッチ、一般的にはＭＯＳトランジスタ、及
び蓄積コンデンサ、一般にはトレンチコンデンサからな
る。数百万のこのようなメモリセルが、シリコンの単一
チップに形成され、かつ列及び行に配置される。これら
は、コンデンサに蓄積される２進ディジット（ビット）
を読み込みかつ読み出す外部回路のビットライン及びワ
ードラインによってアドレス制御される。
【０００３】単一チップにおけるメモリセルをますます
高密度にする傾向さえ存在する。このことは、ますます
高いパッキング密度を可能にするためにセルをますます
小さくすることを必要とする。典型的にＤＲＡＭのメモ
リセルは、コンデンサ誘電体として使われる誘電体層に
よってチップの単結晶バルクからアイソレートされるポ
リシリコン充填されたトレンチによって形成されるコン
デンサを、蓄積のために利用する。セルのスイッチは、
トレンチのポリシリコン充填物に導電接続されるドレイ
ンと称する一方のその電流端子及びＤＲＡＭのビットラ
インに接続されるソースと称する他方のものを有する単
結晶バルク内におけるＭＯＳトランジスタによって形成
される。さらに最近の革新は、シリコンチップの表面積
を節約しかつこのようにしてチップにおけるさらに高い
セルのパッキング密度を可能にするために、トレンチ上
に配置された垂直トランジスタとしてトランジスタを形
成することにある。
高密度にする傾向さえ存在する。このことは、ますます
高いパッキング密度を可能にするためにセルをますます
小さくすることを必要とする。典型的にＤＲＡＭのメモ
リセルは、コンデンサ誘電体として使われる誘電体層に
よってチップの単結晶バルクからアイソレートされるポ
リシリコン充填されたトレンチによって形成されるコン
デンサを、蓄積のために利用する。セルのスイッチは、
トレンチのポリシリコン充填物に導電接続されるドレイ
ンと称する一方のその電流端子及びＤＲＡＭのビットラ
インに接続されるソースと称する他方のものを有する単
結晶バルク内におけるＭＯＳトランジスタによって形成
される。さらに最近の革新は、シリコンチップの表面積
を節約しかつこのようにしてチップにおけるさらに高い
セルのパッキング密度を可能にするために、トレンチ上
に配置された垂直トランジスタとしてトランジスタを形
成することにある。
【０００４】このようなスイッチングトランジスタによ
って提出される１つの主な問題は、トランジスタが所望
のスイッチング特性を有するようにするとき、基本的に
単結晶のシリコン内に、そのもっとも微妙な領域を、す
なわちトランジスタが閉じたときに導電チャネルを形成
するベースを形成することが必要であるということにあ
る。
って提出される１つの主な問題は、トランジスタが所望
のスイッチング特性を有するようにするとき、基本的に
単結晶のシリコン内に、そのもっとも微妙な領域を、す
なわちトランジスタが閉じたときに導電チャネルを形成
するベースを形成することが必要であるということにあ
る。
【０００５】
【発明の解決しようとする課題】本発明は、この問題に
改善された解決策を提供しようとするものである。
改善された解決策を提供しようとするものである。
【０００６】
【課題を解決するための手段】１つの態様において本発
明は、ＤＲＡＭを形成する大きなアレイに統合するため
に適用可能なメモリセルを形成する方法に向けられてい
る。通常のように、ほとんどのプロセスは、次に個々の
シリコンチップに裁断される大きなウエーハにおいて行
なわれ、これらのチップそれぞれは、個々のセルへのア
クセスを提供するビット及びワードラインを提供する外
部回路とともに、列及び行に配置されたきわめて多数の
メモリセルを含んでいる。
明は、ＤＲＡＭを形成する大きなアレイに統合するため
に適用可能なメモリセルを形成する方法に向けられてい
る。通常のように、ほとんどのプロセスは、次に個々の
シリコンチップに裁断される大きなウエーハにおいて行
なわれ、これらのチップそれぞれは、個々のセルへのア
クセスを提供するビット及びワードラインを提供する外
部回路とともに、列及び行に配置されたきわめて多数の
メモリセルを含んでいる。
【０００７】新規な方法の特徴は、蓄積コンデンサとし
て使われる深いトレンチの頂部に、シリコンウエーハの
当初の単結晶バルクの一部である隣接する単結晶シリコ
ンからエピタキシャル成長したシリコンの層を形成する
ことにある。
て使われる深いトレンチの頂部に、シリコンウエーハの
当初の単結晶バルクの一部である隣接する単結晶シリコ
ンからエピタキシャル成長したシリコンの層を形成する
ことにある。
【０００８】本発明の１つの実施態様において一対のス
イッチングトランジスタは、それぞれ異なったトレンチ
におけるそのエピタキシャルシリコン本体又はベースを
有し、２つのトレンチの間の当所のバルクに形成される
共通のソースを共有する。
イッチングトランジスタは、それぞれ異なったトレンチ
におけるそのエピタキシャルシリコン本体又はベースを
有し、２つのトレンチの間の当所のバルクに形成される
共通のソースを共有する。
【０００９】プロセスの態様によれば本発明は、コンデ
ンサに対して直列にトランジスタを含むダイナミックラ
ンダムアクセスメモリに使用するメモリセルを形成する
特定の方法に向けられている。この特定の方法の基本的
なステップは：セルが形成されるその活性バルクが単結
晶である半導体ウエーハを準備し；ウエーハの活性バル
クの頂面に垂直トレンチを形成し；トレンチの壁上にコ
ンデンサの誘電体として使うために適した第１の誘電体
層を形成し；トレンチにポリシリコンを充填し；ポリシ
リコン充填物に第１の切り欠きを形成し；第１の切り欠
きの壁上に第１の誘電体層よりも薄いカラー誘電体層を
形成し；トレンチにポリシリコンを再充填し；トレンチ
に第１の深さよりわずかな深さの第２の深さの第２の切
り欠きを形成し；バルク単結晶シリコンを露出するため
に前記の第２の切り欠きの壁からすべての誘電体を除去
し；露出したバルク単結晶シリコンからシリコンのエピ
タキシャル成長によって第２の切り欠きを再充填し；エ
ピタキシャル成長したシリコンの表面の部分を露出する
ためにエッチングし；エピタキシャル成長したシリコン
の露出した表面上にトランジスタのゲート誘電体として
使うために適した誘電体層を形成し；ゲート誘電体上に
トランジスタのゲート導体として使われる導体層を形成
し；かつトランジスタのドレインとして使われるトレン
チのポリシリコン充填物の埋め込まれた部分とともにト
ランジスタのソースとして使われるエピタキシャル充填
物の頂部に接触する導体層を形成することにある。
ンサに対して直列にトランジスタを含むダイナミックラ
ンダムアクセスメモリに使用するメモリセルを形成する
特定の方法に向けられている。この特定の方法の基本的
なステップは：セルが形成されるその活性バルクが単結
晶である半導体ウエーハを準備し；ウエーハの活性バル
クの頂面に垂直トレンチを形成し；トレンチの壁上にコ
ンデンサの誘電体として使うために適した第１の誘電体
層を形成し；トレンチにポリシリコンを充填し；ポリシ
リコン充填物に第１の切り欠きを形成し；第１の切り欠
きの壁上に第１の誘電体層よりも薄いカラー誘電体層を
形成し；トレンチにポリシリコンを再充填し；トレンチ
に第１の深さよりわずかな深さの第２の深さの第２の切
り欠きを形成し；バルク単結晶シリコンを露出するため
に前記の第２の切り欠きの壁からすべての誘電体を除去
し；露出したバルク単結晶シリコンからシリコンのエピ
タキシャル成長によって第２の切り欠きを再充填し；エ
ピタキシャル成長したシリコンの表面の部分を露出する
ためにエッチングし；エピタキシャル成長したシリコン
の露出した表面上にトランジスタのゲート誘電体として
使うために適した誘電体層を形成し；ゲート誘電体上に
トランジスタのゲート導体として使われる導体層を形成
し；かつトランジスタのドレインとして使われるトレン
チのポリシリコン充填物の埋め込まれた部分とともにト
ランジスタのソースとして使われるエピタキシャル充填
物の頂部に接触する導体層を形成することにある。
【００１０】１つの実施態様において、さらに特定すれ
ば、本発明の方法は、次のとおりである。第１に基本的
に単結晶でありかつｐ−タイプの導電性の少なくとも１
つの活性表面部分を有するシリコンウエーハを準備す
る。頂面上に通常のＰＡＤ層を形成した後に、層を、一
対の個別メモリセルを収容する種々の活性領域を決定す
るためにパターニングする。それから典型的には基本的
に円形横断面の比較的深い垂直トレンチを、分離して形
成し、ここにおいてそれぞれの対のメモリセルのそれぞ
れのコンデンサを収容する。次いで、トレンチの壁をコ
ンデンサの誘電体層として使われる比較的薄い絶縁層に
よって被覆する。今や、それぞれのトレンチにｎ−タイ
プのドーピングされたポリシリコンを充填する。それか
ら比較的深い第１の切り欠きをそれぞれのトレンチ内に
形成し、かつ比較的薄い絶縁層をそれぞれのトレンチの
切り欠かれた部分から除去し、かつそれより薄い絶縁カ
ラーと置き換える。それぞれのトレンチにおける第１の
切り欠きに、今や、ｎ−タイプのドーピングされたポリ
シリコンを再充填する。それから第２の比較的浅い切り
欠きをそれぞれのトレンチに形成し、この後、第２の切
り欠き内に露出したカラー部分を、当初のバルクの一部
であるこの第２の切り欠きの単結晶シリコンの側壁に沿
って露出させるために除去する。この第２の切り欠き
に、今度は露出した単結晶シリコンバルックからエピタ
キシャル成長したシリコン領域によって再充填する。次
にメモリセルの対を形成すべき活性領域を互いにアイソ
レートするために、ウエーハ上にアイソレーショントレ
ンチを形成する。これらのアイソレーショントレンチ
は、エピタキシャル成長したシリコン領域を実質的に二
分割する。それからこれらのアイソレーショントレンチ
にシリコン酸化物を充填し、かつシリコン酸化物を、個
々のエピタキシャル領域の二分割された部分の表面を露
出しかつトランジスタのためのゲート導体を設けること
ができる切り欠きを設けるために、パターニングする。
しかしながら第１にシリコン酸化物層は、トランジスタ
ゲート誘電体を設けるために露出したエピタキシャルシ
リコン領域上に形成し、その後に、切り欠き内にゲート
導体を堆積させる。最後に浅いアイソレーショントレン
チ内に囲まれた関連する２つのエピタキシャルシリコン
領域の頂面の間の中間にある当初のバルクの表面部分を
露出させ、かつここにおいてそれぞれの活性領域内にお
いて隣接するトランジスタの対のために共通のソースと
して使われるソース領域を形成する。最後に、隣接する
トランジスタの対の分離したゲート導体を分離したワー
ドラインに接続し、かつそれらの共通のソースを共通の
ビットラインに接続する。
ば、本発明の方法は、次のとおりである。第１に基本的
に単結晶でありかつｐ−タイプの導電性の少なくとも１
つの活性表面部分を有するシリコンウエーハを準備す
る。頂面上に通常のＰＡＤ層を形成した後に、層を、一
対の個別メモリセルを収容する種々の活性領域を決定す
るためにパターニングする。それから典型的には基本的
に円形横断面の比較的深い垂直トレンチを、分離して形
成し、ここにおいてそれぞれの対のメモリセルのそれぞ
れのコンデンサを収容する。次いで、トレンチの壁をコ
ンデンサの誘電体層として使われる比較的薄い絶縁層に
よって被覆する。今や、それぞれのトレンチにｎ−タイ
プのドーピングされたポリシリコンを充填する。それか
ら比較的深い第１の切り欠きをそれぞれのトレンチ内に
形成し、かつ比較的薄い絶縁層をそれぞれのトレンチの
切り欠かれた部分から除去し、かつそれより薄い絶縁カ
ラーと置き換える。それぞれのトレンチにおける第１の
切り欠きに、今や、ｎ−タイプのドーピングされたポリ
シリコンを再充填する。それから第２の比較的浅い切り
欠きをそれぞれのトレンチに形成し、この後、第２の切
り欠き内に露出したカラー部分を、当初のバルクの一部
であるこの第２の切り欠きの単結晶シリコンの側壁に沿
って露出させるために除去する。この第２の切り欠き
に、今度は露出した単結晶シリコンバルックからエピタ
キシャル成長したシリコン領域によって再充填する。次
にメモリセルの対を形成すべき活性領域を互いにアイソ
レートするために、ウエーハ上にアイソレーショントレ
ンチを形成する。これらのアイソレーショントレンチ
は、エピタキシャル成長したシリコン領域を実質的に二
分割する。それからこれらのアイソレーショントレンチ
にシリコン酸化物を充填し、かつシリコン酸化物を、個
々のエピタキシャル領域の二分割された部分の表面を露
出しかつトランジスタのためのゲート導体を設けること
ができる切り欠きを設けるために、パターニングする。
しかしながら第１にシリコン酸化物層は、トランジスタ
ゲート誘電体を設けるために露出したエピタキシャルシ
リコン領域上に形成し、その後に、切り欠き内にゲート
導体を堆積させる。最後に浅いアイソレーショントレン
チ内に囲まれた関連する２つのエピタキシャルシリコン
領域の頂面の間の中間にある当初のバルクの表面部分を
露出させ、かつここにおいてそれぞれの活性領域内にお
いて隣接するトランジスタの対のために共通のソースと
して使われるソース領域を形成する。最後に、隣接する
トランジスタの対の分離したゲート導体を分離したワー
ドラインに接続し、かつそれらの共通のソースを共通の
ビットラインに接続する。
【００１１】本発明の製品の態様に関して、結果として
メモリセルを生じ、このメモリセルにおいてスイッチン
グトランジスタは、主として当初の単結晶バルク内にあ
る別のメモリセルの隣接トランジスタと共用するソー
ス、主として垂直トレンチ内に深く埋め込まれたドレイ
ン、及び垂直トレンチ内に実質的に垂直なチャネルを提
供するエピタキシャルベース又は本体領域を有し、かつ
蓄積コンデンサは、垂直トレンチ内の深いその蓄積ノー
ド、及び当初のバルク内のその他方のプレートを有す
る。その結果、メモリセルの提供において、ウエーハの
わずかな頂面しか利用されず、その蓄積コンデンサも提
供する垂直トレンチのエピタキシャルシリコン充填物内
に、そのトランジスタのチャネルが形成される。
メモリセルを生じ、このメモリセルにおいてスイッチン
グトランジスタは、主として当初の単結晶バルク内にあ
る別のメモリセルの隣接トランジスタと共用するソー
ス、主として垂直トレンチ内に深く埋め込まれたドレイ
ン、及び垂直トレンチ内に実質的に垂直なチャネルを提
供するエピタキシャルベース又は本体領域を有し、かつ
蓄積コンデンサは、垂直トレンチ内の深いその蓄積ノー
ド、及び当初のバルク内のその他方のプレートを有す
る。その結果、メモリセルの提供において、ウエーハの
わずかな頂面しか利用されず、その蓄積コンデンサも提
供する垂直トレンチのエピタキシャルシリコン充填物内
に、そのトランジスタのチャネルが形成される。
【００１２】さらに正方形の中央バルク部分の対向する
側に正方形の垂直トレンチの対を配置することによっ
て、それぞれのトレンチは、最小の形状寸法のものであ
り、対のメモリセルを形成することができ、これらのメ
モリセルのそれぞれは、最小の形状寸法の４つの正方形
に相当する表面積しか利用しない。
側に正方形の垂直トレンチの対を配置することによっ
て、それぞれのトレンチは、最小の形状寸法のものであ
り、対のメモリセルを形成することができ、これらのメ
モリセルのそれぞれは、最小の形状寸法の４つの正方形
に相当する表面積しか利用しない。
【００１３】製品の態様によれば、本発明は、それぞれ
のセルがコンデンサに対して直列にトランジスタを有す
るメモリセルのアレイに向けられている。メモリセルの
アレイは、単結晶シリコンウエーハを含む。頂面を有す
る単結晶シリコンウエーハは、浅い誘電体アイソレーシ
ョントレンチによってそれぞれ互いに分離された複数の
活性領域を含み、それぞれの活性領域は、トランジスタ
のソースとして使うために適した１つの導電タイプの表
面層を含む中央バルク単結晶部分、及び反対の導電性の
その下にある部分を有し；それぞれの中央バルク部分の
その下にある部分の反対側に隣接する反対の導電タイプ
の第１及び第２の分離されたエピタキシャル領域を含
み；中央バルク部分から分離されたエピタキシャル領域
の表面部分上における離れたゲート誘電体層を含み；ト
ランジスタのためのドレイン及びコンデンサの蓄積ノー
ドとして使うための部分を設けるためにそれぞれのエピ
タキシャル成長領域の下における１つの導電タイプにな
るようにドーピングされたポリシリコン充填されたトレ
ンチを含み；かつそれぞれのトレンチのポリシリコン充
填物とウエーハのバルクとの間のコンデンサの誘電体と
して使うために適した誘電体層を含む。
のセルがコンデンサに対して直列にトランジスタを有す
るメモリセルのアレイに向けられている。メモリセルの
アレイは、単結晶シリコンウエーハを含む。頂面を有す
る単結晶シリコンウエーハは、浅い誘電体アイソレーシ
ョントレンチによってそれぞれ互いに分離された複数の
活性領域を含み、それぞれの活性領域は、トランジスタ
のソースとして使うために適した１つの導電タイプの表
面層を含む中央バルク単結晶部分、及び反対の導電性の
その下にある部分を有し；それぞれの中央バルク部分の
その下にある部分の反対側に隣接する反対の導電タイプ
の第１及び第２の分離されたエピタキシャル領域を含
み；中央バルク部分から分離されたエピタキシャル領域
の表面部分上における離れたゲート誘電体層を含み；ト
ランジスタのためのドレイン及びコンデンサの蓄積ノー
ドとして使うための部分を設けるためにそれぞれのエピ
タキシャル成長領域の下における１つの導電タイプにな
るようにドーピングされたポリシリコン充填されたトレ
ンチを含み；かつそれぞれのトレンチのポリシリコン充
填物とウエーハのバルクとの間のコンデンサの誘電体と
して使うために適した誘電体層を含む。
【００１４】
【実施例】本発明は、添付の図面に関連して行なわれる
次のさらに詳細な説明によってさらに良好に理解される
であろう。
次のさらに詳細な説明によってさらに良好に理解される
であろう。
【００１５】これらの図において変化が起こったシリコ
ンチップの頂部だけが示されている。図面は、常に同じ
縮尺で示されているわけではないことに注意する。
ンチップの頂部だけが示されている。図面は、常に同じ
縮尺で示されているわけではないことに注意する。
【００１６】本発明は、集積回路（ＩＣ）に関する。こ
のようなＩＣは、ランダムアクセスメモリ（ＲＡＭ）、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同
期ＤＲＡＭ（ＳＤＲＡＭ）、組合せＤＲＡＭ−論理回路
（埋め込まれたＤＲＡＭ）又はその他の回路のようなメ
モリＩＣを含んでいる。ＩＣは、例えばコンピュータシ
ステム、セルラフォン、個人用ディジタルアシスタント
（ＰＤＡ）及びその他の電子製品のような顧客製品に利
用される。
のようなＩＣは、ランダムアクセスメモリ（ＲＡＭ）、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同
期ＤＲＡＭ（ＳＤＲＡＭ）、組合せＤＲＡＭ−論理回路
（埋め込まれたＤＲＡＭ）又はその他の回路のようなメ
モリＩＣを含んでいる。ＩＣは、例えばコンピュータシ
ステム、セルラフォン、個人用ディジタルアシスタント
（ＰＤＡ）及びその他の電子製品のような顧客製品に利
用される。
【００１７】本発明の理解を容易にするために、本発明
の方法の態様にしたがって製造された完成したメモリセ
ルが提供され、その後にこのようなメモリセルを製造す
るプロセスを説明する。
の方法の態様にしたがって製造された完成したメモリセ
ルが提供され、その後にこのようなメモリセルを製造す
るプロセスを説明する。
【００１８】そのために図１Ａは、シリコンチップ１０
の一部を示しており、このシリコンチップは、本発明の
製造の態様にしたがったような一対のメモリセルを含ん
でいる。それぞれのメモリセルは、ｎ−タイプＭＯＳト
ランジスタの形のスイッチ、及びポリシリコンによって
大きく満たされたトレンチの形の蓄積コンデンサ、及び
その回りのバルクを含んでいる。
の一部を示しており、このシリコンチップは、本発明の
製造の態様にしたがったような一対のメモリセルを含ん
でいる。それぞれのメモリセルは、ｎ−タイプＭＯＳト
ランジスタの形のスイッチ、及びポリシリコンによって
大きく満たされたトレンチの形の蓄積コンデンサ、及び
その回りのバルクを含んでいる。
【００１９】チップ１０のバルク１１０は、例えば比較
的軽くドーピングされたｐ−タイプのシリコンからな
る。それぞれ最小形状寸法の基本的に円形横断面の一対
の比較的深い垂直トレンチ１１２は、チップ内に含まれ
て示されている。
的軽くドーピングされたｐ−タイプのシリコンからな
る。それぞれ最小形状寸法の基本的に円形横断面の一対
の比較的深い垂直トレンチ１１２は、チップ内に含まれ
て示されている。
【００２０】それぞれのトレンチは、比較的浅い上側部
分１１２Ａ及び比較的深い下側部分１１２Ｂを含んでい
る。上側部分１１２Ａは、基本的に単結晶シリコンであ
り、かつＤＲＡＭのｎ−チャネルＭＯＳトランジスタの
ｐ−タイプの本体を提供する。トレンチのこの部分の当
初の横断面の基本的に半分は、この時、一部トレンチの
エピタキシャル部分の回りを包むゲート導体１２２によ
って占有される。それぞれのトレンチの下側のポリシリ
コン部分１１２Ｂは、典型的には基本的に円形横断面に
なっている。その他の形も有用である。下側部分１１２
Ｂは、ＤＲＡＭのコンデンサの蓄積ノードとして使われ
る内側プレートを提供する。トレンチの下側部分１１２
Ｂの壁は、薄い絶縁層１１４によって、典型的にはシリ
コン窒化物の層が上にあるシリコン酸化物の層からなり
かつしばしばオキシ窒化物又はＯＮ層と称する二重層に
よって覆われる。この絶縁層は、コンデンサの誘電体と
して使われる。トレンチのポリシリコン部分の外側を密
接して囲んだシリコンバルクの部分は、コンデンサの他
方のプレートとして使われる重くドーピングされたｎ−
タイプのスキン（図示せず）を含んでいてもよい。この
スキンは、典型的にはＯＮ層を形成する前に、トレンチ
の内側からドナーを拡散流出することによって形成され
る。
分１１２Ａ及び比較的深い下側部分１１２Ｂを含んでい
る。上側部分１１２Ａは、基本的に単結晶シリコンであ
り、かつＤＲＡＭのｎ−チャネルＭＯＳトランジスタの
ｐ−タイプの本体を提供する。トレンチのこの部分の当
初の横断面の基本的に半分は、この時、一部トレンチの
エピタキシャル部分の回りを包むゲート導体１２２によ
って占有される。それぞれのトレンチの下側のポリシリ
コン部分１１２Ｂは、典型的には基本的に円形横断面に
なっている。その他の形も有用である。下側部分１１２
Ｂは、ＤＲＡＭのコンデンサの蓄積ノードとして使われ
る内側プレートを提供する。トレンチの下側部分１１２
Ｂの壁は、薄い絶縁層１１４によって、典型的にはシリ
コン窒化物の層が上にあるシリコン酸化物の層からなり
かつしばしばオキシ窒化物又はＯＮ層と称する二重層に
よって覆われる。この絶縁層は、コンデンサの誘電体と
して使われる。トレンチのポリシリコン部分の外側を密
接して囲んだシリコンバルクの部分は、コンデンサの他
方のプレートとして使われる重くドーピングされたｎ−
タイプのスキン（図示せず）を含んでいてもよい。この
スキンは、典型的にはＯＮ層を形成する前に、トレンチ
の内側からドナーを拡散流出することによって形成され
る。
【００２１】それぞれのトレンチ１１２の頂部に、トラ
ンジスタが配置されており、このトランジスタの通常ソ
ースと称する第１の入力／出力端子１１６は、主として
対のトレンチ１１２の間の中間のウエーハのｎ−タイプ
単結晶シリコンバルク部分に配置されているが、一方通
常ドレインと称する第２の入力／出力端子１１８は、ト
レンチ１１２の下側部分１１２Ｂに配置されている。そ
れぞれのトレンチの上側のｐ−タイプの部分１１２Ａ
は、そのトランジスタのチャネルを誘起する本体を提供
する。２つのトランジスタは、中間のバルク部分におけ
る共通のソース１１６を共有している。
ンジスタが配置されており、このトランジスタの通常ソ
ースと称する第１の入力／出力端子１１６は、主として
対のトレンチ１１２の間の中間のウエーハのｎ−タイプ
単結晶シリコンバルク部分に配置されているが、一方通
常ドレインと称する第２の入力／出力端子１１８は、ト
レンチ１１２の下側部分１１２Ｂに配置されている。そ
れぞれのトレンチの上側のｐ−タイプの部分１１２Ａ
は、そのトランジスタのチャネルを誘起する本体を提供
する。２つのトランジスタは、中間のバルク部分におけ
る共通のソース１１６を共有している。
【００２２】のちにさらに完全に説明するように、それ
ぞれのトレンチ１１２は、その頂部１１２Ａに、トラン
ジスタの本体として満足に使われることができるよう
に、基本的に単結晶の領域を形成するように満たされ
る。薄いゲート酸化物層１２４は、ポリシリコンゲート
導体１２２を単結晶ベース領域１１２Ａから分離してい
る。チャネル（図示せず）は、ゲート誘電体層１２４に
隣接する単結晶領域１１２Ａのエッジに沿って形成さ
れ、かつゲート導体１２２における適当な電圧によって
誘起される。ゲート導体１２２は、典型的には重くドー
ピングされたｎ−タイプのポリシリコンの領域を含んで
いる。
ぞれのトレンチ１１２は、その頂部１１２Ａに、トラン
ジスタの本体として満足に使われることができるよう
に、基本的に単結晶の領域を形成するように満たされ
る。薄いゲート酸化物層１２４は、ポリシリコンゲート
導体１２２を単結晶ベース領域１１２Ａから分離してい
る。チャネル（図示せず）は、ゲート誘電体層１２４に
隣接する単結晶領域１１２Ａのエッジに沿って形成さ
れ、かつゲート導体１２２における適当な電圧によって
誘起される。ゲート導体１２２は、典型的には重くドー
ピングされたｎ−タイプのポリシリコンの領域を含んで
いる。
【００２３】適度にドーピングされたＰ−タイプの当初
のバルクのｐ−タイプ領域１２６は、対のトランジスタ
のトレンチ１１２の本体領域上側部分１１２Ｂを分離し
ている。誘電体カラー１２９は、それぞれのトレンチ１
１２の中間の部分を囲んでおり、かつトランジスタを互
いにアイソレートするために使われる。
のバルクのｐ−タイプ領域１２６は、対のトランジスタ
のトレンチ１１２の本体領域上側部分１１２Ｂを分離し
ている。誘電体カラー１２９は、それぞれのトレンチ１
１２の中間の部分を囲んでおり、かつトランジスタを互
いにアイソレートするために使われる。
【００２４】ゲート導体１２２を囲む領域１３０は、シ
リコン酸化物を充填した浅いアイソレーショントレンチ
であり、かつゲート導体１２２を絶縁するために使われ
る。典型的にはタングステンシリコン化物のような金属
ケイ化物からなるおおいに導体の層１３８は、それぞれ
のゲート導体１２２の上に載っており、かつワードライ
ンとして使われる。典型的にはおおいにドーピングされ
たポリシリコンからなる導体層１４０は、隣接する対の
トランジスタの共通のソース１１６の上に載っており、
かつ導電ビットライン１４２に接続する。ビットライン
１４２は、一般にチップの頂面上においてワードライン
１３８に対して直交するように延びている。
リコン酸化物を充填した浅いアイソレーショントレンチ
であり、かつゲート導体１２２を絶縁するために使われ
る。典型的にはタングステンシリコン化物のような金属
ケイ化物からなるおおいに導体の層１３８は、それぞれ
のゲート導体１２２の上に載っており、かつワードライ
ンとして使われる。典型的にはおおいにドーピングされ
たポリシリコンからなる導体層１４０は、隣接する対の
トランジスタの共通のソース１１６の上に載っており、
かつ導電ビットライン１４２に接続する。ビットライン
１４２は、一般にチップの頂面上においてワードライン
１３８に対して直交するように延びている。
【００２５】典型的にはシリコン窒化物からなる絶縁層
１４４及び１４６は、ビットライン１４２とワードライ
ン１３８を互いに絶縁するために使われる。
１４４及び１４６は、ビットライン１４２とワードライ
ン１３８を互いに絶縁するために使われる。
【００２６】図１Ｂに、図１Ａの破線１Ｂ−１Ｂに沿っ
た図１Ａに示したシリコンチップの一部１５０が示され
ている。これは、当初のバルクシリコン結晶の一部であ
る中央部分１５４を共用する対のメモリセルからなる。
図示したように、セルは、オープンビットラインアーキ
テクチャに構成されている。折返し又はオープン折返し
のような別のビットラインアーキテクチャも有用であ
る。中央部分１５４の対向する側に、トレンチ内に形成
されたエピタキシャルシリコン部分１１２Ａがある。ト
レンチの当初の部分であるものの領域も、エピタキシャ
ルシリコン部分１１２Ａの回りを部分的に包む２つのゲ
ート導体部分１２２によって占有されている。酸化物を
充填した浅いアイソレーショントレンチ１３０の部分
は、２つのユニットセルを互いに分離することを援助す
る。図１Ｂは、破線の長方形１５１ａ内に第１のユニッ
トセルを示し、かつ破線の長方形１５１ｂ内に隣接する
第２のユニットセルを示している。それぞれのユニット
セル１５１ａ及び１５１ｂは、２Ｆであり、その際、Ｆ
は、最小形状寸法である。簡単化に関してゲート酸化物
層１２４は、図において省略されている。
た図１Ａに示したシリコンチップの一部１５０が示され
ている。これは、当初のバルクシリコン結晶の一部であ
る中央部分１５４を共用する対のメモリセルからなる。
図示したように、セルは、オープンビットラインアーキ
テクチャに構成されている。折返し又はオープン折返し
のような別のビットラインアーキテクチャも有用であ
る。中央部分１５４の対向する側に、トレンチ内に形成
されたエピタキシャルシリコン部分１１２Ａがある。ト
レンチの当初の部分であるものの領域も、エピタキシャ
ルシリコン部分１１２Ａの回りを部分的に包む２つのゲ
ート導体部分１２２によって占有されている。酸化物を
充填した浅いアイソレーショントレンチ１３０の部分
は、２つのユニットセルを互いに分離することを援助す
る。図１Ｂは、破線の長方形１５１ａ内に第１のユニッ
トセルを示し、かつ破線の長方形１５１ｂ内に隣接する
第２のユニットセルを示している。それぞれのユニット
セル１５１ａ及び１５１ｂは、２Ｆであり、その際、Ｆ
は、最小形状寸法である。簡単化に関してゲート酸化物
層１２４は、図において省略されている。
【００２７】図１Ａに示されたようなメモリセルを製造
するプロセスを、図面の残りの図を参照して説明する。
するプロセスを、図面の残りの図を参照して説明する。
【００２８】これらの図において、通常それから説明さ
れる特定の手続きを理解するために必要な程度のチップ
だけが示されている。
れる特定の手続きを理解するために必要な程度のチップ
だけが示されている。
【００２９】プロセスは、３つの主な段階を含む。第１
の段階において、まず適当なウエーハが設けられ、この
ウエーハ内に比較的深い垂直トレンチが形成される。こ
れらのトレンチは、蓄積コンデンサのために使用される
ポリシリコンを充填された深い部分、及びトランジスタ
のために利用される単結晶シリコンを充填された浅い部
分を含むように製造されている。第２の段階において、
シリコン酸化物が充填された浅いアイソレーショントレ
ンチが設けられ、かつそれから酸化物充填物は、エピタ
キシャル成長した充填物の浅い部分を露出するためにパ
ターニングされ、ここにおいてゲート導体を設けること
ができる。第３の段階において、プロセスは、トレンチ
の浅い単結晶部分にトランジスタを形成するため、及び
トランジスタ及び個々のセルをアレイに接続するビット
及びワードラインに熱接続を提供するために、種々のス
テップを含んでいる。
の段階において、まず適当なウエーハが設けられ、この
ウエーハ内に比較的深い垂直トレンチが形成される。こ
れらのトレンチは、蓄積コンデンサのために使用される
ポリシリコンを充填された深い部分、及びトランジスタ
のために利用される単結晶シリコンを充填された浅い部
分を含むように製造されている。第２の段階において、
シリコン酸化物が充填された浅いアイソレーショントレ
ンチが設けられ、かつそれから酸化物充填物は、エピタ
キシャル成長した充填物の浅い部分を露出するためにパ
ターニングされ、ここにおいてゲート導体を設けること
ができる。第３の段階において、プロセスは、トレンチ
の浅い単結晶部分にトランジスタを形成するため、及び
トランジスタ及び個々のセルをアレイに接続するビット
及びワードラインに熱接続を提供するために、種々のス
テップを含んでいる。
【００３０】図２は、トレンチ１６が設けられたシリコ
ンウエーハ１０の一部を示している。トレンチは、例え
ば基本的に円形の横断面を有する。別の形の有用であ
る。ウエーハ１０は、最終的に図１に一部を示したよう
なシリコンチップに裁断される。典型的にはウエーハ
は、比較的軽くドーピングされたｐ−タイプ導電性の単
結晶シリコンからなる。その代わりにウエーハは、サフ
ァイヤのような絶縁基板からなることもでき、その上に
単結晶シリコン層がエピタキシャル成長される。シリコ
ンウエーハ１０は、初めにその頂面上に、一般にＰＡＤ
層と称する誘電体層１２を備え、この層は、プロセスの
初期の部分の間に、種々の支持の役割に使われる。この
パッド層１２は、典型的には二重層であり、かつシリコ
ン酸化物からなる下にある層、及びシリコン窒化物から
なる上にある層を含んでいる。窒化物層は、後続のプロ
セスのためのエッチング又は研磨ストッパとして使われ
る。ハードマスク層も、トレンチの形成のためにエッチ
ングマスクとして使うために設けることができる。簡単
化のため、二重層１２は、図には単一の層として示され
ている。ＰＡＤ層は、一般にまず対のメモリセルを形成
すべき頂面の活性領域を決定するためにパターニングさ
れる。
ンウエーハ１０の一部を示している。トレンチは、例え
ば基本的に円形の横断面を有する。別の形の有用であ
る。ウエーハ１０は、最終的に図１に一部を示したよう
なシリコンチップに裁断される。典型的にはウエーハ
は、比較的軽くドーピングされたｐ−タイプ導電性の単
結晶シリコンからなる。その代わりにウエーハは、サフ
ァイヤのような絶縁基板からなることもでき、その上に
単結晶シリコン層がエピタキシャル成長される。シリコ
ンウエーハ１０は、初めにその頂面上に、一般にＰＡＤ
層と称する誘電体層１２を備え、この層は、プロセスの
初期の部分の間に、種々の支持の役割に使われる。この
パッド層１２は、典型的には二重層であり、かつシリコ
ン酸化物からなる下にある層、及びシリコン窒化物から
なる上にある層を含んでいる。窒化物層は、後続のプロ
セスのためのエッチング又は研磨ストッパとして使われ
る。ハードマスク層も、トレンチの形成のためにエッチ
ングマスクとして使うために設けることができる。簡単
化のため、二重層１２は、図には単一の層として示され
ている。ＰＡＤ層は、一般にまず対のメモリセルを形成
すべき頂面の活性領域を決定するためにパターニングさ
れる。
【００３１】メモリセルを形成するために必要な比較的
深いトレンチ１６を形成するために、まず周知のリソグ
ラフ技術により、パッド層１２上においてウエーハの頂
面にもはや図には見えない適当なマスクが設けられる。
それからエッチングによって、典型的には異方性反応イ
オンエッチング（ＲＩＥ）によって、ウエーハの頂部容
積に典型的には基本的に円形横断面の比較的深い（例え
ば３ないし２０ミクロン及び典型的には８ミクロンの）
トレンチ１６が形成される。トレンチの形成の後に、ハ
ードマスク層は、典型的に除去される。
深いトレンチ１６を形成するために、まず周知のリソグ
ラフ技術により、パッド層１２上においてウエーハの頂
面にもはや図には見えない適当なマスクが設けられる。
それからエッチングによって、典型的には異方性反応イ
オンエッチング（ＲＩＥ）によって、ウエーハの頂部容
積に典型的には基本的に円形横断面の比較的深い（例え
ば３ないし２０ミクロン及び典型的には８ミクロンの）
トレンチ１６が形成される。トレンチの形成の後に、ハ
ードマスク層は、典型的に除去される。
【００３２】しばしばこれらのトレンチ１６の壁は、そ
れからその上にトレンチコンデンサの外側プレートとし
て使われる説明された例においてｎ＋タイプの比較的高
度なドーピングの層を形成するために、ドナーの拡散に
よって処理される。後にトレンチに含まれるポリシリコ
ン充填物層は、内側プレート及び蓄積ノードとして使わ
れる。このｎ＋タイプの層を省略することは可能であ
り、その場合、ウエーハのｐ−タイプバルクが外側プレ
ートとして使われる。このｎ＋タイプの層は、任意なの
で、図には示されていない。しかしながらトレンチを充
填する前に、コンデンサ誘電体１８は、トレンチの壁上
に形成される。典型的には誘電体層１８は、一般にＯＮ
層と称する酸化物−窒化物−酸化物層からなる。
れからその上にトレンチコンデンサの外側プレートとし
て使われる説明された例においてｎ＋タイプの比較的高
度なドーピングの層を形成するために、ドナーの拡散に
よって処理される。後にトレンチに含まれるポリシリコ
ン充填物層は、内側プレート及び蓄積ノードとして使わ
れる。このｎ＋タイプの層を省略することは可能であ
り、その場合、ウエーハのｐ−タイプバルクが外側プレ
ートとして使われる。このｎ＋タイプの層は、任意なの
で、図には示されていない。しかしながらトレンチを充
填する前に、コンデンサ誘電体１８は、トレンチの壁上
に形成される。典型的には誘電体層１８は、一般にＯＮ
層と称する酸化物−窒化物−酸化物層からなる。
【００３３】誘電体層１８を形成した後に、それぞれの
トレンチは、説明した例においてｎ＋−タイプのドーピ
ングされたポリシリコンによって満たされる。トレンチ
は、典型的にまずトレンチの充填及びそれから典型的に
は化学的機械的研磨（ＣＭＰ）による結果の平面化を確
実にするために十分な厚さのポリシリコンの層をウエー
ハの頂面上に堆積することによって充填される。ＰＡＤ
層１１２は、典型的にはこのＣＭＰプロセスにおけるエ
ッチングストッパとして使われる。
トレンチは、説明した例においてｎ＋−タイプのドーピ
ングされたポリシリコンによって満たされる。トレンチ
は、典型的にまずトレンチの充填及びそれから典型的に
は化学的機械的研磨（ＣＭＰ）による結果の平面化を確
実にするために十分な厚さのポリシリコンの層をウエー
ハの頂面上に堆積することによって充填される。ＰＡＤ
層１１２は、典型的にはこのＣＭＰプロセスにおけるエ
ッチングストッパとして使われる。
【００３４】結果は、図２に示されている。シリコンウ
エーハ１０の頂面上に、パターニングされたＰＡＤ層１
２があり、このＰＡＤ層は、深いトレンチ１６の位置を
決定しており、これらのトレンチの壁は、誘電体層１８
と一直線上にあり、かつこれらのトレンチは、ドーピン
グされたポリシリコン充填物２０によって満たされてい
る。
エーハ１０の頂面上に、パターニングされたＰＡＤ層１
２があり、このＰＡＤ層は、深いトレンチ１６の位置を
決定しており、これらのトレンチの壁は、誘電体層１８
と一直線上にあり、かつこれらのトレンチは、ドーピン
グされたポリシリコン充填物２０によって満たされてい
る。
【００３５】次にウエーハの頂面は、局所的なエッチン
グに、典型的には化学的下流エッチング（ＣＤＥ）にさ
らされ、それぞれのトレンチ１６の上側部分に選択的に
第１の切り欠きを形成する。切り欠きの深さは、トレン
チ内に形成すべき誘電体カラーの底部にほぼ等しい。典
型的には切り欠きの深さは、基板の表面の下のほぼ１〜
１．５μｍである。ＣＤＥは、トレンチ内におけるポリ
を除去する。
グに、典型的には化学的下流エッチング（ＣＤＥ）にさ
らされ、それぞれのトレンチ１６の上側部分に選択的に
第１の切り欠きを形成する。切り欠きの深さは、トレン
チ内に形成すべき誘電体カラーの底部にほぼ等しい。典
型的には切り欠きの深さは、基板の表面の下のほぼ１〜
１．５μｍである。ＣＤＥは、トレンチ内におけるポリ
を除去する。
【００３６】それからトレンチの上側部分における露出
した誘電体層１８が、エッチングされ、ここから除去さ
れる。それから比較的厚いシリコン酸化物カラー層２２
は、トレンチ側壁の上側部分に形成される。これは、例
えばウエーハ上における酸化物層の堆積、及びパッド層
の表面及びカラー２２を構成するポリシリコン２０の上
側部分からこの酸化物を除去するエッチングを含む。そ
の後に、切り欠きは、この例においてｎ＋タイプのドー
ピングされた層２４によって再充填される。ｎ＋タイプ
のドーピングされた層は、例えばポリシリコンからな
る。結果は、図３に見られる。
した誘電体層１８が、エッチングされ、ここから除去さ
れる。それから比較的厚いシリコン酸化物カラー層２２
は、トレンチ側壁の上側部分に形成される。これは、例
えばウエーハ上における酸化物層の堆積、及びパッド層
の表面及びカラー２２を構成するポリシリコン２０の上
側部分からこの酸化物を除去するエッチングを含む。そ
の後に、切り欠きは、この例においてｎ＋タイプのドー
ピングされた層２４によって再充填される。ｎ＋タイプ
のドーピングされた層は、例えばポリシリコンからな
る。結果は、図３に見られる。
【００３７】次に第２の比較的浅い切り欠き２６が、ｎ
＋ドーピングされた層の一部を除去するように行なわれ
る。切り欠きは、垂直トランジスタ及び埋め込みストラ
ップの長さを決定する。典型的には浅い切り欠きの深さ
は、例えば基板の表面の下のほぼ２５０ｎｍである。切
り欠きは、典型的にはそれぞれのトレンチ１６における
ＣＤＥ又はＲＩＥによって達成される。ドーピングされ
た層が切り欠かれた後に、カラー２２の露出した部分は
除去される。最適にはその次に、追加的なドーピングさ
れた層のわずかな量を除去するためにさらにエッチング
される。例えば追加的な５０ナノメートルのドーピング
された層が除去される。その次に、切り欠きの壁に沿っ
た露出したシリコンの完全な清掃のために処理が行なわ
れ、このシリコンは、ウエーハの当初の単結晶バルクの
一部なので、単結晶である。この清掃は、有利には湿式
ＨＦ清掃を含み、その次にほぼ９５０°Ｃにおける水素
ガス予備焼成ステップが続く。結果は、図４に示されて
いる。
＋ドーピングされた層の一部を除去するように行なわれ
る。切り欠きは、垂直トランジスタ及び埋め込みストラ
ップの長さを決定する。典型的には浅い切り欠きの深さ
は、例えば基板の表面の下のほぼ２５０ｎｍである。切
り欠きは、典型的にはそれぞれのトレンチ１６における
ＣＤＥ又はＲＩＥによって達成される。ドーピングされ
た層が切り欠かれた後に、カラー２２の露出した部分は
除去される。最適にはその次に、追加的なドーピングさ
れた層のわずかな量を除去するためにさらにエッチング
される。例えば追加的な５０ナノメートルのドーピング
された層が除去される。その次に、切り欠きの壁に沿っ
た露出したシリコンの完全な清掃のために処理が行なわ
れ、このシリコンは、ウエーハの当初の単結晶バルクの
一部なので、単結晶である。この清掃は、有利には湿式
ＨＦ清掃を含み、その次にほぼ９５０°Ｃにおける水素
ガス予備焼成ステップが続く。結果は、図４に示されて
いる。
【００３８】それから図５において明らかなように、こ
の切り欠き２６は、シリコン層３０によって再充填され
る。本発明の１つの実施例によれば、シリコン層は、有
利にはエピタキシャル技術によって形成される。その代
わりに層３０は、アモルファスシリコンからなる。堆積
されたシリコンを単結晶の形に再結晶化することを促進
するために周知のようなアニーリングが充填に続くこと
は、望ましいことがある。周知のようにアニーリング
は、その回りに再結晶化が可能な十分に大きな単結晶の
種子を含む場合、アモルファスシリコンを再結晶化する
ために利用することができる。その結果、トレンチ内に
おいてカラー２２が除去されたシリコン充填物の頂部３
０は、基本的に単結晶であり、その結晶の配向は、基本
的にウエーハのバルク部分の結晶の配向に調和する。シ
リコン層３０は、平面化され、パッド層１２とともに平
面の頂面を形成する。
の切り欠き２６は、シリコン層３０によって再充填され
る。本発明の１つの実施例によれば、シリコン層は、有
利にはエピタキシャル技術によって形成される。その代
わりに層３０は、アモルファスシリコンからなる。堆積
されたシリコンを単結晶の形に再結晶化することを促進
するために周知のようなアニーリングが充填に続くこと
は、望ましいことがある。周知のようにアニーリング
は、その回りに再結晶化が可能な十分に大きな単結晶の
種子を含む場合、アモルファスシリコンを再結晶化する
ために利用することができる。その結果、トレンチ内に
おいてカラー２２が除去されたシリコン充填物の頂部３
０は、基本的に単結晶であり、その結晶の配向は、基本
的にウエーハのバルク部分の結晶の配向に調和する。シ
リコン層３０は、平面化され、パッド層１２とともに平
面の頂面を形成する。
【００３９】次にシリコンウエー１０の頂部は、図６に
見られる破線３６Ａ及び３６Ｂの間に示された部分を除
去するようにエッチングされる。これらの線は、エピタ
キシャル領域を二分割するようにほぼ中央の下に延びて
いる。エッチングは、隣接するセルから埋め込みストラ
ップを絶縁するために十分に深い。典型的にはエッチン
グの深さは、図７に見られるように、深いトレンチのポ
リシリコン充填物２０内に延びている。１つの実施例に
おいてエッチングの深さは、基板の表面の下のほぼ３５
０ｎｍにある。エッチングは、浅いトレンチ３７を形成
し、エピタキシャルシリコンの露出した表面部分３０Ａ
を残す。ウエーハの種々の領域をさらに良好に区別する
ために、この及び後続の図において、エピタキシャル領
域３０は、点によって示し、かつバルク単結晶領域１０
は、ハッチングで示す。
見られる破線３６Ａ及び３６Ｂの間に示された部分を除
去するようにエッチングされる。これらの線は、エピタ
キシャル領域を二分割するようにほぼ中央の下に延びて
いる。エッチングは、隣接するセルから埋め込みストラ
ップを絶縁するために十分に深い。典型的にはエッチン
グの深さは、図７に見られるように、深いトレンチのポ
リシリコン充填物２０内に延びている。１つの実施例に
おいてエッチングの深さは、基板の表面の下のほぼ３５
０ｎｍにある。エッチングは、浅いトレンチ３７を形成
し、エピタキシャルシリコンの露出した表面部分３０Ａ
を残す。ウエーハの種々の領域をさらに良好に区別する
ために、この及び後続の図において、エピタキシャル領
域３０は、点によって示し、かつバルク単結晶領域１０
は、ハッチングで示す。
【００４０】これらの比較的浅いトレンチ３７は、スイ
ッチングトランジスタをアイソレートするために使わ
れ、かつ対のスイッチングトランジスタを隣接する対か
らアイソレートするために使われる。
ッチングトランジスタをアイソレートするために使わ
れ、かつ対のスイッチングトランジスタを隣接する対か
らアイソレートするために使われる。
【００４１】次にトレンチ３７は、図８に見られるよう
に、シリコン酸化物４０によって、典型的にはまず過剰
充填されかつそれからＣＭＰによって平面化することに
よって充填される。
に、シリコン酸化物４０によって、典型的にはまず過剰
充填されかつそれからＣＭＰによって平面化することに
よって充填される。
【００４２】次に図９に示すように、ゲート誘電体を設
けた後に、ゲート導体によって満たすべき切り欠きを決
定するために、これらのトレンチ内におけるシリコン酸
化物充填物４０をパターニングすることが必要である。
パターニングは、典型的にはバルクシリコンの頂部の下
のほぼ２５０ナノメートルまで行なわれる。この点にお
いてＰＡＤ層及びなんらかの酸化物残留物は、露出した
シリコン表面を残して除去される。
けた後に、ゲート導体によって満たすべき切り欠きを決
定するために、これらのトレンチ内におけるシリコン酸
化物充填物４０をパターニングすることが必要である。
パターニングは、典型的にはバルクシリコンの頂部の下
のほぼ２５０ナノメートルまで行なわれる。この点にお
いてＰＡＤ層及びなんらかの酸化物残留物は、露出した
シリコン表面を残して除去される。
【００４３】このような清掃の後に、さらに精密に所望
の閾値を達成するために、エピタキシャルシリコンの導
電度を調節するようにほう素イオンの注入が望まれる場
合、この時にこのような注入が行なわれる。なんらかの
このような注入の前に、注入によって行なわれる表面の
損傷を最小にするために注入されたシリコン表面上に薄
い犠牲酸化物を形成することは、通常のことである。
の閾値を達成するために、エピタキシャルシリコンの導
電度を調節するようにほう素イオンの注入が望まれる場
合、この時にこのような注入が行なわれる。なんらかの
このような注入の前に、注入によって行なわれる表面の
損傷を最小にするために注入されたシリコン表面上に薄
い犠牲酸化物を形成することは、通常のことである。
【００４４】バルクシリコンの当初のドーピングが適当
に選択されている場合、この段階におけるシリコンのド
ーピングは不要なことがある。
に選択されている場合、この段階におけるシリコンのド
ーピングは不要なことがある。
【００４５】このような注入の後に、犠牲酸化物は、除
去され、かつ添付の図１０に見られるように、ゲート誘
電体として使われる露出したシリコン上に熱的に成長さ
せられた６０〜８０オングストロームの厚さの薄い酸化
物４４に置き換えられる。
去され、かつ添付の図１０に見られるように、ゲート誘
電体として使われる露出したシリコン上に熱的に成長さ
せられた６０〜８０オングストロームの厚さの薄い酸化
物４４に置き換えられる。
【００４６】図１１に見られるように、次にトランジス
タのゲート導体として使われるように適当にドーピング
されたポリシリコンの層４６が、シリコン酸化物のパタ
ーニングによって形成された切り欠きを満たすために、
ウエーハの表面上に堆積される。
タのゲート導体として使われるように適当にドーピング
されたポリシリコンの層４６が、シリコン酸化物のパタ
ーニングによって形成された切り欠きを満たすために、
ウエーハの表面上に堆積される。
【００４７】ポリシリコン４６は、高導電性の層４８に
よって、典型的にはタングステンシリコン化物からなる
ような金属シリコン化物によって覆われ、これは、ワー
ドライン導体として使われる。タングステンシリコン化
物は、ワードライン導体のシート抵抗を低下する。一方
導体層４８は、これを保護しかつ絶縁するために、典型
的にはシリコン窒化物からなる適当なキャップ層５０に
よって覆われる。
よって、典型的にはタングステンシリコン化物からなる
ような金属シリコン化物によって覆われ、これは、ワー
ドライン導体として使われる。タングステンシリコン化
物は、ワードライン導体のシート抵抗を低下する。一方
導体層４８は、これを保護しかつ絶縁するために、典型
的にはシリコン窒化物からなる適当なキャップ層５０に
よって覆われる。
【００４８】この時、チップへのその他の端子接続を可
能にするために、種々の表面層をパターニングしたまま
である。図１２に見られるように、このステップによっ
て、深いトレンチのエピタキシャル領域３０の対３０Ａ
と３０Ｂの間にある当初のシリコンバルクの酸化物にカ
バーされた部分５２は、基本的に露出する。トランジス
タの対を分離するために、ドーピングされたポリシリコ
ン層４６とそのシリコン化物カバー層４８も中断され
る。
能にするために、種々の表面層をパターニングしたまま
である。図１２に見られるように、このステップによっ
て、深いトレンチのエピタキシャル領域３０の対３０Ａ
と３０Ｂの間にある当初のシリコンバルクの酸化物にカ
バーされた部分５２は、基本的に露出する。トランジス
タの対を分離するために、ドーピングされたポリシリコ
ン層４６とそのシリコン化物カバー層４８も中断され
る。
【００４９】それから図１３に示すように、シリコン窒
化物からなるような適当な層５４を、シリコンバルクに
おける部分５２上の開口の側壁上に設けた後に、開口
は、シリコンバルクの部分５２に接触するｎ−ドーピン
グされたポリシリコン５６によって満たされる。典型的
にこのことは、第１に酸化物マスク層の堆積によって行
なわれ、この層は、それから接触穴を決定するためにフ
ォトリソグラフィー的にパターニングされる。それから
接触穴は、シリコン５２の表面にまで反応イオンエッチ
ングによってエッチングされ、かつ接触穴は、接点ポリ
シリコン５６によって満たされ、その後、表面は、前の
ステップにおけるようにＣＭＰによって平面化される。
化物からなるような適当な層５４を、シリコンバルクに
おける部分５２上の開口の側壁上に設けた後に、開口
は、シリコンバルクの部分５２に接触するｎ−ドーピン
グされたポリシリコン５６によって満たされる。典型的
にこのことは、第１に酸化物マスク層の堆積によって行
なわれ、この層は、それから接触穴を決定するためにフ
ォトリソグラフィー的にパターニングされる。それから
接触穴は、シリコン５２の表面にまで反応イオンエッチ
ングによってエッチングされ、かつ接触穴は、接点ポリ
シリコン５６によって満たされ、その後、表面は、前の
ステップにおけるようにＣＭＰによって平面化される。
【００５０】部分５２上の酸化物層は、ポリシリコン層
５６の堆積の前に、典型的には接触穴が酸化物において
エッチングされるときに、エッチング除去される。その
代わりにこれは、ポリシリコン層５６の堆積の前にエッ
チング除去してもよい。それからウエーハは、図１にお
ける領域１１６に見られるように、実効的に対のトラン
ジスタの共通のソースとして使われるｎ−タイプの表面
を形成するために、ｎ−ドーピングされたポリシリコン
５６からバルクの表面部部５２へドナーを拡散するよう
に加熱される。同時にまだそうならない程度に、ドナー
は、図１における領域１１８に見られるように、ここに
おいて実効的にスイッチングトランジスタのドレインと
して使われるｎ−ドーピングされた層６０Ａ、６０Ｂを
形成するために、エピタキシャル領域のもっとも深い部
分に隣接するｎ−ドーピングされたポリシリコンから拡
散される。
５６の堆積の前に、典型的には接触穴が酸化物において
エッチングされるときに、エッチング除去される。その
代わりにこれは、ポリシリコン層５６の堆積の前にエッ
チング除去してもよい。それからウエーハは、図１にお
ける領域１１６に見られるように、実効的に対のトラン
ジスタの共通のソースとして使われるｎ−タイプの表面
を形成するために、ｎ−ドーピングされたポリシリコン
５６からバルクの表面部部５２へドナーを拡散するよう
に加熱される。同時にまだそうならない程度に、ドナー
は、図１における領域１１８に見られるように、ここに
おいて実効的にスイッチングトランジスタのドレインと
して使われるｎ−ドーピングされた層６０Ａ、６０Ｂを
形成するために、エピタキシャル領域のもっとも深い部
分に隣接するｎ−ドーピングされたポリシリコンから拡
散される。
【００５１】典型的にはタングステンシリコン化物のよ
うな金属シリコン化物からなる導体層６４は、共通のソ
ース１１６を共用する２つのトランジスタのためのビッ
トラインとして使われるために、ドーピングされたポリ
シリコン領域５６上に堆積される。
うな金属シリコン化物からなる導体層６４は、共通のソ
ース１１６を共用する２つのトランジスタのためのビッ
トラインとして使われるために、ドーピングされたポリ
シリコン領域５６上に堆積される。
【００５２】したがってこの時、図１Ａに示すような装
置が、結果として生じ、ここにおいて対のメモリセル
が、シリコンチップの部分に形成される。
置が、結果として生じ、ここにおいて対のメモリセル
が、シリコンチップの部分に形成される。
【００５３】説明したプロセスにおける種々の手続き
は、すべて当該技術分野の専門家にとって周知のものと
思われる。一般に記載された種々のエッチング手続き
は、反応イオンエッチングによってもっとも良好に行な
われ、これは、前記のように、エッチングを行なうため
に設けられたプラズマ中において使用されるイオンの適
当な選択又はイオンの組合せによって、等方性又は異方
性のいずれかであるように行なうことができる。さらに
一般に種々のパターニングステップは、パターニングさ
れたレジストを使用するリソグラフ技術を含んでいる。
レジストを感光するために利用される放射源の選択は、
パターニングのために望まれる形状寸法に適当なように
選択される。追加的にその後のプロセスのために望まれ
る実質的に平面の表面を提供するパターン内の切り欠き
の充填は、一般にパターンの過剰充填のレベルにまでパ
ターンを充填すべき材料の堆積を含む。それから堆積さ
れた材料の化学的機械的研磨（ＣＭＰ）は、所望の平面
の表面が結果として得られるまで行なわれる。典型的に
はこのようなＣＭＰにおいてＰＡＤ層又はその均等物の
ような層は、エッチングストッパとして利用することが
できる。
は、すべて当該技術分野の専門家にとって周知のものと
思われる。一般に記載された種々のエッチング手続き
は、反応イオンエッチングによってもっとも良好に行な
われ、これは、前記のように、エッチングを行なうため
に設けられたプラズマ中において使用されるイオンの適
当な選択又はイオンの組合せによって、等方性又は異方
性のいずれかであるように行なうことができる。さらに
一般に種々のパターニングステップは、パターニングさ
れたレジストを使用するリソグラフ技術を含んでいる。
レジストを感光するために利用される放射源の選択は、
パターニングのために望まれる形状寸法に適当なように
選択される。追加的にその後のプロセスのために望まれ
る実質的に平面の表面を提供するパターン内の切り欠き
の充填は、一般にパターンの過剰充填のレベルにまでパ
ターンを充填すべき材料の堆積を含む。それから堆積さ
れた材料の化学的機械的研磨（ＣＭＰ）は、所望の平面
の表面が結果として得られるまで行なわれる。典型的に
はこのようなＣＭＰにおいてＰＡＤ層又はその均等物の
ような層は、エッチングストッパとして利用することが
できる。
【００５４】説明した特定のプロセスが、本発明の基本
的な教示の単なる例示であり、かつ本発明の精神及び権
利範囲から外れることなく、当該技術分野の専門家によ
って種々の変形が工夫できることは明らかである。
的な教示の単なる例示であり、かつ本発明の精神及び権
利範囲から外れることなく、当該技術分野の専門家によ
って種々の変形が工夫できることは明らかである。
【図１】１Ａは本発明を例示する対のメモリセルを収容
するシリコンチップの一部を示す垂直断面図、１Ｂは１
Ａの破線１Ｂ−１Ｂに沿った断面図である。
するシリコンチップの一部を示す垂直断面図、１Ｂは１
Ａの破線１Ｂ−１Ｂに沿った断面図である。
【図２】図１に示した対のメモリセルをここに形成する
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
【図３】図１に示した対のメモリセルをここに形成する
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
【図４】図１に示した対のメモリセルをここに形成する
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
【図５】図１に示した対のメモリセルをここに形成する
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
【図６】図１に示した対のメモリセルをここに形成する
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
【図７】図１に示した対のメモリセルをここに形成する
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
【図８】図１に示した対のメモリセルをここに形成する
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
【図９】図１に示した対のメモリセルをここに形成する
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
ための方法の種々の段階においてシリコンチップの断面
を示す図である。
【図１０】図１に示した対のメモリセルをここに形成す
るための方法の種々の段階においてシリコンチップの断
面を示す図である。
るための方法の種々の段階においてシリコンチップの断
面を示す図である。
【図１１】図１に示した対のメモリセルをここに形成す
るための方法の種々の段階においてシリコンチップの断
面を示す図である。
るための方法の種々の段階においてシリコンチップの断
面を示す図である。
【図１２】図１に示した対のメモリセルをここに形成す
るための方法の種々の段階においてシリコンチップの断
面を示す図である。
るための方法の種々の段階においてシリコンチップの断
面を示す図である。
【図１３】図１に示した対のメモリセルをここに形成す
るための方法の種々の段階においてシリコンチップの断
面を示す図である。
るための方法の種々の段階においてシリコンチップの断
面を示す図である。
１０ シリコンチップ、 １１０ バルク、 １１２
トレンチ、 １１４絶縁層、 １１６ 入力／出力端
子、 １１８ 入力／出力端子、 １２２ ゲート導
体、 １２４ ゲート酸化物層、 １２６ ｐ−タイプ
領域、 １２９誘電体カラー、 １３０ アイソレーシ
ョントレンチの領域、 １３８ ワードライン、 １４
０ 導体層、 １４２ ビットライン、 １４４ 絶縁
層、 １４６ 絶縁層
トレンチ、 １１４絶縁層、 １１６ 入力／出力端
子、 １１８ 入力／出力端子、 １２２ ゲート導
体、 １２４ ゲート酸化物層、 １２６ ｐ−タイプ
領域、 １２９誘電体カラー、 １３０ アイソレーシ
ョントレンチの領域、 １３８ ワードライン、 １４
０ 導体層、 １４２ ビットライン、 １４４ 絶縁
層、 １４６ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨッヘン バイントナー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 98 (72)発明者 ハンス オー ヨアヒム アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 18
Claims (10)
- 【請求項１】 半導体ウエーハの頂面に垂直トレンチを
形成し；トレンチの壁上にコンデンサの誘電体になるこ
とに適した第１の誘電体層を形成し；トレンチにドーピ
ングされたポリシリコンを充填し；トレンチのポリシリ
コン充填物に第１の深さの第１の切り欠きを形成し；第
１の切り欠きの壁上に第１の誘電体層よりも薄いカラー
誘電体層を形成し；トレンチに第１の深さよりわずかな
深さの第２の深さの第２の切り欠きを形成し；前記の第
２の切り欠きの壁からすべての誘電体を除去し；シリコ
ンのエピタキシャル成長によって第２の切り欠きを再充
填し；エピタキシャル成長したシリコンの部分を露出す
るためにウエーハをエッチングし；エピタキシャル成長
したシリコンの露出した部分上にトランジスタのゲート
誘電体として使うために適した誘電体層を形成し；ゲー
ト誘電体上にトランジスタのゲートとして使われる導体
層を形成し；かつトレンチのポリシリコン充填物をトラ
ンジスタのドレインとして使うとともに、エピタキシャ
ル充填物に接触してトランジスタのソースとして使われ
る導体層を形成するステップを有することを特徴とす
る、コンデンサに対して直列にトランジスタを含むダイ
ナミックランダムアクセスメモリに使用するメモリセル
を形成する方法。 - 【請求項２】 ウエーハの頂面にウエーハのバルク部分
によって離された一対の垂直トレンチを形成し、かつト
レンチ内に分離したトランジスタの本体として使うため
に適した分離したエピタキシャル成長領域を形成し、か
つ分離したトランジスタの共通のソースとして使うため
に導体層が両方のエピタキシャル領域に接触する、請求
項１記載の方法。 - 【請求項３】 トレンチの頂面にバルクの部分によって
離された一対の垂直トレンチを形成し、かつそれぞれの
垂直トレンチ内にトランジスタの本体として使うために
適した分離したエピタキシャル成長領域を形成し、第１
の対の垂直トレンチ及びエピタキシャル成長したシリコ
ンの露出した部分を囲んで、第１の対の垂直トレンチよ
り浅い第３のトレンチを形成し、それぞれの垂直トレン
チの露出した部分の上にゲート誘電体を形成するために
適した分離した誘電体層を形成し、それぞれのゲート誘
電体層の上に分離したゲート導体を形成し、かつ２つの
垂直トレンチの間のバルク部分の上にソース電極を形成
する、請求項１記載の方法。 - 【請求項４】 それぞれのＤＲＡＭが、コンデンサに対
して直列にトランジスタを含む、シリコンウエーハに複
数のＤＲＡＭを形成する方法において、少なくとも単結
晶の頂面部分を有するシリコンウエーハを準備し；頂面
部分に第１の深さを有する垂直トレンチを形成し；前記
それぞれの垂直トレンチの壁上に第１の誘電体層を形成
し；それぞれの垂直トレンチにポリシリコンを充填し；
前記それぞれの垂直トレンチ内に第１の切り欠きを形成
し；前記の切り欠きの側壁上に誘電体層を形成し；前記
の切り欠きの側壁上に誘電体層を形成し；それぞれの第
１の切り欠きにポリシリコンを充填し；それぞれの垂直
トレンチに第１の切り欠きより浅い第２の切り欠きを形
成し；単結晶シリコンを露出するために誘電体について
前記それぞれの第２の切り欠きの壁を清掃し；露出した
単結晶バルクからシリコンのエピタキシャル成長によっ
てそれぞれ第２の切り欠きを再充填し；垂直トレンチの
対を囲むため及びそれぞれの垂直トレンチのエピタキシ
ャル成長したシリコンを露出するために第１の切り欠き
のもの以下の深さに浅いトレンチを形成し；浅いトレン
チにシリコン酸化物を充填し；エピタキシャル成長した
シリコンの部分を露出するためにシリコン酸化物を充填
した浅いトレンチに切り欠きをエッチングし；エピタキ
シャル成長したシリコンの露出した部分上にトランジス
タのゲート誘電体として使うために適した層を形成し；
シリコン酸化物を充填したトレンチにおける切り欠きに
ゲート導体として使うために適した導体材料を充填し；
かつゲート誘電体上にトランジスタのゲートとして使わ
れる導体層を形成し；かつそれぞれの対の垂直トレンチ
の間のバルクにトランジスタのソースとして適した分離
した導体領域を形成するステップを有することを特徴と
する、シリコンウエーハに複数のＤＲＡＭを形成する方
法。 - 【請求項５】 ウエーハの単結晶頂面が、１つの導電タ
イプのものであり、第１及び第２の切り欠きのシリコン
充填物が、前記の１つの導電タイプとは反対の第２の導
電タイプのものであり、かつソースとして使われるよう
に形成されたそれぞれの分離領域が、前記の反対の導電
タイプのものである、請求項４記載の方法。 - 【請求項６】 請求項４記載の方法にしたがって製造さ
れたＤＲＡＭ。 - 【請求項７】 単結晶シリコンウエーハを準備し；ウエ
ーハの頂面に複数の活性領域を決定し；それぞれの活性
領域にウエーハのバルク部分によって離された一対のト
レンチをエッチングし；それぞれの垂直トレンチ上にコ
ンデンサ誘電体として使うために適した比較的薄い誘電
体層を形成し；それぞれの垂直トレンチにドーピングし
たポリシリコンを充填し；それぞれの垂直トレンチのポ
リシリコン充填物内に第１の切り欠きを形成し；前記第
１の切り欠きの側壁上に比較的薄い誘電体層を形成し；
第１の切り欠きにドーピングしたポリシリコンを再充填
し；それぞれのトレンチに第１の切り欠きより浅い第２
の切り欠きを形成し；回りを囲む単結晶バルクの部分を
露出するために前記第２の切り欠きの壁を清掃し；それ
ぞれの垂直トレンチの第２の切り欠きに回りを囲む単結
晶バルクによるエピタキシャルである単結晶シリコンを
充填し；第２の切り欠きの単結晶充填物の部分を露出す
るために第２の切り欠きより浅いが第１の切り欠きより
深い深さにそれぞれの活性領域を囲むトレンチをウエー
ハに形成し；前記の最後に述べたトレンチにシリコン酸
化物を充填し；第２の切り欠きの単結晶充填物の部分を
再露出するためにほぼ第２の切り欠きの深さに前記のシ
リコン酸化物充填物内に第３の切り欠きを形成し；第２
の切り欠きの露出したそれぞれの単結晶充填物上にスイ
ッチングトランジスタのゲート誘電体として使うために
適した誘電体層を形成し；前記のシリコン酸化物充填物
内における第３の切り欠きにスイッチングトランジスタ
のゲート導体として使うために適した導体材料を充填
し；かつそれぞれの活性領域におけるそれぞれの対の垂
直トレンチの垂直トレンチの間のウエーハのバルク部分
上にスイッチングトランジスタのソースとして使うため
に適した領域を設けるステップを有することを特徴とす
る、蓄積コンデンサに対して直列にスイッチングトラン
ジスタを含むメモリセルを形成する方法。 - 【請求項８】 ウエーハの単結晶シリコンバルクが、１
つの導電タイプのものであり、かつ第１及び第２の切り
欠きのシリコン充填物が、前記の１つの導電タイプとは
反対の導電タイプのものであり；かつソースとして使わ
れるために設けられた領域も、前記の１つの導電タイプ
とは反対の導電タイプのものである、請求項７記載の方
法。 - 【請求項９】 請求項８記載の方法にしたがって製造さ
れたメモリセル。 - 【請求項１０】 メモリセルのアレイが：基板を含み、
この基板の頂面が、浅い誘電体アイソレーショントレン
チによってそれぞれ互いに分離された複数の活性領域を
含み、それぞれの活性領域が、トランジスタのソースと
して使うために適した１つの導電タイプの表面層を含む
中央部分、及び反対の導電性のその下にある部分を有
し；それぞれの中央バルク部分のその下にある部分の反
対側に隣接する反対の導電タイプの第１及び第２の分離
されたエピタキシャル領域を含み；中央バルク部分から
離れたエピタキシャル領域の表面部分上における分離さ
れたゲート誘電体層を含み；トランジスタのためのドレ
イン及びコンデンサの蓄積ノードとして使うための部分
を設けるためにそれぞれのエピタキシャル成長領域の下
における１つの導電タイプになるようにドーピングされ
たポリシリコン充填されたトレンチを含み；かつそれぞ
れのトレンチのポリシリコン充填物とウエーハのバルク
との間のコンデンサの誘電体として使うために適した誘
電体層を含むことを特徴とする、それぞれのセルがコン
デンサに対して直列にトランジスタを有するメモリセル
のアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/034519 | 1998-03-04 | ||
| US09/034,519 US6093614A (en) | 1998-03-04 | 1998-03-04 | Memory cell structure and fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289071A true JPH11289071A (ja) | 1999-10-19 |
Family
ID=21876919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11057063A Withdrawn JPH11289071A (ja) | 1998-03-04 | 1999-03-04 | メモリセル及び複数のｄｒａｍを形成する方法、メモリセル、ｄｒａｍ及びメモリセルアレイ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6093614A (ja) |
| EP (1) | EP0940853A3 (ja) |
| JP (1) | JPH11289071A (ja) |
| KR (1) | KR19990077576A (ja) |
| CN (1) | CN1150611C (ja) |
| TW (1) | TW502435B (ja) |
Cited By (2)
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