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DE10111755C1 - Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers - Google Patents

Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers

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DE10111755C1
DE10111755C1 DE10111755A DE10111755A DE10111755C1 DE 10111755 C1 DE10111755 C1 DE 10111755C1 DE 10111755 A DE10111755 A DE 10111755A DE 10111755 A DE10111755 A DE 10111755A DE 10111755 C1 DE10111755 C1 DE 10111755C1
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DE
Germany
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trench
layer
word line
gate
forming
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DE10111755A
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Inventor
Franz Hofmann
Till Schloesser
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate

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  • Manufacturing & Machinery (AREA)
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Abstract

Das Verfahren bildet zunächst Grabenkondensatoren in einem Substrat (5), die mit einer leitfähigen Grabenfüllung (40) gefüllt werden und in denen oberhalb der leitfähigen Grabenfüllung (40) eine erste Isolationsschicht (45) angeordnet ist. Die erste Isolationsschicht (45) wird nachfolgend seitlich mittels einer selektiv aufgewachsenen Epitaxieschicht überwachsen. Die selektive Expitaxieschicht wird so strukturiert, dass ein Steg (25) aus ihr gebildet wird. Nachfolgend wird der Steg (25) teilweise unterätzt, wobei die Ätzselektivität des Stegs gegenüber der ersten Isolationsschicht (45) für eine nasschemische Ätzung verwendet wird. Nachfolgend wird in dem unterätzten Bereich eine Kontaktschicht (70) angeordnet, die den Steg (25) und einen in dem Steg (25) gebildeten Transistor mit der leitfähigen Grabenfüllung (40) verbindet. Anschließend werden seitliche Randstege neben dem Steg (25) als Gate (85) gebildet und es wird ein Dotiergebiet (95) als Source- bzw. Drain-Gebiet des Transistors in den Steg (25) eingebracht.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstel­ lung einer Speicherzelle eines Halbleiterspeichers.
Halbleiterspeicher, wie zum Beispiel DRAMs (Dynamic Random Access Memories) bestehen aus einem Zellenfeld und einer An­ steuerungsperipherie, wobei in dem Zellenfeld einzelne Spei­ cherzellen angeordnet sind.
Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wort­ leitungen und von Bitleitungen angesteuert werden. Das Ausle­ sen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeig­ neter Wortleitungen und Bitleitungen bewerkstelligt.
Üblicherweise enthält eine Speicherzelle eines DRAMs einen mit einem Kondensator verbundenen Transistor. Der Transistor besteht unter anderem aus zwei Diffusionsgebieten, welche durch einen Kanal voneinander getrennt sind, der von einem Gate gesteuert wird. Ein Diffusionsgebiet wird als Drain- Gebiet und das andere Diffusionsgebiet als Source-Gebiet be­ zeichnet.
Eines der Diffusionsgebiete ist mit einer Bitleitung, das an­ dere Diffusionsgebiet mit einem Kondensator und das Gate mit einer Wortleitung verbunden. Durch Anlagen geeigneter Span­ nungen an das Gate wird der Transistor so gesteuert, daß ein Stromfluß zwischen den Diffusionsgebieten durch den Kanal ein- und ausgeschaltet wird.
Durch die fortschreitende Miniaturisierung von Speicherbau­ elementen wird die Integrationsdichte kontinuierlich erhöht.
Die kontinuierliche Erhöhung der Integrationsdichte bedeutet, daß die pro Speicherzelle zur Verfügung stehende Fläche immer weiter abnimmt. Um die zur Verfügung stehende Fläche effektiv auszunutzen, kann der Auswahltransistor als vertikaler Tran­ sistor an der Seitenwand eines Grabens oberhalb eines Graben­ kondensators gebildet werden. Speicherzellen mit einem verti­ kalen Auswahltransistor sind beispielsweise aus der Druck­ schrift US 5,744,386 bekannt. Weitere Ausführungen zu Graben­ kondensatoren und Transistoren sind in dem Patent US 5,208,657 beschrieben.
Die aus dem Stand der Technik bekannten Speicherzellen mit Grabenkondensator und vertikalem Auswahltransistor weisen al­ lerdings den Nachteil auf, daß sie eine Zellfläche von minde­ stens 5 F2 benötigen, wobei F das kleinste abbildbare Litho­ graphiemaß ist.
Es ist die Aufgabe der Erfindung, ein weiteres Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers an­ zugeben, das Speicherzellen mit nur 4 F2 ermöglicht.
Erfindungsgemäß wird die Aufgabe gelöst durch ein Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers mit den Schritten:
  • - Bereitstellen eines Substrats;
  • - Bilden eines Grabens in dem Substrat;
  • - Abscheiden eines Kondensatordielektrikums in dem Graben;
  • - Abscheiden einer leitfähigen Grabenfüllung in dem Graben;
  • - Einsenken der leitfähigen Grabenfüllung in dem Graben;
  • - Abscheiden einer ersten Isolationsschicht auf die leitfähi­ ge Grabenfüllung in dem Graben;
  • - Epitaktisches Überwachsen der ersten Isolationsschicht mit einer epitaktisch aufgewachsenen Schicht, ausgehend von dem Substrat;
  • - Bilden eines zweiten Grabens in der epitaktisch aufgewach­ senen Schicht, der sich durch die erste Isolationsschicht bis zu der leitfähigen Grabenfüllung erstreckt, wobei ein Teil des Substrates ebenfalls bis zu der leitfähigen Schicht entfernt wird und ein Steg aus der epitaktisch auf­ gewachsenen Schicht gebildet wird;
  • - Ätzen der ersten Isolationsschicht, wobei die epitaktisch aufgewachsene Schicht unterätzt wird;
  • - Abscheiden und Einsenken einer Kontaktschicht, wobei die Kontaktschicht in dem unterätzten Bereich unterhalb der epitaktisch aufgewachsenen Schicht verbleibt;
  • - Abscheiden und Einsenken einer zweiten Isolationsschicht in den zweiten Graben;
  • - Bilden eines Gate-Oxids an dem Steg;
  • - Bilden von seitlichen Randstegen als Gate auf dem Gate- Oxid;
  • - Einbringen von Dotierstoff in den Steg, wobei ein Dotierge­ biet gebildet wird;
  • - Bilden einer Bitleitung auf dem Dotiergebiet;
  • - Bilden einer Wortleitung oberhalb der Bitleitung;
  • - Bilden eines Wortleitungskontakts zum elektrischen Verbin­ den des Gates mit der Wortleitung.
Der Transistor wird in dem Steg gebildet, der aus der epitak­ tisch aufgewachsenen Schicht herausstrukturiert wurde. Vor­ teilhaft ist, daß ein Floating-Body-Effekt des vertikalen Transistors vermieden wird, da die epitaktisch aufgewachsene Schicht elektrisch mit dem Substrat verbunden ist und somit Ladung in das Substrat abfließen kann. Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht in der kleinen Zell­ fläche von 4 F2, wodurch eine effektive Ausnutzung der Sub­ stratoberfläche ermöglicht ist. Ein weiterer Vorteil besteht darin, daß keine zusätzliche Isolation wie beispielsweise ein STI im Zellenfeld erforderlich ist, welches üblicherweise ein aktives Gebiet isoliert. Ein weiterer Vorteil besteht darin, daß auf einen Isolationskragen in dem Graben verzichtet wer­ den kann, da kein parasitärer Transistor an der Außenwand des Grabens angeordnet ist.
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfah­ rens sieht vor, daß der zweite Graben um mehr als ein Drittel der Breite des Grabens gegenüber dem Graben versetzt gebildet wird. Die versetzte Bildung des zweiten Grabens gegenüber dem Graben ermöglicht den erfindungsgemäßen elektrischen Anschluß der leitenden Grabenfüllung an den Auswahltransistor mittels des Unterätzens der epitaktisch aufgewachsenen Schicht und des Abscheidens der Kontaktschicht in den unterätzten Be­ reich.
Ein weiterer Verfahrensschritt sieht vor, daß die epitaktisch aufgewachsene Schicht unterätzt wird. Hierdurch wird ein Hohlraum geschaffen, der zur Aufnahme einer Kontaktschicht geeignet ist.
Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die Kontaktschicht konform abgeschieden wird und anschließend mittels eines gerichteten Ätzverfahrens aus dem zweiten Graben entfernt wird. Durch diesen Verfahrens­ schritt verbleibt die Kontaktschicht unterhalb der epitak­ tisch aufgewachsenen Schicht, da bei einem gerichteten Ätz­ verfahren der Abtrag der Kontaktschicht durch die epitaktisch aufgewachsene Schicht vermieden werden kann.
Eine weitere Verfahrensvariante sieht vor, daß die Kontakt­ schicht aus dotiertem Silizium gebildet wird.
Weiterhin ist vorgesehen, daß die zweite Isolationsschicht konform auf dem Substrat und in den zweiten Graben abgeschie­ den wird, mittels chemisch-mechanischem Polieren eingeebnet wird und im zweiten Graben zurückgeätzt wird. Hierdurch wird eine Isolationsschicht auf dem Boden des zweiten Grabens ge­ bildet, welche die Kontaktschicht vor nachfolgend abgeschie­ denen leitfähigen Schichten isoliert.
Ein weiterer Verfahrensschritt sieht vor, daß nach dem Ein­ senken der Isolationsschicht thermisch eine Opferoxidschicht gebildet wird, die nachfolgend chemisch entfernt wird. Dieses Verfahren ist beispielsweise zur Reinigung und zur Behebung von Kristalldefekten einer Siliziumoberfläche geeignet, da die obersten Schichten der Siliziumoberfläche oxidiert werden und die Oxidschicht nachfolgend entfernt wird. Dies ist bei­ spielsweise für die Behandlung der Kanaloberfläche geeignet, auf der nachfolgend ein Gate-Oxid abgeschieden werden kann.
Ein weiterer Verfahrensschritt sieht vor, daß das Gate kon­ form mit einer Dicke von einem Drittel plus minus einem Sech­ stel der Breite des Grabens abgeschieden wird und anisotrop geätzt wird, wobei das Gate als seitlicher Randsteg gebildet wird. Hierdurch ist beispielsweise ermöglicht, daß das Gate als seitlicher Randsteg wie eine Hülse um den aus der epitak­ tisch aufgewachsenen Schicht herausstrukturierten Steg gebil­ det werden kann.
Ein weiterer Verfahrensschritt sieht vor, daß auf der Bitlei­ tung und seitlich an der Bitleitung eine isolierende Schicht als Bitleitungshülle abgeschieden wird. Dadurch ist bei­ spielsweise ermöglicht, daß die Bitleitungshülle bei nachfol­ genden Ätzschritten als selbstjustierte Ätzmaske verwendet werden kann. Hierdurch ist beispielsweise eine selbstjustier­ te Bildung des Wortleitungskontaktes ermöglicht.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind Ge­ genstand der jeweiligen Unteransprüche.
Nachfolgend wird die Erfindung anhand von Ausführungsbeispie­ len und Figuren näher erläutert.
In den Figuren zeigen:
Fig. 1 die Draufsicht auf ein Speicherzellenfeld mit Gate, Wortleitung und Bitleitung;
Fig. 2 bis 9 Schnittbilder entlang der Schnittlinie AA aus Fig. 1, die ein Verfahren zur Herstellung einer erfindungsgemäßen Speicherzelle darstellen.
In Fig. 1 ist die Draufsicht auf einen Ausschnitt eines Speicherzellenfeldes dargestellt. Auf dem Substrat 5 ist die epitaktisch aufgewachsene Schicht 55 angeordnet, aus der ein Steg 25 herausstrukturiert ist. Um den Steg 25 herum ist ein Gate 20 angeordnet. Auf dem Steg 25 verläuft eine Bitleitung 15 und eine Wortleitung 10 verläuft in etwa senkrecht dazu.
In Fig. 2 ist ein Schnittbild dargestellt, wobei in dem Sub­ strat 5 ein Graben 30 angeordnet ist, der an seiner Graben­ seitenwand mit einem Kondensatordielektrikum 35 bedeckt ist und mit einer leitfähigen Grabenfüllung 40 gefüllt ist. Ober­ halb der leitfähigen Grabenfüllung 40 ist in dem Graben 30 eine erste Isolationsschicht 45 angeordnet. Auf dem Substrat 5 ist eine erste Maskenschicht 50 angeordnet.
Ein Verfahren zur Herstellung der in Fig. 2 dargestellten Anordnung stellt zunächst ein Substrat 5 bereit, auf das eine erste Maskenschicht 50 abgeschieden wird. Auf die erste Mas­ kenschicht 50 wird eine Hartmaske abgeschieden, auf der eine Lackmaske angeordnet wird, die photolithographisch belichtet und anschließend entwickelt wird. Die Lackmaske wird zum Strukturieren der Hartmaske und der ersten Maskenschicht 50 verwendet. Dies wird beispielsweise mittels eines Ätzschrit­ tes durchgeführt. Anschließend wird der Fotolack entfernt und der Graben 30 wird in das Substrat 5 geätzt, wobei die Hart­ maske als Ätzmaske verwendet wird. Anschließend wird das Kon­ densatordielektrikum 35 in dem Graben 30 gebildet. Dies kann beispielsweise mittels einer thermischen Oxidierung bezie­ hungsweise einer thermischen Nitridierung oder aber einer CVD-Abscheidung (Chemical Vapour Deposition) durchgeführt werden. Nachfolgend wird die leitfähige Grabenfüllung 40 in den Graben 30 abgeschieden.
Die erste Maskenschicht 50 ist beispielsweise aus Siliziumni­ trid gebildet. Die Hartmaske kann beispielsweise aus Siliziu­ moxid gebildet werden. Das Kondensatordielektrikum ist bei­ spielsweise aus Siliziumoxid, Siliziumnitrid oder Siliziu­ moxinitrid gebildet. Die leitfähige Grabenfüllung 40 ist bei­ spielsweise aus hochdotiertem Polysilizium gebildet. Das Po­ lysilizium kann beispielsweise n- oder p-dotiert sein, wobei Phosphor, Arsen oder Bor als Dotierstoff verwendet werden kann.
Nachfolgend wird die leitfähige Grabenfüllung 40 mittels ei­ nes CMP-Schrittes (Chemical Mechanical Polishing) von der er­ sten Maskenschicht 50 entfernt und in den Graben 30 mittels eines Ätzprozesses eingesenkt. Das Kondensatordielektrikum 35 wird aus dem oberen Bereich des Grabens 30 entfernt, der oberhalb der leitenden Grabenfüllung 40 angeordnet ist. Die erste Isolationsschicht 45 wird in dem oberen Bereich des Grabens 30 gebildet. Dazu wird beispielsweise ein HDP-Oxid abgeschieden. Ein HDP-Oxid wird beispielsweise mittels eines HDP-CVD-Prozesses abgeschieden (High Density Plasma - Chemi­ cal Vapour Deposition). Nachfolgend wird die erste Isolati­ onsschicht 45 von der ersten Maskenschicht 50 mittels eines CMP-Prozesses entfernt und bis zur Oberfläche des Substrats 5 in dem Graben 30 eingesenkt. Das HDP-Oxid ist beispielsweise ein Siliziumoxid.
Mit Bezug auf Fig. 3 wird die erste Maskenschicht 50 von dem Substrat 5 entfernt und anschließend eine selektive Epitaxie­ schicht 55 selektiv und epitaktisch auf dem Substrat 5 aufge­ wachsen. Dabei wird die erste Isolationsschicht 45 seitlich, ausgehend von dem freigelegten Substrat 5 überwachsen.
Mit Bezug auf Fig. 4 wird eine zweite Maskenschicht 65 bei­ spielsweise aus Siliziumnitrid auf der epitaktisch aufgewach­ senen Schicht 55 abgeschieden. Nachfolgend wird eine Lackmas­ ke aufgebracht und phototechnisch belichtet und anschließend entwickelt. In einem Ätzschritt, bei dem die Lackmaske als Ätzmaske verwendet wird, wird in die zweite Maskenschicht 65, die epitaktisch aufgewachsene Schicht 55 und die erste Isola­ tionsschicht 45 sowie in das Substrat 5 ein zweiter Graben 60 strukturiert. Der zweite Graben 60 erstreckt sich dabei bis zu der leitenden Grabenfüllung 40. Nachfolgend wird die Lack­ maske entfernt und die erste Isolationsschicht 45 wird isotrop und naßchemisch geätzt, so daß die epitaktisch aufge­ wachsene Schicht 55 unterätzt wird.
Mit Bezug auf Fig. 5 wird nachfolgend die Kontaktschicht 70 gebildet. Dazu wird die Kontaktschicht 70 zunächst in den zweiten Graben 60 und auf der zweiten Maskenschicht 65 abge­ schieden und anschließend mittels eines gerichteten Ätz­ schrittes von der zweiten Maskenschicht 65 entfernt. Hierbei verbleibt die Kontaktschicht 70 unterhalb der epitaktisch aufgewachsenen Schicht 55, da dieser Bereich während der ge­ richteten Ätzung abgeschattet ist. Beispielsweise ist die Kontaktschicht 70 aus n-dotiertem Polysilizium gebildet.
Nachfolgend kann mittels eines Temperaturschrittes Dotier­ stoff aus der Kontaktschicht 70 in den Steg 25 hineindiffun­ dieren, um beispielsweise ein Diffusionsgebiet 94 in dem Steg 25 zu bilden. Das Diffusionsgebiet 94 ist beispielsweise als unteres Source-Gebiet oder als Drain-Gebiet eines vertikalen Transistors verwendbar.
Mit Bezug auf Fig. 6 wird nachfolgend eine zweite Isolati­ onsschicht 75 in dem zweiten Graben 60 gebildet. Dazu wird beispielsweise ein Siliziumoxid mittels eines HDP-CVD- Prozesses abgeschieden. Dabei lagert sich Siliziumoxid auch auf der zweiten Maskenschicht 65 an. Nachfolgend wird ein CMP-Schritt durchgeführt, der das Siliziumoxid der zweiten Isolationsschicht 75 von der zweiten Maskenschicht 65 ent­ fernt. Die zweite Isolationsschicht 75 wird nachfolgend in den zweiten Graben 60 eingesenkt.
Mit Bezug auf Fig. 7 wird ein Opferoxid thermisch auf der Seitenwand des Stegs 25 in dem Graben 60 aufgewachsen und an­ schließend entfernt. Dies bewirkt, daß die Oberflächenquali­ tät des Stegs 25 verbessert wird, wodurch ein später an der Oberfläche des Stegs 25 gebildeter Kanal eines Transistors verbessert werden kann. Nachfolgend wird ein Gate-Oxid 80 mittels eines Temperaturschrittes auf der Seitenwand des Stegs 25 aufgewachsen. Das Gate 85 wird konform abgeschieden, wobei es auf der zweiten Maskenschicht 65, dem Gate-Oxid 80 und auf dem Grabenboden in dem zweiten Graben 60 angeordnet wird. Das Gate 85 wird etwa mit einer Dicke abgeschieden, die ein Drittel der Breite des zweiten Grabens 60 beträgt. Nach­ folgend wird eine anisotrope Ätzung durchgeführt, wobei das Gate 85 als seitlicher Randsteg neben dem Steg 25 herausge­ bildet wird. Das Gate 85 ist beispielsweise aus dotiertem Po­ lysilizium gebildet. Nachfolgend wird eine dritte Isolations­ schicht 90 in dem zweiten Graben 60 gebildet. Hierzu wird beispielsweise ein Siliziumoxid in dem zweiten Graben 60 und auf der zweiten Maskenschicht 65 abgeschieden und nachfolgend mit einem CMP-Schritt planarisiert. Nachfolgend wird die zweite Maskenschicht 65 von dem Steg 25 entfernt.
Mit Bezug auf Fig. 8 wird eine Dotierstoffimplantation mit Dotierstoff durchgeführt, wobei in dem Steg 25 ein Dotierge­ biet 95 gebildet wird. Der Dotierstoff kann ebenfalls mittels einer Gasphasendotierung oder einer Diffusion eingebracht werden. Das Dotiergebiet 95 ist beispielsweise als Source- Gebiet oder Drain-Gebiet des vertikalen Transistors verwend­ bar. Nachfolgend wird optional eine Barrierenschicht auf der dritten Isolationsschicht 90 und dem Dotiergebiet 95 abge­ schieden. Auf die Barrierenschicht wird nachfolgend die Bit­ leitung 15 - beispielsweise aus Wolframsilizid - abgeschie­ den. Auf die Bitleitung 15 wird eine Nitridschicht und eine Lackmaske abgeschieden. Die Lackmaske wird phototechnisch be­ lichtet, und entwickelt, und anschließend werden mittels der Lackmaske die Nitridschicht und die Bitleitung 15 und die eventuell vorhandene Barrierenschicht strukturiert. Hierbei wird die Bitleitung 15 und der obere Teil der Bitleitungshül­ le 100 beispielsweise aus Siliziumnitrid gebildet. Nachfol­ gend wird die Lackmaske entfernt und eine Nitridschicht kon­ form abgeschieden, die als seitlicher Randsteg mittels einer anisotropen Ätzung strukturiert wird. Dadurch wird um die Bitleitung 15 die Bitleitungshülle 100 beispielsweise aus Si­ liziumnitrid gebildet.
Mit Bezug auf Fig. 9 wird eine vierte Isolationsschicht 115 abgeschieden und mittels eines CMP-Schrittes planarisiert. Die vierte Isolationsschicht 115 besteht beispielsweise aus Siliziumoxid. Nachfolgend wird ein Phototechnikschritt für die Strukturierung der Wortleitung 10 durchgeführt. Hierbei werden in der vierten Isolationsschicht 115 Gräben gebildet, in denen nachfolgend die Wortleitung 10 angeordnet wird. Be­ vor die Wortleitung 10 in den Gräben in der vierten Isolati­ onsschicht 115 angeordnet wird, wird ein zweiter phototechni­ scher Schritt durchgeführt, bei dem Gräben für den ersten Wortleitungskontakt 105 und den zweiten Wortleitungskontakt 110 in der vierten Isolationsschicht 115 und der dritten Iso­ lationsschicht 90 gebildet werden. Nachfolgend werden in den gebildeten Gräben und Kontaktlöchern eine Barrierenschicht abgeschieden und die Wortleitung 10, der erste Wortleitungs­ kontakt 105 und der zweite Wortleitungskontakt 110 mittels einer Wolframabscheidung und eines nachfolgenden Wolfram-CMP- Schrittes abgeschieden und planarisiert.
Bezugszeichenliste
5
Substrat
10
Wortleitung
15
Bitleitung
20
Gate
25
Steg
30
Graben
35
Kondensatordielektrikum
40
leitfähige Grabenfüllung
45
erste Isolationsschicht
50
erste Maskenschicht
55
epitaktisch aufgewachsene Schicht
60
zweiter Graben
65
zweite Maskenschicht
70
Kontaktschicht
75
zweite Isolationsschicht
80
Gate-Oxid
85
Gate
90
dritte Isolationsschicht
94
Diffusionsgebiet
95
Dotiergebiet
100
Bitleitungshülle
105
erster Wortleitungskontakt
110
zweiter Wortleitungskontakt
115
vierte Isolationsschicht
AA Schnittlinie

Claims (9)

1. Verfahren zur Herstellung einer Speicherzelle eines Halb­ leiterspeichers mit den Schritten:
  • - Bereitstellen eines Substrates (5);
  • - Bilden eines Grabens (30) in dem Substrat (5);
  • - Abscheiden eines Kondensatordielektrikums (35) in den Gra­ ben (30);
  • - Abscheiden einer leitfähigen Grabenfüllung (40) in den Gra­ ben (30);
  • - Einsenken der leitfähigen Grabenfüllung (40) in den Graben (30);
  • - Abscheiden einer ersten Isolationsschicht (45) auf die leitfähige Grabenfüllung (40) in den Graben (30);
  • - Epitaktisches Überwachsen der ersten Isolationsschicht (45) mit einer epitaktisch aufgewachsenen Schicht (55), ausge­ hend von dem Substrat (5);
  • - Bilden eines zweiten Grabens (60) in der epitaktisch aufge­ wachsenen Schicht (55), der sich durch die erste Isolati­ onsschicht (45) bis zu der leitfähigen Grabenfüllung (40) erstreckt, wobei ein Teil des Substrates (5) ebenfalls bis zu der leitfähigen Grabenfüllung (40) entfernt wird und ein Steg (25) aus der epitaktisch aufgewachsenen Schicht (55) gebildet wird;
  • - Ätzen der ersten Isolationsschicht (45), wobei die epitak­ tisch aufgewachsene Schicht (55) unterätzt wird;
  • - Abscheiden und Einsenken einer Kontaktschicht (70), wobei die Kontaktschicht (70) in dem unterätzten Bereich unter­ halb der epitaktisch aufgewachsenen Schicht (55) verbleibt;
  • - Abscheiden und Einsenken einer zweiten Isolationsschicht (75) in den zweiten Graben (60);
  • - Bilden eines Gate-Oxids (80) an den Steg (25);
  • - Bilden von seitlichen Randstegen als Gate (85) auf dem Ga­ te-Oxid (80);
  • - Einbringen von Dotierstoff in den Steg (25), wobei ein Do­ tiergebiet (95) gebildet wird;
  • - Bilden einer Bitleitung (15) auf dem Dotiergebiet (95);
  • - Bilden einer Wortleitung (10) oberhalb der Bitleitung (15);
  • - Bilden eines Wortleitungskontakts (110) zur elektrischen Verbindung des Gates (85) mit der Wortleitung (10).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Graben (60) um mehr als ein Drittel der Breite des Grabens (30) gegenüber dem Graben (30) versetzt gebildet wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die epitaktisch aufgewachsene Schicht (55) unterätzt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Kontaktschicht (70) konform abgeschieden wird und an­ schließend mittels eines gerichteten Ätzverfahrens aus dem zweiten Graben (60) entfernt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Kontaktschicht (70) aus dotiertem Silizium gebildet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite Isolationsschicht (75) konform auf dem Substrat (5) und in dem zweiten Graben (60) abgeschieden wird, mittels chemisch-mechanischem Polieren eingeebnet wird und in den zweiten Graben (60) zurückgeätzt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß nach dem Einsenken der Isolationsschicht (25) thermisch eine Opferoxidschicht gebildet wird, die nachfolgend chemisch ent­ fernt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das Gate (85) konform mit einer Dicke von einem Drittel plus minus einem Sechstel der Breite des Grabens (30) abgeschieden wird und anisotrop geätzt wird, wobei das Gate (85) als seit­ licher Randsteg gebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß auf der Bitleitung (15) und seitlich an der Bitleitung (15) eine isolierende Schicht (110) als Bitleitungshülle abge­ schieden wird.
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