JPH11282016A - 静電気対策を施した電極配線基板とこれを用いた表示装置 - Google Patents

Abstract

(57)【要約】 【課題】絶縁基板上に製造工程の異なるステップで形成
される二つの電極配線間の絶縁膜にその後の製造工程で
絶縁破壊が生じるのを未然に防止でき、製造歩留まりを
向上させることができる電極配線基板およびこれを用い
た表示装置を提供することを目的とする。 【解決手段】画素電極形成領域外などの静電荷の放電を
誘発する突起部を形成可能な領域において、両層間の絶
縁膜上に突起部４６ｃを形成することによって絶縁膜を
挟む一方の電極４９Ａに段差部を形成し、対向する電極
相互間の垂直方向の放電、即ち両層間の放電を誘発させ
るように製造工程の途中における電極形状を電界集中型
に構成して電極配線基板が構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、絶縁層を挟んで
形成された少なくとも２層の電極配線を有する電極配線
基板およびこれを用いた表示装置に関する。

【０００２】

【従来の技術】近年、液晶を用いた表示装置は、テレビ
表示やグラフィックディスプレイ等を指向した大容量で
高密度なものの開発及び実用化が盛んである。単に表示
電極、即ち対向電極と表示画素電極間に電圧を時分割的
に印加するだけで、液晶を駆動させるシンプルマトリク
ス型液晶表示装置だけでなく、最近はより高い画質を得
るために、各画素毎にスイッチング素子を組み込んだア
クティブマトリクス型と呼ばれる液晶表示装置の開発も
進められており、実用化されつつある。

【０００３】このアクテイブマトリクス型液晶表示装置
の普及を促進するためには、製造歩留まりを向上させる
ことによって価格を下げる必要がある。

【０００４】製造歩留まりを向上させる手段は幾つかあ
るがその１つに、製造工程における静電破壊による表示
不良品の発生率を低減することを挙げることができ、静
電破壊に対して従来から様々な対策が施されている。

【０００５】そのような従来の静電破壊対策を施したア
クティブマトリックス型液晶表示装置として例えばスイ
ッチング素子に薄膜トランジスタを用いたものにおい
て、ショートリングと呼ばれるリング状の導体パターン
を表示セル形成領域の周りに配設することで、全ての走
査線と補助容量線及び信号線を導通させる手法が知られ
ている。

【０００６】図１５は製造工程の途中において、ショー
トリングが形成された状態の従来のＴＦＴアレイ基板の
概略平面図を示す。図１５において、ガラス基板１０上
には、複数の走査線１１とこれらの走査線１１の間に平
行に補助容量線１２とが同一層として形成される。

【０００７】この補助容量線１２の上には絶縁膜を介し
てマトリクス状に配列された複数の画素電極１３が形成
され、次に絶縁膜を全面に形成した後、走査線１１と補
助容量線１２とに夫々直交する方向に複数の信号線１４
が形成される。

【０００８】これらの配線それぞれには、画素電極形成
領域の外側に走査線検査電極１５、給電電極１６及び補
助容量線検査電極１７が形成される。

【０００９】さらに走査線１１と補助容量線１２と信号
線１４とはこの製造工程の段階において、表示セル形成
領域の周りに形成されたショートリング１８により互い
に電気的に接続される。なお、このショートリング１８
と走査線１１と補助容量線１２と信号線１４との接続部
分は製造工程の最後の段階でカットされる。

【００１０】このように、全ての走査線１１と補助容量
線１２及び信号線１４をショートリング１８によって導
通させることで、製造工程の途中において製造されるア
クティブマトリックス型液晶表示装置のＴＦＴアレイ基
板は、ショートリング形成後に静電気を帯電しても、配
線間に高い電位差が生じることを防ぐことができるの
で、静電破壊が生じない。

【００１１】

【発明が解決しようとする課題】しかしながら、実際に
は、ショートリング形成前の工程において静電気の帯電
が生じる場合も多く、このような場合にも、配線間に高
い電位差が生じるため、ＴＦＴアレイ基板上にショート
リング形成工程以前に形成した配線構造物や絶縁膜など
に静電破壊が生じてしまう。

【００１２】例えば、図１５に示したショートリング１
８が形成される前の工程で、走査線１１、補助容量線１
２及びそれら配線に接続された各検査電極１５、１７が
形成される。この後に、他のパターンを形成するフォト
・エッチングを行なうためのレジストを基板１０上に塗
布した後、そのレジストの溶媒を蒸発させるために平面
のステージ上で加熱が行なわれる。

【００１３】その加熱工程の後、図１６に示したよう
に、複数の搬送ローラー２１を備えた搬送ベルト２２上
で、ＴＦＴアレイ基板１０を、搬送ベルト２２から浮上
させながら移動させて次の工程へと移送する。この複数
の搬送ローラー２１により浮上して移送させる際、ＴＦ
Ｔアレイ基板１０と搬送ベルト２２との間には剥離帯電
により例えば数千ボルトの静電気が帯電される。

【００１４】この際に図１６に示すように搬送ベルト２
２に付属された金属アーム２３によってＴＦＴアレイ基
板１０の搬送位置が修正されるが、このときに金属アー
ム２３とＴＦＴアレイ基板１０との接触によりにＴＦＴ
アレイ基板１０に蓄積されていた電荷が急激に金属アー
ム２３に向けて移動することに起因して、ＴＦＴアレイ
基板１０の配線構造物や絶縁膜に静電破壊が生じる。

【００１５】即ち、図１７に示すように、ＴＦＴアレイ
基板１０の一部の領域２４に数千ボルトのマイナスの静
電気が帯電している状態で、これに対して接地されてい
る金属アーム２３が接触すると、そのＴＦＴアレイ基板
１０の帯電領域２４と金属アーム２３との間を帯電電荷
が急激に移動して放電が生じる。

【００１６】このとき、例えばＴＦＴアレイ基板１０の
帯電領域２４に近接した位置に配置された走査線１１ａ
や補助容量線１２ａ上の静電荷は、金属アーム２３との
間に配置された走査線１１ｂを通過して層間絶縁膜など
の絶縁膜内あるいは薄膜半導体層２６内を放電状態で急
激に移動する。

【００１７】ここで、図１７にはその後の工程で形成さ
れるべき信号線１４ａの位置が２点鎖線で示されてい
る。従って、この信号線１４ａが形成された後にこのよ
うな放電が起こると、電荷は走査線１１ａや補助容量線
１２ａから絶縁膜を介して信号線１４ａを通って金属ア
ーム２３に流れることもあり、この結果、走査線１１ａ
および補助容量線１２ａと信号線１４ａとの間の絶縁膜
が破壊されることになる。

【００１８】この放電の結果、例えば図１８に示すよう
に、走査線１１ａと金属アーム２３との間に放電が生
じ、走査線１１ａの上に形成された絶縁膜２５および薄
膜半導体層２６には、放電が発生した部分に沿ってその
静電破壊によるピンホール状あるいは裂損状の損傷部２
７が生じる。このような損傷部２７上に後の工程で例え
ば図１９に示す如く信号線１４ａが形成される場合に
は、損傷部２７を通して信号線１４ａと走査線１１ａの
配線同士がショートするため、完成後の表示動作の際に
この部分に対応した画素列に線欠陥などの表示不良が生
じる。

【００１９】また、ショートリングを用いずに互いに隣
接する電極配線相互間に放電用の突起を形成することに
より静電破壊対策を施したアクティブマトリクス型液晶
表示装置が提案されている。

【００２０】例えば、米国特許No.5,677,745に開示され
ているように、スイッチング素子として薄膜トランジス
タ（以下、ＴＦＴと略称する）を用い、表示信号線が少
なくとも半導体層と金属層とを含む積層構造より成り、
その各層の外形が略一致し、且つ表示画素電極が最上層
に位置し、更に走査信号線と補助容量線の検査用電極が
互いに対向する位置に、走査信号線と補助容量線との間
に帯電した静電荷の放電を誘発するための突起を有する
構成としたものがある。

【００２１】この例について以下、図２２に示す製造プ
ロセスに従って図２０ないし図２３を参照して説明す
る。

【００２２】先ず、最初のステップＳ１において、絶縁
基板３１上にスパッタ法によりＴａ膜を３０００Ａの厚
さに成膜した後、フォト・エッチングによって図２０に
示したようにゲート電極Ｇと走査信号線３２ａ〜３２
ｃ，補助容量線３３ａ〜３３ｃ，及び両配線に接続し且
つ互いに対向する位置に帯電した静電気の放電を誘発す
るための突起３７ａ〜３７ｌを有する検査用電極３４ａ
〜３４ｃ，３６ａ〜３６ｄを所定の形状に加工する。

【００２３】図２０のＸＸＩ−ＸＸＩ線で切って矢印方
向に見た断面図を図２１に示す。図２１において、電極
３７ｌと３７ｍとの間のギャップｄが放電間隙として動
作する部分であって、その寸法は製造工程中にここに生
じる静電気による数千ボルトの高電圧により放電する
が、製品として出荷された後で正常の使用状態で生じる
精々数十ボルトの電圧では放電が起きないような値に設
定されている。

【００２４】次にステップＳ２において走査信号線及び
補助容量線のパターン検査を行った後、ステップＳ３，
Ｓ４にてＳｉＮからなる第１の絶縁膜を４０００Ａ（オ
ングストローム），ＴＦＴのチャネル領域となるａ−Ｓ
ｉ膜を１０００Ａ，それぞれＣＶＤ（Chemical Vapor D
eposition)法で基板３１全体に被膜する。

【００２５】次に、ステップＳ５にてＳｉＮからなるＴ
ＦＴのチャネルのエッチング保護膜を同様にＣＶＤ法に
よって２０００Ａ被膜した後、この保護膜のみを所定の
形状にフォト・エッチングにより加工する。

【００２６】次にステップＳ６にてＣＶＤ法によりｎ＋
型ａ−Ｓｉ膜を１０００Ａ被膜し、続いてＡｌスパッタ
法により５０００Ａ成膜した後、ステップＳ７でフォト
・エッチングによってａ−Ｓｉとｎ＋型ａ−Ｓｉ及びＡ
ｌを所定の形状に加工してＴＦＴのチャネル、ソース、
ドレイン電極、表示信号線と補助容量線給電配線及びそ
の他の表示信号線層を形成する。

【００２７】次に、ＳｉＮからなる第２の絶縁膜をＣＶ
Ｄ法により２０００Ａ成膜する。その次にステップＳ８
にてフォト・エッチングによって第１及び第２の絶縁膜
を所定の形状に加工し、走査信号線と補助容量線及び表
示信号線の給電電極を露出させ、ソース電極と表示画素
電極との接続手段としての配線、走査信号線配線層と表
示信号線層配線との接続手段としての配線を形成する。

【００２８】次にステップＳ９にてスパッタによりＩＴ
Ｏ膜を基板全面に１０００Ａ成膜した後、フォト・エッ
チングによって表示画素電極１３と画素電極層接続配線
を所定の形状に加工する。このときの電極配線基板の概
略平面図を図２３に示す。このようにしてアレイ基板が
完成する。

【００２９】また、ショートリング切り離しは表示装置
完成後でなく途中のアレイ基板完成時に行われるため、
切り離し後は静電破壊による表示不良が生じることを防
止できない。

【００３０】また、電極配線相互間に放電用の突起を形
成する方法は、一つの工程で形成されるいわゆる同一層
に形成されている電極配線相互間では比較的簡単に実現
できるが、二つの電極配線が互いに異なる工程で形成さ
れ、相互間に層間絶縁膜等が介在するような場合には、
製造時にこの両者の間で生じる放電による静電破壊を防
止するための電気的な接続を特別に形成することは極め
て困難である。

【００３１】図２２の従来の製造工程の場合には、走査
信号線層の形成工程（Ｓ１）、絶縁膜形成工程（Ｓ
３）、表示信号線層形成工程（Ｓ４）、保護膜形成工程
（Ｓ５）、各種電極形成のための絶縁膜加工工程、表示
画素電極層形成工程（Ｓ９）の順に各工程を経てアレイ
基板が形成されるため、最初に形成される走査信号線層
とその後で形成される表示信号線層とを直接に電気的に
接続させることは、両者の間に導電膜あるいは絶縁膜が
形成されているために困難である。

【００３２】例えば、両層を電気的に接続するためには
製造工程の最後のステップ（Ｓ９）で最上層に形成され
る表示画素電極層の接続配線を介さなければならない。
このため、表示画素電極層成膜以前の工程において、走
査信号線層と表示信号線層とは電気的に絶縁された状態
にある。この結果、走査信号線層形成（Ｓ１）後から表
示画素電極層成膜（Ｓ９）までの工程において、基板３
１が静電気を帯電した場合、走査信号線層３２ａと表示
信号線６との間で帯電した静電荷の放電による静電破壊
が生じやすい。

【００３３】そこで、この発明は、絶縁基板上に製造工
程の異なるステップで形成される二つの電極配線間の絶
縁膜にその後の製造工程で絶縁破壊が生じるのを未然に
防止でき、製造歩留まりを向上させることができる電極
配線基板およびこれを用いた表示装置を提供することを
目的とする。

【００３４】

【課題を解決するための手段】この発明の電子部品の電
極配線基板は、絶縁基板と、この絶縁基板上に形成され
た第１の電極配線と、この第１の電極配線の上に形成さ
れた絶縁層と、この絶縁層の上に形成された第２の電極
配線とを具備し、前記第１、第２の電極配線はそれぞれ
前記絶縁層を挟んで対向する位置に放電部位を有するよ
うに構成されている。

【００３５】また、この発明の表示装置は、絶縁性基板
上に形成された複数の走査線と、この走査線の上に形成
された絶縁層と、前記絶縁層上に配設され、前記走査線
と互いに交差するように配列された信号線と、前記複数
の走査線と信号線とが前記絶縁層を介して互いに交差し
て形成される各格子内ごとに配設された画素電極と、を
備えた画素電極アレイ基板と、前記画素電極アレイ基板
に対向する対向基板と、前記画素電極アレイ基板と前記
対向基板との間に保持される光変調層とを備えた表示装
置において、前記画素電極が形成される領域外で絶縁層
を挟んで対向する前記走査線と前記信号線の一部にはそ
れぞれ放電部位が形成されていることを特徴とする。

【００３６】上記の構成により絶縁基板上に製造工程の
異なるステップで形成される二つの電極配線、たとえば
走査信号線層形成後から表示画素電極層形成までの工程
において帯電した静電荷が画素電極が形成される領域内
で走査信号線層と表示信号線層との間で放電することに
よって生じる静電破壊を抑制することができ、製造歩留
まりを向上させることができる。

【００３７】

【発明の実施の形態】以下、この発明を液晶表示装置に
適用した第１の実施の形態について図面を参照して説明
する。

【００３８】図１はこの一実施例の液晶表示装置のアレ
イ基板の製造工程の途中における半完成品の一部を示す
平面図、図２は図１中のＩＩ−ＩＩ線に沿って切断して
矢印方向に見た断面図である。

【００３９】ガラス基板４０の表面上には走査信号線４
１ａ，４１ｂと補助容量線４２ａ，４２ｂとが交互にか
つ互いに平行に形成される。走査信号線４１ａ，４１ｂ
の夫々の一端近傍には矩形状に広く形成された走査信号
線検査電極４３ａ，４３ｂが設けられる。同様に、補助
容量線４２ａ，４２ｂの一端にも矩形状に広く形成され
た補助容量線検査電極４４ａ，４４ｂが形成される。こ
の走査信号線４１ａ，４１ｂは例えばＴａを用いるが、
他にＭｏＴａやＡｌＮｄなどを用いて形成することもで
きる。

【００４０】走査信号線検査電極４３ａ，４３ｂと補助
容量線検査電極４４ａ，４４ｂの互いに対向する端面の
両端部には夫々一対づつの放電突起４５ａ〜４５ｊが形
成されている。

【００４１】補助容量線検査電極４４ａ，４４ｂに形成
された放電突起４５ｂ，４５ｄ，４５ｆ，４５ｈ，４５
ｊにはそれぞれ絶縁突起部４６ａ〜４６ｅが対応して形
成されている。これらの絶縁突起部４６ａ〜４６ｅはい
ずれも対向する一対の放電突起を結ぶ直線に対して横切
る方向に長く伸びた断面がほぼ矩形の形状を有する。

【００４２】図２は図１に示した走査信号線検査電極４
３ｂに形成された放電突起４５ｅと補助容量線検査電極
４４ａに形成された放電突起４５ｆを通るＩＩ−ＩＩ線
で切断した断面図である。但し、図２の製造工程は図１
の製造工程のステップより数工程後のものである。

【００４３】図２において、ガラス基板４０の上に形成
された走査信号線検査電極４３ｂと補助容量線検査電極
４４ａとは絶縁性のＳｉＯ膜４７で全面が覆われ、この
ＳｉＯ膜４７の上面には補助容量線検査電極４４ａに形
成された放電突起４５ｆに対応する部分に前記絶縁突起
部４６ｃが形成されている。他の絶縁突起部４６ａ、４
６ｂ，４６ｄ，４６ｅについても同様の位置関係で放電
突起４５ｂ，４５ｄ，４５ｈ，４５ｊに対応して形成さ
れる。

【００４４】図２において、ＳｉＯ膜４７の上に形成さ
れた絶縁突起部４６ｃを覆うように絶縁膜４８が形成さ
れ、さらにその上に補助容量線給電配線４９が形成され
る。この補助容量線給電配線４９は補助容量線検査電極
４４ａ，４４ｂとほぼ同じ幅を持ち、走査信号線４１
ａ，４１ｂと補助容量線４２ａ，４２ｂとにほぼ直交す
る方向に連続して形成される。

【００４５】前記のように、絶縁突起部４６ａ〜４６ｅ
はいずれも対向する一対の放電突起を結ぶ直線に対して
横切る方向に長く伸びた断面がほぼ矩形の形状を有する
ため、これらの上に形成される補助容量線給電配線４９
の段差部の端縁部分も放電突起４５ａ，４５ｃ，４５
ｅ，４５ｇ，４５ｉに対向する部分が長くなり、それだ
け放電が生じやすくなっている。

【００４６】図２に示したように補助容量線給電配線４
９が形成された製造工程で、図１に示したように画素電
極形成領域に正の静電気の帯電部分１９が形成されたと
きは、この正の電荷が走査信号線４１ａ、走査信号線検
査電極４３ａ，補助容量線４２ａ，補助容量線検査電極
４４ａに分布する。

【００４７】この結果、補助容量線検査電極４４ａに絶
縁膜４８を介して対向している補助容量線給電配線４９
に静電誘導により数千ボルトの負の電荷が生じ、この補
助容量線給電配線４９の下面に形成された段差部の端縁
部分に電界が集中し、放電経路Ｃを介して補助容量線検
査電極４４ａとの間に放電が生じる。

【００４８】この放電により画素電極形成領域に蓄積さ
れた正の静電気の帯電部分１９が消滅する。なお、放電
経路Ｃは絶縁膜４８とＳｉＯ膜４７とを通るため、ここ
にピンホールが形成されてしまうが、このピンホールは
既に補助容量線給電配線４９によって覆われているの
で、この後の製造工程でこのピンホールに導電体が入り
込んで不所望の導電通路が形成されてしまうようなこと
はない。

【００４９】また、図１、図２に示したように、補助容
量線検査電極４４ａに正の電荷があるために、この放電
突起４５ｆに対向する走査信号線検査電極４３ｂの放電
突起４５ｅにも静電誘導で負の電荷が現れ、放電経路Ｄ
を介して放電が起きる。

【００５０】このようにして製造工程の途中において画
素電極形成領域に静電気が生じてもこれらは直ちにその
画素電極形成領域の周囲に形成された放電経路で放電さ
れてしまうので、製造歩留まりを低下させるような位置
での放電が防止できる。

【００５１】尚、何らかの原因で補助容量線給電配線４
９に静電気が蓄積されたときは、これに対向する電極４
４ａとの間に高い電位差が生じるとともに、電極４３ｂ
との間にも高い電位差が生じる。このため、図２におい
て電極４９の段差部４９Ａの下端部で電極４３ｂに面す
る方の端縁部に電界が集中し、放電経路Ｅを介して放電
が生じる。

【００５２】図３、図４は図１、図２に示した製造工程
の更に後の工程における配線電極基板の平面図および断
面図を示すもので、図２の工程で補助容量線給電配線４
９が形成された後で全面を絶縁性の保護膜５０で覆い、
補助容量線給電配線４９の表面の一部であって補助容量
線検査電極４４ａ，４４ｂに対応する部分にエッチング
により第１コンタクトホール５１を形成する。

【００５３】さらにこの第１コンタクトホール５１に隣
接し、かつ補助容量線検査電極４４ａ，４４ｂに対応す
る部分に第２コンタクトホール５２が形成される。第１
コンタクトホール５１は保護膜５０を除去して補助容量
線給電配線４９の表面を露出させるもので、第２コンタ
クトホール５２は絶縁膜４７を除去して補助容量線検査
電極４４ｂの表面を露出させる。

【００５４】第１、第２コンタクトホール５１、５２が
形成された後で、これらのコンタクトホール５１、５２
内には表示画素電極層接続配線５３が形成される。この
工程まで進むと、この表示画素電極層接続配線５３を介
して補助容量線給電配線４９と補助容量線検査電極４４
ｂとが接続されることになり、図２で説明した放電経路
Ｃを用いる必要はなくなる。

【００５５】以上の工程を経て最終的に図６に示した構
成を有する電極配線基板、すなわち液晶表示装置のアレ
イ基板が形成される。図６において、基板４０上の表示
領域内にマトリクス状に配列された画素電極５５はそれ
ぞれ走査信号線４１ａ〜４１ｎに対して直交する方向に
配列された複数の表示信号線５８ａ〜５８ｎとＴＦＴ素
子５６を介して接続されている。このＴＦＴ素子５６の
ゲートＧは走査信号線４１ａ〜４１ｎに接続され、その
一端は走査信号線検査電極４３ａ〜４３ｎを介して表示
領域の外側に形成された複数のパッド５７ａ〜５７ｎに
接続される。複数の表示信号線５８ａ〜５８ｎの一端は
表示領域の外側で複数のパッド５９ａ〜５９ｎに接続さ
れる。

【００５６】ここで、図５を参照して図１ないし図４，
および図６で説明した構成の電極配線基板の製造工程を
説明する。

【００５７】先ず、最初のステップＳ１１において、絶
縁基板４０上にスパッタ法によりＴａ膜を３０００Ａの
厚さに成膜した後、フォト・エッチングによって図１に
示したように走査信号線４１ａ、４１ｂ，補助容量線４
２ａ，４２ｂ，及び両配線に接続し且つ互いに対向する
位置に帯電した静電気の放電を誘発するための突起４５
ａ〜４５ｊを有する検査用電極４３ａ〜４３ｃ，４４
ａ，４４ｂを所定の形状に加工する。ここで、Ｔａの代
わりにＭｏＴａあるいはＡｌＮｄなどを用いることもで
きる。

【００５８】図１のＩＩ−ＩＩ線で切って矢印方向に見
た断面図を図２に示す。図２において、電極４３ｂと４
４ａとの間のギャップｄが放電間隙として動作する部分
であって、前述のように、その寸法は製造工程中にここ
に生じる静電気による数千ボルトの高電圧により放電す
るが、製品として出荷された後で正常の使用状態で生じ
る精々数十ボルトの電圧では放電が起きないような値に
設定されている。

【００５９】図２において、ガラス基板４０の上に形成
された走査信号線検査電極４３ｂと補助容量線検査電極
４４ａとは絶縁性のＳｉＮ膜４７で全面が覆われ、この
ＳｉＮ膜４７の上面には補助容量線検査電極４４ａに形
成された放電突起４５ｆに対応する部分に絶縁突起部４
６ｃが形成される。他の絶縁突起部４６ａ、４６ｂ，４
６ｄ，４６ｅについても同様の位置関係で放電突起４５
ｂ，４５ｄ，４５ｈ，４５ｊに対応して形成される。

【００６０】図２において、ＳｉＮ膜４７の上に形成さ
れた絶縁突起部４６ｃを覆うように絶縁膜４８が形成さ
れ、さらにその上に補助容量線給電配線４９が形成され
る。この補助容量線給電配線４９は補助容量線検査電極
４４ａ，４４ｂとほぼ同じ幅を持ち、走査信号線４１
ａ，４１ｂと補助容量線４２ａ，４２ｂとにほぼ直交す
る方向に連続して形成される。

【００６１】前記のように、絶縁突起部４６ａ〜４６ｅ
はいずれも対向する一対の放電突起を結ぶ直線に対して
横切る方向に長く伸びた断面がほぼ矩形の形状を有する
ため、これらの上に形成される補助容量線給電配線４９
の段差部の端縁部分も放電突起４５ａ，４５ｃ，４５
ｅ，４５ｇ，４５ｉに対向する部分が長くなり、それだ
け放電が生じやすくなっている。

【００６２】次にステップＳ１２において走査信号線及
び補助容量線のパターン検査を行った後、ステップＳ１
３，Ｓ１４にてゲート絶縁膜としてＳｉＮからなる第１
の絶縁膜を４０００Ａ厚で形成し，ついでＴＦＴのチャ
ネル領域となるａ−Ｓｉ膜を１０００Ａ厚で，それぞれ
ＣＶＤ（Chemical Vapor Deposition)法で基板４０全体
に被膜する。

【００６３】次に、ステップＳ５にてＳｉＮからなるＴ
ＦＴのチャネルのエッチング保護膜を同様にＣＶＤ法に
よって２０００Ａ被膜した後、この保護膜のみを所定の
形状にフォト・エッチングにより加工する。このチャネ
ルのエッチング保護膜を形成する工程で、図２に示した
突起部材４６ｃをＳｉＯ膜４７上に形成する。この突起
部材４６ｃはその後の工程で補助容量線給電電極４９に
段差部４９Ａを形成するためのパターンである。この突
起部材即ち段差部４６ｃの高さは１０００オングストロ
ーム以上、望ましくは２０００オングストロームから３
３００オングストロームの間の寸法に形成される。

【００６４】このときの突起部材４６ａ〜４６ｅを形成
した絶縁基板４０の概略平面図を図１に示した。

【００６５】次にステップＳ１６にてＣＶＤ法によりｎ
＋型ａ−Ｓｉ膜を１０００Ａ被膜し、続いてＡｌスパッ
タ法によりアルミ膜を５０００Ａ成膜した後、ステップ
Ｓ１７でフォト・エッチングによってａ−Ｓｉ膜とｎ＋
型ａ−Ｓｉ膜及びＡｌ膜を所定の形状に加工して、図６
に示したように、ＴＦＴ５６のチャネル、ソース電極５
６ａ、ドレイン電極５６ｂ、表示信号線５８ａ〜５８ｎ
と補助容量線給電配線４９及びその他の表示信号線層を
形成する。この際に図２の断面図に示したように補助容
量線給電配線４９の一部に段差部４９Ａが形成される。
なお、この表示信号線層はＡｌの他にＭｏ／Ａｌ／Ｍｏ
の積層構造、Ｍｏ単層、あるいはＡｌＮｄなどを用いて
形成される。

【００６６】次に、ＳｉＮからなる第２の絶縁膜をＣＶ
Ｄ法により２０００Ａ成膜する。その次にステップＳ１
８にてフォト・エッチングによって第１及び第２の絶縁
膜を所定の形状に加工し、走査信号線と補助容量線及び
表示信号線の給電電極を露出させ、ソース電極と表示画
素電極との接続手段としての配線、走査信号線配線層と
表示信号線層配線との接続手段としての配線を形成す
る。

【００６７】最後にステップＳ１９にてスパッタにより
透明電極であるＩＴＯ膜を基板全面に１０００Ａ成膜し
た後、フォト・エッチングによって表示画素電極５５と
画素電極層接続配線５３を所定の形状に加工する。この
透明電極としては、ＩＴＯ膜の他、ＩｎＺｎＯやアモル
ファスＩＴＯを用いて形成することもできる。なお、ア
モルファスＩＴＯを用いる場合はこれのエッチング溶液
としてＡｌを侵さないシュウ酸を用いるため、表示信号
線としてもＡｌを用いることが望ましい。

【００６８】このようにしてアレイ基板が完成する。

【００６９】導体内の電荷分布は、曲率半径の小さい部
分に集中することが広く知られている。このため、走査
信号線検査電極４３ｂと補助容量線検査電極４４ａの
間、あるいは走査信号線検査電極４３ｂと補助容量線給
電配線４９の電荷は図２に示すように夫々の突起部に集
中する。この結果互いに対向した突起４５ｅ，４５ｆ、
および段差部４９Ａ相互間に強い電場が形成され、放電
が生じ易くなっている。

【００７０】この結果、図２の放電経路Ｃ，Ｄ，Ｅに示
すような、補助容量線給電配線４９の段差部４９Ａと走
査信号線検査電極４３ｂあるいは補助容量線検査用電極
４４ａとの間で帯電した静電荷の放電が生じやすくな
り、図１の放電経路Ｆに示すような走査信号線４１ｂと
補助容量線検査電極４４ａとの対向部での不用意な放電
が抑制される。

【００７１】このことは、図１、図２に示すように、走
査信号線層４１ｂと電気的に絶縁された補助容量線給電
配線４９の形成後から図４に示した表示画素電極層接続
配線５３を成膜するまでの工程においても同様である。

【００７２】特に、補助容量線給電配線４９に段差部４
９Ａを形成することによって図２に示すように、段差部
４９Ａに電荷が集中するため、絶縁基板４０に垂直方向
の電場が強まる。この結果、段差部４９Ａにおいて図２
の放電経路Ｃ，Ｅに示すような、走査信号線層４３ｂと
補助容量線給電配線４９との間で放電が生じ易くなる。

【００７３】又、段差部４９Ａを形成する手段によって
は、段差部４９Ａの絶縁膜４７、４８の膜質が変質し、
他の場所に比べて静電耐圧が低下することがある。この
結果、段差部４９Ａにおける走査信号線層４３ｂと補助
容量線給電配線４９との間での放電がより一層生じ易く
なる。

【００７４】従って、静電破壊による層間ショートに起
因した表示不良品の発生を低減することができ、製造歩
留まりを向上させることができる。

【００７５】上記の実施例で図１に示したＳｉＮによる
突起部４６ａ〜４６ｅの形成を自己整合型で行う実施例
の構成を図７および図８で説明する。図７は図１に対応
する工程における絶縁基板４０の平面図であり、図１と
異なるところは突起部４６ａ〜４６ｅの部分のみであ
り、図７では代表して円ＶＩＩＩＡで囲んで示した突起
部４６ｅの部分のみを説明するが、図７のその他の部分
は図１と同一の参照番号を付して詳細な説明は省略す
る。

【００７６】図７の円ＶＩＩＩＡの部分を拡大して図８
Ａに示す。図において、セルフアライメント形成によ
り、ＳｉＮによる突起部４６ｅの短軸方向の辺が、その
下方に形成されている補助容量線検査電極４４ｂの突起
部４５ｊの斜辺とほぼ平行に形成されていることを特徴
とする。

【００７７】即ち、製造時には，図８Ｂに示すように、
ガラス基板４０の表面に形成された補助容量線検査電極
４４ｂの突起部４５ｊに対応させてＳｉＯ膜４７の表面
にａ−Ｓｉ膜６１を形成し、さらにその上にＳｉＮ膜６
２を形成する。その後、突起部４６ｅに対応する平面形
状を有するマスク６３をレジストを用いて形成し、エッ
チングを行い、ＳｉＮ膜６２、ａ−Ｓｉ膜６１を除去し
てマスク６３の下方に突起部４６ｅを残し、最後にマス
ク６３を除去する。その後の工程は前記の実施例と同じ
である。

【００７８】また、上記の二つの実施例はいずれもＳｉ
Ｎにより突起部を形成し、これに基づいて補助容量線給
電電極を形成するときに段差部を形成するようにしてい
るが、この段差部を形成する代わりに図９に示したよう
に、補助容量線給電配線４９の側面の下端のエッジ部４
９Ｅが丁度その下にある補助容量線検査電極４４の突起
部４５の上端の屈曲部４５Ａと近接し、かつ走査線検査
電極４３の突起部４５と対向するように配置するよいに
してもよい。これにより、段差部を形成しなくても実質
的に放電突起部が形成され、放電経路Ｃ´，Ｅ´が形成
される。

【００７９】図１０ないし図１２はこの発明の更に他の
実施例を示す。この実施例ではアレイ基板７０の画像形
成部７１の外側のアレイ基板７０から図示しない対向基
板上の対向電極に対する給電のための配線部分７２に前
記実施例と同様の層間放電経路を形成するものである。

【００８０】図１１は図１０の円ＸＩに囲まれた部分を
拡大して示す平面図であり、図１２は図１１の線ＸＩＩ
−ＸＩＩで切断して矢印方向に示す断面図である。図１
１、図１２において、ガラス基板７３の表面には第１層
の第１の給電配線層７５が形成される。この第１層の給
電配線層７５の先端には放電突起７５Ａが形成されてい
る。さらに、この放電突起７５Ａと所定距離をおいて放
電突起７６Ａを有する第２の給電配線層７６が同じ第１
層に形成される。ここで、第１層の給電配線層７５は走
査線と同一工程で形成される。

【００８１】第１層に形成されたこれら第１、第２の給
電配線層７５、７６の上には層間絶縁層７７が形成され
る。この層間絶縁膜７７には第１層の給電配線層７５を
露出させるコンタクトホール７８が形成される。この層
間絶縁膜７７上には第２層の給電配線層７９，８０が形
成され、その上には絶縁層８１が形成される。第２層の
一方の給電配線層７９の上に形成された絶縁層８１には
この給電配線層７９を露出させるコンタクトホール８２
が形成され、全体が第３層の導電膜８３により覆われ
て、コンタクトホール７８、８２間が接続される。ここ
で、第２層の給電配線層８０は信号線と、第３層の導電
膜８３は画素電極と各々同一工程で形成される。

【００８２】図１２は図１１のＸＩＩ−ＸＩＩ線に沿っ
て切断して矢印で示した方向に見た断面図である。

【００８３】ここで、全体が第３層の導電膜８３により
覆われた後では第１層の給電配線層７５と第２層の給電
配線層７９，８０との間が電気的に接続されるので、製
造工程の途中において第１層の給電配線層７５あるいは
第２層の給電配線層７９，８０に高電圧の静電気が帯電
されても問題はない。

【００８４】一方、第３層の導電膜８３により覆われる
以前の状態では、第１層の給電配線層７５あるいは第２
層の給電配線層７９，８０に高電圧の静電気が帯電され
ると、第１層に形成されたこれら第１、第２の給電配線
層７５、７６の複数の放電突起７５Ａ，７６Ａの間で放
電が生じ、あるいは第１層に形成されたこれら第１、第
２の給電配線層７５、７６と第２層の給電配線層７９，
８０との間で層間絶縁層７７を介して放電が生じる。

【００８５】例えば、図１２において、第１層に形成さ
れた第１の給電配線層７５と第２層の給電配線層７９，
８０との間に高い電圧が印加されると、これらの第２層
の給電配線層７９，８０の端部のエッジ部との間に放電
経路Ｆ，Ｆ´が形成され、安全に放電が行われる。

【００８６】又、本発明は、各画素に配置されるＴＦＴ
と同様に形成される可変抵抗素子を介して各走査信号線
及び表示信号線をショートリングと電気的に接続する場
合においても有効である。これは、可変抵抗素子自体及
び可変抵抗素子とショートリングとの電気的接続を表示
画素電極層の成膜によって行うため、表示画素電極層の
成膜以前の工程においてショートリング構造は未完成で
あり、静電破壊防止には寄与しないからである。

【００８７】図１３はこの発明による他の実施例の製造
工程におけるアレイ基板の未完成構造を示す。図におい
て、走査線給電電極９１ａ，９１ｂが夫々走査線検査電
極９４ａ，９４ｂを介して走査線９５ａ，９５ｂに接続
される。補助容量線給電電極９２は共通に補助容量線９
６ａ，９６ｂに接続される。図１３は走査線９５ａ，９
５ｂとＴＦＴ９３ａ，９３ｂのゲートとを含む走査線層
が形成された状態を示す。したがって、走査線９５ａ，
９５ｂはこの段階ではショートリングＴＦＴ９３ａ，９
３ｂを介して信号線９７には接続されていない。このシ
ョートリングＴＦＴ９３ａ，９３ｂは後の製造工程で完
成されるものである。したがって、走査線９５ａ，９５
ｂと信号線９７とはこの段階ではお互いに接続されてい
ない。

【００８８】この段階の製造工程において不所望の絶縁
破壊不良を防止するために、図１３に示した構成では補
助容量線給電電極９２と走査線検査電極９４ａ，９４ｂ
に形成された放電突起９８を含む。これらの電極９２、
９４ａ，９４ｂは異なる製造工程で形成され、絶縁層
（図示せず）はこれらの電極９２、９４ａ，９４ｂ間に
形成される。

【００８９】したがって、ショートリングＴＦＴ９３
ａ，９３ｂが完成されるまでは、不必要な電荷は前記の
実施例と同様に放電突起９８を介して放電することがで
き、これらの電極９２、９４ａ，９４ｂ間の交差部にお
ける短絡を効果的に防止することができる。

【００９０】図１４はこの発明による表示装置の信号線
と画素電極との間に接続されるＴＦＴスイッチング素子
の構成の一例を示す。図において、ゲート電極１０７が
ガラス基板１００上に形成される。このゲート電極１０
７に接続された走査線（図示せず）も同じ層に形成され
る。ゲート電極１０７を含む基板１００の全面はゲート
絶縁層１０６により被覆され、このゲート絶縁層１０６
の上には、ａ−ｓｉ半導体層１０４が形成される。

【００９１】オーミックコンタクト層１０５が半導体層
１０４上に形成され、層１０４、１０５間には後の工程
でエッチング孔１０８が形成される部分にエッチング保
護膜１０２が形成され、ソース電極１０１とドレイン電
極１０３とがゲート電極１０７上に形成される。エッチ
ング保護膜１０２は、放電突起部が形成される工程にお
いて形成される。このように、ＴＦＴスイッチング素子
が基板１００上に形成される。

【００９２】

【発明の効果】以上詳述したようにこの発明によれば、
電気的に絶縁されて積層されている走査信号線層と表示
信号線層とが重なる領域の中で、例えば画素電極形成領
域外などの静電荷の放電を誘発する突起部を形成可能な
領域において、両層間の絶縁膜に段差部を形成する等に
よって、対向する電極相互間の垂直方向の放電、即ち両
層間の放電を誘発させることができる。この結果、静電
破壊に起因した表示不良品の発生を低減することがで
き、製造歩留まりを向上させることができる電極配線基
板およびこれを用いた表示装置を提供することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例のアレイ基板の製造工程途
中における平面構造を示す平面図。

【図２】図１の工程の更に後の工程におけるＩＩ−ＩＩ
線で切断して矢印方向に見たアレイ基板の断面構造を示
す断面図。

【図３】図２の製造工程の更に後の工程途中におけるア
レイ基板の平面構造を示す平面図。

【図４】図３の工程の更に後の工程におけるＩＶ−ＩＶ
線で切断して矢印方向に見たアレイ基板の断面構造を示
す断面図。

【図５】この発明の一実施例のアレイ基板の製造工程の
流れを示す図。

【図６】図５の製造工程の最終工程におけるアレイ基板
の平面構造を概略的に示す構成図。

【図７】この発明の他の実施例のアレイ基板の製造工程
途中における平面構造を示す平面図。

【図８】（ａ），（ｂ）は夫々図７中の円ＶＩＩＩＡの
内部を拡大して示す平面図ならびに断面構造を示す図。

【図９】この発明の更に他の実施例のアレイ基板の製造
工程途中における一部の断面構造を示す図。

【図１０】この発明の他の実施例のアレイ基板の製造工
程途中における平面構造を示す平面図。

【図１１】図１０中の円ＸＩの内部を拡大して示す平面
図。

【図１２】図１１の線ＸＩＩ−ＸＩＩで切断して矢示方
向に見た断面図。

【図１３】この発明の更に他の実施例の製造工程途中に
おけるアレイ基板を示す平面図。

【図１４】この発明による実施例のアレイ基板中に形成
されたスイッチング素子の構造を示す断面図。

【図１５】従来のアレイ基板の電極配線構造を示す図。

【図１６】従来のアレイ基板の製造装置の一部を示す斜
視図。

【図１７】図１６に示すアレイ基板における静電気の放
電状態を示す図。

【図１８】積層構造の電極間で放電が生じたときの放電
破壊の状態を示す断面図。

【図１９】図１８で形成された放電破壊箇所に導電体が
入り込んだ状態を示す図。

【図２０】従来の放電破壊を防止する一つの方法を示す
アレイ基板の平面図。

【図２１】図２０のＸＸＩ−ＸＸＩ線で切断して矢印方
向に見た断面図。

【図２２】図２０のアレイ基板の製造工程を示す流れ
図。

【図２３】図２２の製造工程の最終工程におけるアレイ
基板の概略平面図。

【符号の説明】

４０…ガラス基板 ４１ａ，４１ｂ…走査信号線 ４２ａ，４２ｂ…補助容量線 ４３ａ〜４３ｂ…走査信号線検査電極 ４４ａ，４４ｂ…補助容量線検査電極 ４５ａ〜４５ｊ…放電突起 ４６ａ〜４６ｅ…絶縁突起部 ４７…ＳｉＯ膜 ４８…絶縁膜 ４９…補助容量線給電配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０５Ｋ 1/02 Ｈ０１Ｌ 29/78 ６１２Ａ ６２３Ａ ６２６Ａ

Claims (21)

【特許請求の範囲】
1. 【請求項１】 絶縁基板と、 この絶縁基板上に形成された第１の電極配線と、 この第１の電極配線の上に形成された絶縁層と、 この絶縁層の上に形成された第２の電極配線とを具備
   し、 前記第１、第２の電極配線はそれぞれ前記絶縁層を挟ん
   で対向する位置に放電部位を有することを特徴とする電
   子部品の電極配線基板。
2. 【請求項２】 前記第１、第２の電極配線は夫々帯状に
   形成され、その側面エッジ部が前記放電部位として前記
   絶縁層を挟んで互いに近接して形成されていることを特
   徴とする請求項１に記載の電子部品の電極配線基板。
3. 【請求項３】 前記第１、第２の電極配線は前記放電部
   位の少なくとも一方に電界を集中させる放電突起部を有
   することを特徴とする請求項１に記載の電子部品の電極
   配線基板。
4. 【請求項４】 前記絶縁層の前記放電部位に対応する位
   置には段差が形成され、この絶縁層の上に形成された前
   記第２の電極配線はこの絶縁層の表面と前記段差の側面
   との間に形成された前記放電部位に相当する突起部を有
   することを特徴とする請求項１に記載の電子部品の電極
   配線基板。
5. 【請求項５】 絶縁基板上に形成された複数の走査線
   と、この走査線の上に形成された絶縁層と、前記絶縁層
   上に配設され、前記走査線と互いに交差するように配列
   された信号線と、前記複数の走査線と信号線とが前記絶
   縁層を介して互いに交差して形成される各格子内ごとに
   配設された画素電極と、を備えた画素電極アレイ基板
   と、前記画素電極アレイ基板に対向する対向基板と、前
   記画素電極アレイ基板と前記対向基板との間に保持され
   る光変調層とを備えた表示装置において、 前記画素電極が形成される領域外で絶縁層を挟んで対向
   する前記走査線と前記信号線の一部にはそれぞれ放電部
   位が形成されていることを特徴とする表示装置。
6. 【請求項６】 前記走査線と信号線は夫々帯状に形成さ
   れ、その側面エッジ部が前記放電部位として前記絶縁層
   を挟んで互いに近接して形成されていることを特徴とす
   る請求項５に記載の表示装置。
7. 【請求項７】 前記走査線と信号線は前記放電部位の少
   なくとも一方に放電突起部を有することを特徴とする請
   求項５に記載の表示装置。
8. 【請求項８】 前記絶縁層の前記放電部位に対応する位
   置には段差が形成され、この絶縁層の上に形成された前
   記信号線はこの絶縁層の表面と前記段差の側面との間に
   形成された前記放電部位に相当する突起部を有すること
   を特徴とする請求項５に記載の表示装置。
9. 【請求項９】 前記突起部の高さが１０００オングスト
   ローム以上である、請求項８に記載の表示装置。
10. 【請求項１０】 前記突起部の高さが２０００オングス
    トローム以上である、請求項９に記載の表示装置。
11. 【請求項１１】 前記信号線と画素電極との間に夫々ス
    イッチング素子が形成され、前記突起部はこのスイッチ
    ング素子の形成時に用いられるエッチング保護膜と同工
    程で形成される請求項８に記載の表示装置。
12. 【請求項１２】 絶縁基板上に形成された複数の走査線
    および複数の補助容量線と、該走査線および補助容量線
    が形成された層とは異なる層に絶縁層を介して配設さ
    れ、前記走査線および補助容量線と互いに交差するよう
    に配列された信号線と、前記複数の走査線と前記複数の
    信号線とが互いに交差して形成される各格子内ごとに配
    設された画素電極と、を備えた画素電極アレイ基板と、
    前記画素電極アレイ基板に対向する対向基板と、前記画
    素電極アレイ基板と前記対向基板との間に保持される光
    変調層とを備えた表示装置において、 前記絶縁層を挟んで対向する前記走査線と補助容量線の
    一方もしくは両方とこれに対応する前記信号線と同工程
    でほぼ平行に帯状に配設され、前記補助容量線を電気的
    に接続する補助容量線給電配線には、それぞれ放電用部
    位が形成されていることを特徴とする表示装置。
13. 【請求項１３】 前記絶縁層の前記放電部位に対応する
    位置には段差が形成され、この絶縁層の上に形成された
    補助容量線給電配線はこの絶縁層の表面と前記段差の側
    面との間に形成された前記放電部位に相当する突起部を
    有することを特徴とする請求項１２に記載の表示装置。
14. 【請求項１４】 前記突起部の高さが１０００オングス
    トローム以上である、請求項１３に記載の表示装置。
15. 【請求項１５】 前記突起部の高さが２０００オングス
    トローム以上である、請求項１４に記載の表示装置。
16. 【請求項１６】 前記信号線と画素電極との間に夫々ス
    イッチング素子が形成され、前記突起部はこのスイッチ
    ング素子の形成時に用いられるエッチング保護膜と同工
    程で形成される請求項１３に記載の表示装置。
17. 【請求項１７】 第１のコンタクトホールと第２のコン
    タクトホールとが形成され、前記補助容量線給電配線と
    補助容量線検査電極とが画素電極層接続配線に接続され
    ることを特徴とする、請求項１３に記載の表示装置。
18. 【請求項１８】 絶縁基板上に形成された複数の走査線
    と、該走査線が形成された層とは異なる層に絶縁層を介
    して配設され、前記走査線と互いに交差するように配列
    された信号線と、前記複数の走査線と前記複数の信号線
    とが互いに交差して形成される各格子内ごとに配設され
    た画素電極と、を備えた画素電極アレイ基板と、前記画
    素電極アレイ基板に対向する対向電極を有する対向基板
    と、前記画素電極アレイ基板と前記対向基板との間に保
    持される光変調層とを備えた表示装置において、 前記前記画素電極アレイ基板には前記対向電極に給電す
    るための給電配線が配置され、この給電配線は互いに層
    間絶縁膜を挟んで形成された第１、第２の給電配線層を
    有し、この第１、第２の給電配線層間で放電が行われる
    ことを特徴とする表示装置。
19. 【請求項１９】 絶縁基板上に形成された複数の走査線
    と、該走査線が形成された層とは異なる層に絶縁層を介
    して配設され、前記走査線と互いに交差するように配列
    された信号線と、前記複数の走査線と前記複数の信号線
    とが互いに交差して形成される交差点ごとに配設された
    画素電極とを備えた電極配線基板において、 前記電極配線基板は更に外部回路に給電するための給電
    配線を有し、この給電配線は互いに層間絶縁膜を挟んで
    形成された第１、第２の給電配線層を有し、この第１、
    第２の給電配線層間で放電が行われることを特徴とする
    電極配線基板。
20. 【請求項２０】 絶縁基板上に形成された複数の走査線
    および複数の補助容量線を形成し、該走査線および補助
    容量線が形成された層とは異なる層に絶縁層を介して前
    記走査線および補助容量線と互いに交差するように信号
    線を形成し、前記複数の走査線と前記複数の信号線とが
    互いに交差して形成される各格子内ごとに画素電極を配
    設するステップにより画素電極アレイ基板を形成し、前
    記画素電極アレイ基板に対向して対向基板を配設し、前
    記画素電極アレイ基板と前記対向基板との間に光変調層
    を保持するステップによるアクティブマトリクス型液晶
    表示装置の製造方法において、 前記信号線と画素電極との間に夫々スイッチング素子を
    形成する際に、前記突起部をこのスイッチング素子の形
    成時に用いられるエッチング保護膜と同工程で形成する
    ようにしたアクティブマトリクス型液晶表示装置の製造
    方法。
21. 【請求項２１】 前記突起部の高さを２０００オングス
    トローム以上に形成する、請求項２０に記載のアクティ
    ブマトリクス型液晶表示装置の製造方法。