JPH11239034A - 利得可変増幅回路 - Google Patents
利得可変増幅回路Info
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- JPH11239034A JPH11239034A JP10039174A JP3917498A JPH11239034A JP H11239034 A JPH11239034 A JP H11239034A JP 10039174 A JP10039174 A JP 10039174A JP 3917498 A JP3917498 A JP 3917498A JP H11239034 A JPH11239034 A JP H11239034A
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
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Abstract
(57)【要約】
【課題】 利得可変増幅回路において、利得可変時に出
力端子の直流電位を変化させることなく、最小利得を容
易に設定する。 【解決手段】 利得可変増幅回路は、各ベースが入力端
子３，４に各々接続され且つ各エミッタが定電流源７に
共通接続された第１及び第２トランジスタ５，６からな
る入力差動回路と、ベース、コレクタ及びベースが所定
の関係になるように相互に接続された第３〜第８のトラ
ンジスタ９，１４，１０，１２，１３からなる利得制御
差動回路とを備えている。さらに、第３、第５及び第７
のトランジスタ９，１０，１２のコレクタと第１の電源
端子１７の間に接続された第１の負荷抵抗１５と、第
６、第８及び第４のトランジスタ１１，１３，１４のコ
レクタと第１の電源端子１７の間に接続された第２の負
荷抵抗１６を備えている。
力端子の直流電位を変化させることなく、最小利得を容
易に設定する。 【解決手段】 利得可変増幅回路は、各ベースが入力端
子３，４に各々接続され且つ各エミッタが定電流源７に
共通接続された第１及び第２トランジスタ５，６からな
る入力差動回路と、ベース、コレクタ及びベースが所定
の関係になるように相互に接続された第３〜第８のトラ
ンジスタ９，１４，１０，１２，１３からなる利得制御
差動回路とを備えている。さらに、第３、第５及び第７
のトランジスタ９，１０，１２のコレクタと第１の電源
端子１７の間に接続された第１の負荷抵抗１５と、第
６、第８及び第４のトランジスタ１１，１３，１４のコ
レクタと第１の電源端子１７の間に接続された第２の負
荷抵抗１６を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、利得可変増幅回路
に関し、特に、利得可変時に出力端子の直流電位を変化
させることなく、最小利得の設定を容易にできる利得可
変増幅回路に関する。
に関し、特に、利得可変時に出力端子の直流電位を変化
させることなく、最小利得の設定を容易にできる利得可
変増幅回路に関する。
【０００２】
【従来の技術】利得可変増幅回路では、利得を最小値か
ら最大値まで変化させる場合に、出力端子の直流電位が
変化しないことが好ましい。従来の利得可変増幅回路で
は、利得制御信号に応じて利得を変化させると、その利
得に比例して出力端子の直流電位が変化するという問題
があった。この問題に対処する利得可変増幅回路が、特
開平３−１５３１１３号公報に記載されている。
ら最大値まで変化させる場合に、出力端子の直流電位が
変化しないことが好ましい。従来の利得可変増幅回路で
は、利得制御信号に応じて利得を変化させると、その利
得に比例して出力端子の直流電位が変化するという問題
があった。この問題に対処する利得可変増幅回路が、特
開平３−１５３１１３号公報に記載されている。
【０００３】図６は、特開平３−１５３１１３号公報に
記載された従来例に係る利得可変増幅回路を示す回路図
である。図６に示す利得可変増幅回路は、入力差動回路
と、利得制御差動回路と、第１及び第２の負荷抵抗とを
備えており、この利得可変増幅回路は、第１の電源端子
５２と第１及び第２の定電流源３７，３８との間に接続
され、第１及び第２の利得制御端子３１，３２からの利
得制御信号に従って、第１及び第２の入力端子３３，３
４に入力する入力信号を差動増幅して出力するようにな
っている。
記載された従来例に係る利得可変増幅回路を示す回路図
である。図６に示す利得可変増幅回路は、入力差動回路
と、利得制御差動回路と、第１及び第２の負荷抵抗とを
備えており、この利得可変増幅回路は、第１の電源端子
５２と第１及び第２の定電流源３７，３８との間に接続
され、第１及び第２の利得制御端子３１，３２からの利
得制御信号に従って、第１及び第２の入力端子３３，３
４に入力する入力信号を差動増幅して出力するようにな
っている。
【０００４】前記入力差動回路は、ベースが第１の入力
端子３３に接続された第１のトランジスタ３５と、ベー
スが第２の入力端子３４に接続された第２のトランジス
タ３６とを有し、第１及び第２のトランジスタ３５，３
６の各エミッタは、第１のエミッタ帰還抵抗４１を介し
て相互に接続され、且つ各々第１及び第２の定電流源３
７，３８に接続されている。３９，４０は接地端子であ
る。
端子３３に接続された第１のトランジスタ３５と、ベー
スが第２の入力端子３４に接続された第２のトランジス
タ３６とを有し、第１及び第２のトランジスタ３５，３
６の各エミッタは、第１のエミッタ帰還抵抗４１を介し
て相互に接続され、且つ各々第１及び第２の定電流源３
７，３８に接続されている。３９，４０は接地端子であ
る。
【０００５】前記利得制御差動回路は、各ベースが第１
の利得制御端子３１に各々接続され且つ各コレクタが第
１及び第２の出力端子５３，５４に各々接続された第
３、第９、第１０及び第４のトランジスタ４２，４３，
４８，４９と、各ベースが第２の利得制御端子３２に共
通接続された第５、第６、第７及び第８のトランジスタ
４４，４５，４６，４７とを有し、第３、第９、第５及
び第６のトランジスタ４２，４３，４４，４５のエミッ
タが第１のトランジスタ３５のコレクタに共通接続さ
れ、第７、第８、第１０及び第４のトランジスタ４６，
４７，１０，４９のエミッタが第２のトランジスタ３６
のコレクタに共通接続され、第５及び第７のトランジス
タ４４，４６の各コレクタが第１の出力端子５３に共通
接続され、第６及び第８のトランジスタ４５，４７の各
コレクタが第２の出力端子５４に共通接続されている。
の利得制御端子３１に各々接続され且つ各コレクタが第
１及び第２の出力端子５３，５４に各々接続された第
３、第９、第１０及び第４のトランジスタ４２，４３，
４８，４９と、各ベースが第２の利得制御端子３２に共
通接続された第５、第６、第７及び第８のトランジスタ
４４，４５，４６，４７とを有し、第３、第９、第５及
び第６のトランジスタ４２，４３，４４，４５のエミッ
タが第１のトランジスタ３５のコレクタに共通接続さ
れ、第７、第８、第１０及び第４のトランジスタ４６，
４７，１０，４９のエミッタが第２のトランジスタ３６
のコレクタに共通接続され、第５及び第７のトランジス
タ４４，４６の各コレクタが第１の出力端子５３に共通
接続され、第６及び第８のトランジスタ４５，４７の各
コレクタが第２の出力端子５４に共通接続されている。
【０００６】前記第１の負荷抵抗５０は、第３、第９、
第５及び第７のトランジスタ４２，４３，４４，４６の
コレクタと第１の電源５２との間に接続されている。ま
た前記第２の負荷抵抗５１、第６、第８、第１０及び第
４のトランジスタ４５，４７，４８，４９のコレクタと
第１の電源５２との間に接続されている。
第５及び第７のトランジスタ４２，４３，４４，４６の
コレクタと第１の電源５２との間に接続されている。ま
た前記第２の負荷抵抗５１、第６、第８、第１０及び第
４のトランジスタ４５，４７，４８，４９のコレクタと
第１の電源５２との間に接続されている。
【０００７】さらに、第３、第９、第５、第６、第７、
第８、第１０、及び第４のトランジスタ４２，４３，４
４，４５，４６，４７，４８，４９のエミッタ面積は、
相互に等しく設定されている。
第８、第１０、及び第４のトランジスタ４２，４３，４
４，４５，４６，４７，４８，４９のエミッタ面積は、
相互に等しく設定されている。
【０００８】図６に示す従来の利得可変増幅回路は、次
のように動作する。すなわち、第１及び第２の入力端子
３３，３４から入力された信号は、第１及び第２のトラ
ンジスタ３５，３６によって電流に変換され、第３、第
９、第５及び第６のトランジスタ４２，４３，４４，４
５と、第７、第８、第１０及び第４のトランジスタ４
６，４７，４８，４９の各エミッタに共通に入力され
る。各エミッタに入力された電流は、利得制御端子３
１，３２からの利得制御電圧Ｖdに従って、第３、第
９、第５及び第６のトランジスタ４２，４３，４４，４
５の各コレクタと、第７、第８、第１０及び第４のトラ
ンジスタ４６，４７，４８，４９の各コレクタとに分配
される。
のように動作する。すなわち、第１及び第２の入力端子
３３，３４から入力された信号は、第１及び第２のトラ
ンジスタ３５，３６によって電流に変換され、第３、第
９、第５及び第６のトランジスタ４２，４３，４４，４
５と、第７、第８、第１０及び第４のトランジスタ４
６，４７，４８，４９の各エミッタに共通に入力され
る。各エミッタに入力された電流は、利得制御端子３
１，３２からの利得制御電圧Ｖdに従って、第３、第
９、第５及び第６のトランジスタ４２，４３，４４，４
５の各コレクタと、第７、第８、第１０及び第４のトラ
ンジスタ４６，４７，４８，４９の各コレクタとに分配
される。
【０００９】ここで、第３、第９、第５、第６、第７、
第８、第１０、及び第４のトランジスタ４２，４３，４
４，４５，４６，４７，４８，４９のコレクタ電流の直
流成分を各々ICQ3、ICQ9、ICQ5、ICQ6、ICQ7、ICQ8、IC
Q10、ICQ4とし、第１及び第２のトランジスタ３５，３
６のコレクタ電流の直流成分を各々Ｉ0とすると、 ICQ3=ICQ9=ICQ10=ICQ4=Io/{2(1+e-Vd/VT)} ICQ5=ICQ6=ICQ7=ICQ8=Io/{2(1+eVd/VT)} となる。
第８、第１０、及び第４のトランジスタ４２，４３，４
４，４５，４６，４７，４８，４９のコレクタ電流の直
流成分を各々ICQ3、ICQ9、ICQ5、ICQ6、ICQ7、ICQ8、IC
Q10、ICQ4とし、第１及び第２のトランジスタ３５，３
６のコレクタ電流の直流成分を各々Ｉ0とすると、 ICQ3=ICQ9=ICQ10=ICQ4=Io/{2(1+e-Vd/VT)} ICQ5=ICQ6=ICQ7=ICQ8=Io/{2(1+eVd/VT)} となる。
【００１０】したがって、第１及び第２の負荷抵抗５
０，５１に流れる直流電流は、ICQ3+ICQ9+ICQ5+ICQ7=IC
Q4+ICQ10+ICQ8+ICQ6=Io となり、利得制御電圧Ｖdに依
存せず、一定となる。つまり、利得可変時に出力端子の
直流電位は変化しない。
０，５１に流れる直流電流は、ICQ3+ICQ9+ICQ5+ICQ7=IC
Q4+ICQ10+ICQ8+ICQ6=Io となり、利得制御電圧Ｖdに依
存せず、一定となる。つまり、利得可変時に出力端子の
直流電位は変化しない。
【００１１】また、第３、第９、第５、第６、第７、第
８、第１０及び第４のトランジスタ４２，４３，４４，
４５，４６，４４７，４８，４９のコレクタ電流の交流
成分を各々iCQ3、iCQ9、iCQ5、iCQ6、iCQ7、iCQ8、iCQ1
0、iCQ4とし、第１のトランジスタ３５のコレクタ電流
の交流成分をi0とすると、 iCQ3=iCQ9=io/{2(1+e-Vd/VT)}=-iCQ10=-iCQ4 iCQ5=iCQ6=io/{2(1+eVd/VT)}=-iCQ7=-iCQ8 となる。したがって、第１及び第２の負荷抵抗５０，５
１に流れる交流電流は、 iCQ3+iCQ9+iCQ5+iCQ7=io/{1+e-Vd/VT} iCQ4+iCQ10+iCQ8+iCQ6=-io/{1+e-Vd/VT} となる。
８、第１０及び第４のトランジスタ４２，４３，４４，
４５，４６，４４７，４８，４９のコレクタ電流の交流
成分を各々iCQ3、iCQ9、iCQ5、iCQ6、iCQ7、iCQ8、iCQ1
0、iCQ4とし、第１のトランジスタ３５のコレクタ電流
の交流成分をi0とすると、 iCQ3=iCQ9=io/{2(1+e-Vd/VT)}=-iCQ10=-iCQ4 iCQ5=iCQ6=io/{2(1+eVd/VT)}=-iCQ7=-iCQ8 となる。したがって、第１及び第２の負荷抵抗５０，５
１に流れる交流電流は、 iCQ3+iCQ9+iCQ5+iCQ7=io/{1+e-Vd/VT} iCQ4+iCQ10+iCQ8+iCQ6=-io/{1+e-Vd/VT} となる。
【００１２】つまり、第５と第７のトランジスタ４４，
４６と、第８と第６のトランジスタ４７，４５のコレク
タ電流の交流成分は、各々完全に相殺されるため、利得
に寄与しない。
４６と、第８と第６のトランジスタ４７，４５のコレク
タ電流の交流成分は、各々完全に相殺されるため、利得
に寄与しない。
【００１３】次に、負荷抵抗をRc、利得制御電圧（利得
制御信号）をVd、入力差動回路の伝達コンダクタンスを
gm、熱電圧をVTとする。 このとき、利得可変増幅回路
の利得Gは、 G=20log(gmRc)-20log{1+e-Vd/VT} となる。ここで、利得制御電圧Vdが負の方向に大きくな
ったとき最小利得Gminは、 Gmin=-∞ となる。
制御信号）をVd、入力差動回路の伝達コンダクタンスを
gm、熱電圧をVTとする。 このとき、利得可変増幅回路
の利得Gは、 G=20log(gmRc)-20log{1+e-Vd/VT} となる。ここで、利得制御電圧Vdが負の方向に大きくな
ったとき最小利得Gminは、 Gmin=-∞ となる。
【００１４】
【発明が解決しようとする課題】しかしながら、図６に
示す従来例の利得可変増幅回路では、利得可変時に利得
制御端子に印加される利得制御電圧が負、又は正に振り
切れた場合、利得が負の無限大に落ち込むことという問
題がある。
示す従来例の利得可変増幅回路では、利得可変時に利得
制御端子に印加される利得制御電圧が負、又は正に振り
切れた場合、利得が負の無限大に落ち込むことという問
題がある。
【００１５】その理由は、出力端子の直流電位を変化さ
せないように、最小利得設定時に動作する相互に等しい
直流コレクタ電流を有する第５、第７及び第８のトラン
ジスタ４４，４５，４６，４７のうち、交流成分の絶対
値が等しく、位相が相互に１８０度異なる第５と第７の
トランジスタ４４，４６又は、第６又は第８のトランジ
スタ４５，４７のコレクタ電流の和をとるため、その交
流成分は、完全に相殺され、利得が負の無限大に落ち込
むためである。
せないように、最小利得設定時に動作する相互に等しい
直流コレクタ電流を有する第５、第７及び第８のトラン
ジスタ４４，４５，４６，４７のうち、交流成分の絶対
値が等しく、位相が相互に１８０度異なる第５と第７の
トランジスタ４４，４６又は、第６又は第８のトランジ
スタ４５，４７のコレクタ電流の和をとるため、その交
流成分は、完全に相殺され、利得が負の無限大に落ち込
むためである。
【００１６】また、前記問題を解決するためには、利得
制御電圧発生回路が複雑になり、ペレットサイズの増大
を招くという問題がある。
制御電圧発生回路が複雑になり、ペレットサイズの増大
を招くという問題がある。
【００１７】その理由は、所望の最小利得を得るため
に、利得制御電圧が負又は正に振り切れないよう制限を
加える回路が新たに必要となるためである。
に、利得制御電圧が負又は正に振り切れないよう制限を
加える回路が新たに必要となるためである。
【００１８】本発明の目的は、利得可変時に出力端子の
直流電位を変化させることなく、最小利得を容易に設定
可能な利得可変増幅回路を提供することを目的とする。
直流電位を変化させることなく、最小利得を容易に設定
可能な利得可変増幅回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る利得可変増幅回路は、入力差動回路
と、利得制御差動回路と、第１の負荷抵抗と、第２の負
荷抵抗とを有し、第１の電源と第１の定電流源との間に
接続され、第１及び第２の利得制御端子からの利得制御
信号に従って、第１及び第２の入力信号を差動増幅して
出力する利得可変増幅回路であって、前記入力差動回路
は、ベースが第１の入力端子に接続された第１のトラン
ジスタと、ベースが第２の入力端子に接続された第２の
トランジスタとを有し、前記第１及び第２のトランジス
タの各エミッタが前記第１の定電流源に共通接続された
ものであり、前記利得制御差動回路は、各ベースが前記
第１の利得制御端子に各々接続され且つ各コレクタが第
１及び第２の出力端子に各々接続された第３及び第４の
トランジスタと、各ベースが前記第２の利得制御端子に
共通接続された第５、第６、第７及び第８のトランジス
タとを有し、前記第３、第５及び第６のトランジスタの
エミッタが前記第１のトランジスタのコレクタに共通接
続され、前記第７、第８及び第４のトランジスタのエミ
ッタが前記第２のトランジスタのコレクタに共通接続さ
れ、前記第５及び第７のトランジスタの各コレクタが前
記第１の出力端子に共通接続され、前記第６及び第８の
トランジスタの各コレクタが前記第２の出力端子に共通
接続されたものであり、前記第１の負荷抵抗は、前記第
３、第５及び第７のトランジスタのコレクタと前記第１
の電源との間に接続されたものであり、前記第２の負荷
抵抗は、前記第６、第８及び第４のトランジスタのコレ
クタと前記第１の電源との間に接続されたものである。
め、本発明に係る利得可変増幅回路は、入力差動回路
と、利得制御差動回路と、第１の負荷抵抗と、第２の負
荷抵抗とを有し、第１の電源と第１の定電流源との間に
接続され、第１及び第２の利得制御端子からの利得制御
信号に従って、第１及び第２の入力信号を差動増幅して
出力する利得可変増幅回路であって、前記入力差動回路
は、ベースが第１の入力端子に接続された第１のトラン
ジスタと、ベースが第２の入力端子に接続された第２の
トランジスタとを有し、前記第１及び第２のトランジス
タの各エミッタが前記第１の定電流源に共通接続された
ものであり、前記利得制御差動回路は、各ベースが前記
第１の利得制御端子に各々接続され且つ各コレクタが第
１及び第２の出力端子に各々接続された第３及び第４の
トランジスタと、各ベースが前記第２の利得制御端子に
共通接続された第５、第６、第７及び第８のトランジス
タとを有し、前記第３、第５及び第６のトランジスタの
エミッタが前記第１のトランジスタのコレクタに共通接
続され、前記第７、第８及び第４のトランジスタのエミ
ッタが前記第２のトランジスタのコレクタに共通接続さ
れ、前記第５及び第７のトランジスタの各コレクタが前
記第１の出力端子に共通接続され、前記第６及び第８の
トランジスタの各コレクタが前記第２の出力端子に共通
接続されたものであり、前記第１の負荷抵抗は、前記第
３、第５及び第７のトランジスタのコレクタと前記第１
の電源との間に接続されたものであり、前記第２の負荷
抵抗は、前記第６、第８及び第４のトランジスタのコレ
クタと前記第１の電源との間に接続されたものである。
【００２０】また、前記第３と第４のトランジスタ、前
記第５と第８のトランジスタ、及び前記第６と第７のト
ランジスタの各々における各エミッタ面積は、相互に等
しく設定され、前記第３又は第４のトランジスタのエミ
ッタ面積は、前記第５又は第８のトランジスタのトラン
ジスタと、前記第６または第７のトランジスタのエミッ
タ面積との和に等しく、前記第５又は第８のトランジス
タのエミッタ面積は、前記第６または第７のトランジス
タのエミッタ面積よりも大きいという関係において、前
記第３又は第４のトランジスタと、前記第５又は第８の
トランジスタと、前記第６叉は第７のトランジスタとの
エミッタ面積は、任意に設定するものである。
記第５と第８のトランジスタ、及び前記第６と第７のト
ランジスタの各々における各エミッタ面積は、相互に等
しく設定され、前記第３又は第４のトランジスタのエミ
ッタ面積は、前記第５又は第８のトランジスタのトラン
ジスタと、前記第６または第７のトランジスタのエミッ
タ面積との和に等しく、前記第５又は第８のトランジス
タのエミッタ面積は、前記第６または第７のトランジス
タのエミッタ面積よりも大きいという関係において、前
記第３又は第４のトランジスタと、前記第５又は第８の
トランジスタと、前記第６叉は第７のトランジスタとの
エミッタ面積は、任意に設定するものである。
【００２１】また、前記第１のトランジスタと前記第１
の定電流源との間、及び前記第２のトランジスタと前記
第１の定電流源との間には、各々、第１及び第２のエミ
ッタ帰還抵抗を接続したものである。
の定電流源との間、及び前記第２のトランジスタと前記
第１の定電流源との間には、各々、第１及び第２のエミ
ッタ帰還抵抗を接続したものである。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。 （実施形態１）図１は、本発明の実施形態１に係る利得
可変増幅回路を示す回路図である。
より説明する。 （実施形態１）図１は、本発明の実施形態１に係る利得
可変増幅回路を示す回路図である。
【００２３】図１において本発明の実施形態１に係る利
得可変増幅回路は、入力差動回路と、利得制御差動回路
と、第１の負荷抵抗と、第２の負荷抵抗とを有してお
り、第１の電源端子１７と第１の定電流源７との間に接
続され、第１及び第２の利得制御端子１，２からの利得
制御信号に従って、第１及び第２の入力端子３，４から
の入力信号を差動増幅して出力するようにしたものであ
る。
得可変増幅回路は、入力差動回路と、利得制御差動回路
と、第１の負荷抵抗と、第２の負荷抵抗とを有してお
り、第１の電源端子１７と第１の定電流源７との間に接
続され、第１及び第２の利得制御端子１，２からの利得
制御信号に従って、第１及び第２の入力端子３，４から
の入力信号を差動増幅して出力するようにしたものであ
る。
【００２４】入力差動回路は、ベースが第１の入力端子
３に接続された第１のトランジスタ５と、ベースが第２
の入力端子４に接続された第２のトランジスタ６とを有
している。第１及び第２のトランジスタ５，６の各エミ
ッタは、第１の定電流源７に共通接続されている。
３に接続された第１のトランジスタ５と、ベースが第２
の入力端子４に接続された第２のトランジスタ６とを有
している。第１及び第２のトランジスタ５，６の各エミ
ッタは、第１の定電流源７に共通接続されている。
【００２５】利得制御差動回路は、各ベースが第１の利
得制御端子１に各々接続され、且つ各コレクタが第１及
び第２の出力端子１８，１９に各々接続された第３及び
第４のトランジスタ９，１４と、各ベースが第２の利得
制御端子２に共通接続された第５、第６、第７及び第８
のトランジスタ１０，１１，１２，１３とを有してい
る。第３、第５及び第６のトランジスタ９，１０，１１
は、第１のトランジスタ５のコレクタに共通接続され、
第７、第８及び第４のトランジスタ１２，１３，１４
は、第２のトランジスタ６のコレクタに共通接続され
る。また、第５及び第７のトランジスタ１０，１２の各
コレクタは、第１の出力端子１８に共通接続され、第６
及び第８のトランジスタ１１，１３の各コレクタは、第
２の出力端子１９に共通接続される。
得制御端子１に各々接続され、且つ各コレクタが第１及
び第２の出力端子１８，１９に各々接続された第３及び
第４のトランジスタ９，１４と、各ベースが第２の利得
制御端子２に共通接続された第５、第６、第７及び第８
のトランジスタ１０，１１，１２，１３とを有してい
る。第３、第５及び第６のトランジスタ９，１０，１１
は、第１のトランジスタ５のコレクタに共通接続され、
第７、第８及び第４のトランジスタ１２，１３，１４
は、第２のトランジスタ６のコレクタに共通接続され
る。また、第５及び第７のトランジスタ１０，１２の各
コレクタは、第１の出力端子１８に共通接続され、第６
及び第８のトランジスタ１１，１３の各コレクタは、第
２の出力端子１９に共通接続される。
【００２６】さらに、第１の負荷抵抗１５は、共通接続
された第３、第５及び第７のトランジスタ９，１０，１
２のコレクタと第１の電源端子１７との間に接続されて
いるる。また、第２の負荷抵抗１６は、共通接続された
第６、第８及び第４のトランジスタのコレクタ１１，１
３，１４と第１の電源端子１７との間に接続されてい
る。
された第３、第５及び第７のトランジスタ９，１０，１
２のコレクタと第１の電源端子１７との間に接続されて
いるる。また、第２の負荷抵抗１６は、共通接続された
第６、第８及び第４のトランジスタのコレクタ１１，１
３，１４と第１の電源端子１７との間に接続されてい
る。
【００２７】さらに、第３のトランジスタ９と第４のト
ランジスタ１４とは、エミッタ面積が相互に等しく、第
５のトランジスタ１０と第８のトランジスタ１３とは、
エミッタ面積が相互に等しく、第６のトランジスタ１１
と第７のトランジスタ１２とは、エミッタ面積が相互に
等しい。第３又は第４のトランジスタ９，１４のエミッ
タ面積は、第５又は第８のトランジスタ１０，１３のエ
ミッタ面積と、第６または第７のトランジスタ１１，１
２のエミッタ面積との和に等しく、且つ第５又は第８の
トランジスタ１０，１３のエミッタ面積は、第６または
第７のトランジスタ１１，１２のエミッタ面積よりも大
きいという関係において、第３又は第４のトランジスタ
９，１４と、第５又は第８のトランジスタ１０，１３
と、第６または第７のトランジスタ１１，１２とのエミ
ッタ面積比は、任意に設定されるようになっている。
ランジスタ１４とは、エミッタ面積が相互に等しく、第
５のトランジスタ１０と第８のトランジスタ１３とは、
エミッタ面積が相互に等しく、第６のトランジスタ１１
と第７のトランジスタ１２とは、エミッタ面積が相互に
等しい。第３又は第４のトランジスタ９，１４のエミッ
タ面積は、第５又は第８のトランジスタ１０，１３のエ
ミッタ面積と、第６または第７のトランジスタ１１，１
２のエミッタ面積との和に等しく、且つ第５又は第８の
トランジスタ１０，１３のエミッタ面積は、第６または
第７のトランジスタ１１，１２のエミッタ面積よりも大
きいという関係において、第３又は第４のトランジスタ
９，１４と、第５又は第８のトランジスタ１０，１３
と、第６または第７のトランジスタ１１，１２とのエミ
ッタ面積比は、任意に設定されるようになっている。
【００２８】図１に示す本発明の実施形態１に係る利得
可変増幅回路では、入力端子３，４から入力された信号
は、第１及び第２のトランジスタ５，６によって各々電
流に変換される。この電流は、第１のトランジスタ５か
ら第３、第５及び第６のトランジスタ９，１０，１１の
各エミッタに共通に入力され、また、第２のトランジス
タ６から第７、第８及び第４のトランジスタ１２，１
３，１４の各エミッタに共通に入力される。電流は更
に、利得制御端子１，２からの利得制御電圧Ｖdにした
がって、トランジスタの各コレクタに分配され、負荷抵
抗１５，１６によって電圧に変換されて出力端子１８，
１９から出力される。
可変増幅回路では、入力端子３，４から入力された信号
は、第１及び第２のトランジスタ５，６によって各々電
流に変換される。この電流は、第１のトランジスタ５か
ら第３、第５及び第６のトランジスタ９，１０，１１の
各エミッタに共通に入力され、また、第２のトランジス
タ６から第７、第８及び第４のトランジスタ１２，１
３，１４の各エミッタに共通に入力される。電流は更
に、利得制御端子１，２からの利得制御電圧Ｖdにした
がって、トランジスタの各コレクタに分配され、負荷抵
抗１５，１６によって電圧に変換されて出力端子１８，
１９から出力される。
【００２９】ここで、第３のトランジスタ９は第４のト
ランジスタ１４と、第５のトランジスタ１０又は第８の
トランジスタ１３と、第６のトランジスタ１１又は第７
のトランジスタ１２とのエミッタ面積の比がl:m:nであ
るとし、また、そのコレクタ電流の直流成分を各々ICQ
3、ICQ5、ICQ6、ICQ7、ICQ8、ICQ4とし、第１及び第２
のトランジスタ５，６のコレクタ電流の直流成分を各々
Ｉ0とすると、 ICQ3=ICQ4=Io/(1+e-Vd/VT) ICQ5=ICQ8=Io(me-Vd/VT)/{l(1+e-Vd/VT)} ICQ6=ICQ7=Io(ne-Vd/VT)/{l(1+e-Vd/VT)} となる。但し、l=m+n且つm>nである。
ランジスタ１４と、第５のトランジスタ１０又は第８の
トランジスタ１３と、第６のトランジスタ１１又は第７
のトランジスタ１２とのエミッタ面積の比がl:m:nであ
るとし、また、そのコレクタ電流の直流成分を各々ICQ
3、ICQ5、ICQ6、ICQ7、ICQ8、ICQ4とし、第１及び第２
のトランジスタ５，６のコレクタ電流の直流成分を各々
Ｉ0とすると、 ICQ3=ICQ4=Io/(1+e-Vd/VT) ICQ5=ICQ8=Io(me-Vd/VT)/{l(1+e-Vd/VT)} ICQ6=ICQ7=Io(ne-Vd/VT)/{l(1+e-Vd/VT)} となる。但し、l=m+n且つm>nである。
【００３０】したがって、第１及び第２の負荷抵抗１
５，１６に流れる直流電流は、 ICQ3+ICQ5+ICQ7=ICQ4+ICQ8+ICQ6=Io となり、利得制御電圧Vdに依存せず一定である。つま
り、利得可変時に出力端子の直流電位は変化しない。
５，１６に流れる直流電流は、 ICQ3+ICQ5+ICQ7=ICQ4+ICQ8+ICQ6=Io となり、利得制御電圧Vdに依存せず一定である。つま
り、利得可変時に出力端子の直流電位は変化しない。
【００３１】また、第３、第５、第６、第７、第８及び
第４のトランジスタ９，１０，１１，１２，１３，１４
の各コレクタ電流の交流成分を各々iCQ3、iCQ5、iCQ6、
iCQ7、iCQ8、iCQ4とし、第１のトランジスタ５のコレク
タ電流の交流成分をｉ0とすると、 iCQ3=io/(1+e-Vd/VT)=-iCQ4 iCQ5=io(me-Vd/VT)/{l(1+e-Vd/VT)}=-iCQ8 iCQ6=io(ne-Vd/VT)/{l(1+e-Vd/VT)}=-iCQ7 となる。
第４のトランジスタ９，１０，１１，１２，１３，１４
の各コレクタ電流の交流成分を各々iCQ3、iCQ5、iCQ6、
iCQ7、iCQ8、iCQ4とし、第１のトランジスタ５のコレク
タ電流の交流成分をｉ0とすると、 iCQ3=io/(1+e-Vd/VT)=-iCQ4 iCQ5=io(me-Vd/VT)/{l(1+e-Vd/VT)}=-iCQ8 iCQ6=io(ne-Vd/VT)/{l(1+e-Vd/VT)}=-iCQ7 となる。
【００３２】したがって、第１及び第２の負荷抵抗１
５，１６に流れる交流電流は、 iCQ3+iCQ5+iCQ7=io{1+(1/l)(m-n)e-Vd/VT}/{1+e-Vd/VT} iCQ4+iCQ8+iCQ6=-io{1+(1/l)(m-n)e-Vd/VT}/{1+e-Vd/V
T} となる。
５，１６に流れる交流電流は、 iCQ3+iCQ5+iCQ7=io{1+(1/l)(m-n)e-Vd/VT}/{1+e-Vd/VT} iCQ4+iCQ8+iCQ6=-io{1+(1/l)(m-n)e-Vd/VT}/{1+e-Vd/V
T} となる。
【００３３】つまり、第５と第７のトランジスタ１０，
１２と、第８と第６のトランジスタ１３，１１のコレク
タ電流の交流成分は、各々完全に相殺されないため、最
小利得に寄与する。
１２と、第８と第６のトランジスタ１３，１１のコレク
タ電流の交流成分は、各々完全に相殺されないため、最
小利得に寄与する。
【００３４】次に、負荷抵抗をRc、利得制御電圧（利得
制御信号）をVd、入力差動回路の伝達コンダクタンスを
gm、VTを熱電圧とする。このとき、利得可変増幅回路の
利得Gは、 G=20log(gmRc)-20log[{1+e-Vd/VT}/{1+(1/l)(m-n)e-Vd/
VT}] となる。 ここで、利得制御電圧Vdが負の方向に大きくなったとき
最小利得Gminは、 Gmin=20log(gmRc)-20log{l/(m-n)} となる。
制御信号）をVd、入力差動回路の伝達コンダクタンスを
gm、VTを熱電圧とする。このとき、利得可変増幅回路の
利得Gは、 G=20log(gmRc)-20log[{1+e-Vd/VT}/{1+(1/l)(m-n)e-Vd/
VT}] となる。 ここで、利得制御電圧Vdが負の方向に大きくなったとき
最小利得Gminは、 Gmin=20log(gmRc)-20log{l/(m-n)} となる。
【００３５】最小利得Gminは、第３のトランジスタ（又
は第４のトランジスタ１４）９と第５のトランジスタ
（又は第８のトランジスタ１３）１０と第６のトランジ
スタ（又は第７のトランジスタ１２）１１とのエミッタ
面積の比l:m:nのみで決定される。したがって、利得制
御信号によって最小利得を制限する必要がないため、利
得制御部分の簡素化が可能になる。
は第４のトランジスタ１４）９と第５のトランジスタ
（又は第８のトランジスタ１３）１０と第６のトランジ
スタ（又は第７のトランジスタ１２）１１とのエミッタ
面積の比l:m:nのみで決定される。したがって、利得制
御信号によって最小利得を制限する必要がないため、利
得制御部分の簡素化が可能になる。
【００３６】図２は、図１に示す本発明の実施形態１に
係る利得可変増幅回路において、利得制御電圧Ｖdを変
化させた場合の利得の変化を示す特性図である。
係る利得可変増幅回路において、利得制御電圧Ｖdを変
化させた場合の利得の変化を示す特性図である。
【００３７】図２から明らかなように、利得制御電圧Ｖ
dを変化させた場合に、最小利得20log(gmRc)-20log{l/
(m-n)}から最大利得20log(gmRc)の間で利得が変化する
ことが分かる。
dを変化させた場合に、最小利得20log(gmRc)-20log{l/
(m-n)}から最大利得20log(gmRc)の間で利得が変化する
ことが分かる。
【００３８】図３は、利得制御電圧Ｖdを変化させた場
合の利得変化を示す特性図である。図３では、最大利得
20log(gmRc)を15[dB]としている。
合の利得変化を示す特性図である。図３では、最大利得
20log(gmRc)を15[dB]としている。
【００３９】本発明の実施形態１において、第１及び第
２のトランジスタ５，６からなる入力差動回路は、伝達
コンダクタンスgmを有し、第３のトランジスタ（又は第
４のトランジスタ１４）９と、第５のトランジスタ（又
は第８のトランジスタ１３）１０と、第６のトランジス
タ（又は第７のトランジスタ１２）１１とのエミッタ面
積の比は、11:6:5であるとする。
２のトランジスタ５，６からなる入力差動回路は、伝達
コンダクタンスgmを有し、第３のトランジスタ（又は第
４のトランジスタ１４）９と、第５のトランジスタ（又
は第８のトランジスタ１３）１０と、第６のトランジス
タ（又は第７のトランジスタ１２）１１とのエミッタ面
積の比は、11:6:5であるとする。
【００４０】この場合、本発明の実施形態１における利
得は、図３の実線で示す利得１のように変化する。
得は、図３の実線で示す利得１のように変化する。
【００４１】また、本発明の実施形態１において、第１
及び第２のトランジスタ５，６からなる入力差動回路
は、伝達コンダクタンスgmを有し、第３のトランジスタ
（又は第４のトランジスタ１４）９と、第５のトランジ
スタ（又は第８のトランジスタ１３）１０と、第６のト
ランジスタ（又は第７のトランジスタ１２）１１とのエ
ミッタ面積の比は、33:17:16であるとする。
及び第２のトランジスタ５，６からなる入力差動回路
は、伝達コンダクタンスgmを有し、第３のトランジスタ
（又は第４のトランジスタ１４）９と、第５のトランジ
スタ（又は第８のトランジスタ１３）１０と、第６のト
ランジスタ（又は第７のトランジスタ１２）１１とのエ
ミッタ面積の比は、33:17:16であるとする。
【００４２】この場合、本発明の実施形態１における利
得は、図３の破線で示す利得２のように変化する。
得は、図３の破線で示す利得２のように変化する。
【００４３】（実施形態２）図４は、本発明の実施形態
２に係る利得可変増幅回路を示す回路図である。
２に係る利得可変増幅回路を示す回路図である。
【００４４】図４に示す本発明の実施形態２に係る利得
可変増幅回路は、図１に示す実施形態１における第１の
トランジスタ５と第１の定電流源７との間、及び第２の
トランジスタ６と第１の定電流源７との間に、第１及び
第２のエミッタ帰還抵抗２０，２１を接続したことを特
徴とするものである。その他の構成は、実施形態１と同
様である。
可変増幅回路は、図１に示す実施形態１における第１の
トランジスタ５と第１の定電流源７との間、及び第２の
トランジスタ６と第１の定電流源７との間に、第１及び
第２のエミッタ帰還抵抗２０，２１を接続したことを特
徴とするものである。その他の構成は、実施形態１と同
様である。
【００４５】本発明の実施形態２において、第１及び第
２のトランジスタ５，６と、第１及び第２のエミッタ帰
還抵抗２０，２１からなる入力差動回路の伝達コンダク
タンスgm、第１及び第２のエミッタ帰還抵抗の各々の抵
抗値をREとし、gm≒1/(2RE)とする。このとき、利得可
変増幅回路のGは、 G=20log(Rc/2RE)-20log[{1+e-Vd/VT}/{1+(1/l)(m-n)e-V
d/VT}] となる。ここで、利得制御電圧Ｖdが負の方向に大きく
なったとき最小利得Gminは、 Gmin=20log(Rc/2RE)-20log{l/(m-n)} となる。
２のトランジスタ５，６と、第１及び第２のエミッタ帰
還抵抗２０，２１からなる入力差動回路の伝達コンダク
タンスgm、第１及び第２のエミッタ帰還抵抗の各々の抵
抗値をREとし、gm≒1/(2RE)とする。このとき、利得可
変増幅回路のGは、 G=20log(Rc/2RE)-20log[{1+e-Vd/VT}/{1+(1/l)(m-n)e-V
d/VT}] となる。ここで、利得制御電圧Ｖdが負の方向に大きく
なったとき最小利得Gminは、 Gmin=20log(Rc/2RE)-20log{l/(m-n)} となる。
【００４６】本発明の実施形態２において、第１の定電
流源７の電流を２Ioとするとき、エミッタ帰還抵抗２
０，２１が挿入されたことにより、入力差動回路の入力
ダイナミックレンジが２Io×REだけ広がる。このため、
入力端子３，４からの入力信号の振幅が大きい場合でも
歪み特性が劣化しない。
流源７の電流を２Ioとするとき、エミッタ帰還抵抗２
０，２１が挿入されたことにより、入力差動回路の入力
ダイナミックレンジが２Io×REだけ広がる。このため、
入力端子３，４からの入力信号の振幅が大きい場合でも
歪み特性が劣化しない。
【００４７】図５は、本発明の実施形態２に係る利得可
変増幅回路における利得制御電圧Ｖdを変化させた場合
の利得変化を示す特性図である。
変増幅回路における利得制御電圧Ｖdを変化させた場合
の利得変化を示す特性図である。
【００４８】図５から明らかなように、利得制御電圧Ｖ
dを変化させた場合に、最小利得20log(Rc/2RE)-20log{l
/(m-n)}から最大利得20log(Rc/2RE)の間で利得が変化す
ることが分かる。
dを変化させた場合に、最小利得20log(Rc/2RE)-20log{l
/(m-n)}から最大利得20log(Rc/2RE)の間で利得が変化す
ることが分かる。
【００４９】以上、本発明をその好適な実施形態に基づ
いて説明したが、本発明の利得可変増幅回路は、上記実
施形態の構成にのみ限定されるものではなく、上記実施
形態の構成から種々の修正及び変更を施した利得可変増
幅回路も、本発明の範囲に含まれる。
いて説明したが、本発明の利得可変増幅回路は、上記実
施形態の構成にのみ限定されるものではなく、上記実施
形態の構成から種々の修正及び変更を施した利得可変増
幅回路も、本発明の範囲に含まれる。
【００５０】
【発明の効果】以上説明したように本発明によれば、利
得制御電圧に応じて利得を変化させた場合にも、出力端
子の直流電位が変化しない利得可変増幅回路を提供する
ことができる。
得制御電圧に応じて利得を変化させた場合にも、出力端
子の直流電位が変化しない利得可変増幅回路を提供する
ことができる。
【００５１】さらに、最小利得を利得制御差動回路のト
ランジスタのエミッタ面積比のみで容易に設定できる。
ランジスタのエミッタ面積比のみで容易に設定できる。
【００５２】さらに、最小利得を素子の相対比のみで容
易に設定が可能なため、利得制御電圧発生回路が簡単な
構成とすることができる。
易に設定が可能なため、利得制御電圧発生回路が簡単な
構成とすることができる。
【図１】本発明の実施形態１に係る利得可変増幅回路を
示す回路図である。
示す回路図である。
【図２】本発明の実施形態１に係る利得可変増幅回路に
おいて、利得制御電圧を変化させた場合の利得の変化を
示す特性図である。
おいて、利得制御電圧を変化させた場合の利得の変化を
示す特性図である。
【図３】本発明の実施形態１に係る利得可変増幅回路に
おいて、利得制御電圧を変化させた場合の利得の変化を
示す特性図である。
おいて、利得制御電圧を変化させた場合の利得の変化を
示す特性図である。
【図４】本発明の実施形態２に係る利得可変増幅回路を
示す回路図である。
示す回路図である。
【図５】本発明の実施形態２に係る利得可変増幅回路に
おいて、利得制御電圧を変化させた場合の利得の変化を
示す特性図である。
おいて、利得制御電圧を変化させた場合の利得の変化を
示す特性図である。
【図６】従来例に係る利得可変増幅回路を示す回路図で
ある。
ある。
１ 第１の利得制御端子 ２ 第２の利得制御端子 ３ 第１の入力端子 ４ 第２の入力端子 ５ 第１のトランジスタ ６ 第２のトランジスタ ７ 第１の定電流源 ８ 第１の接地端子 ９ 第３のトランジスタ １０ 第５のトランジスタ １１ 第６のトランジスタ １２ 第７のトランジスタ １３ 第８のトランジスタ １４ 第４のトランジスタ １５ 第１の負荷抵抗 １６ 第２の負荷抵抗 １７ 第１の電源端子 １８ 第１の出力端子 １９ 第２の出力端子 ２０ 第１のエミッタ帰還抵抗 ２１ 第２のエミッタ帰還抵抗
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年３月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る利得可変増幅回路は、入力差動回路
と、利得制御差動回路と、第１の負荷抵抗と、第２の負
荷抵抗とを有し、第１の電源と第１の定電流源との間に
接続され、第１及び第２の利得制御端子からの利得制御
信号に従って、第１及び第２の入力信号を差動増幅して
出力する利得可変増幅回路であって、前記入力差動回路
は、ベースが第１の入力端子に接続された第１のトラン
ジスタと、ベースが第２の入力端子に接続された第２の
トランジスタとを有し、前記第１及び第２のトランジス
タの各エミッタが前記第１の定電流源に共通接続された
ものであり、前記利得制御差動回路は、各ベースが前記
第１の利得制御端子に各々接続され且つ各コレクタが第
１及び第２の出力端子に各々接続された第３及び第４の
トランジスタと、各ベースが前記第２の利得制御端子に
共通接続された第５、第６、第７及び第８のトランジス
タとを有し、前記第３、第５及び第６のトランジスタの
エミッタが前記第１のトランジスタのコレクタに共通接
続され、前記第７、第８及び第４のトランジスタのエミ
ッタが前記第２のトランジスタのコレクタに共通接続さ
れ、前記第５及び第７のトランジスタの各コレクタが前
記第１の出力端子に共通接続され、前記第６及び第８の
トランジスタの各コレクタが前記第２の出力端子に共通
接続されたものであり、前記第５又は第８のトランジス
タのエミッタ面積は、前記第６又は第７のトランジスタ
のエミッタ面積よりも大きく設定されており、前記第１
の負荷抵抗は、前記第３、第５及び第７のトランジスタ
のコレクタと前記第１の電源との間に接続されたもので
あり、前記第２の負荷抵抗は、前記第６、第８及び第４
のトランジスタのコレクタと前記第１の電源との間に接
続されたものである。
め、本発明に係る利得可変増幅回路は、入力差動回路
と、利得制御差動回路と、第１の負荷抵抗と、第２の負
荷抵抗とを有し、第１の電源と第１の定電流源との間に
接続され、第１及び第２の利得制御端子からの利得制御
信号に従って、第１及び第２の入力信号を差動増幅して
出力する利得可変増幅回路であって、前記入力差動回路
は、ベースが第１の入力端子に接続された第１のトラン
ジスタと、ベースが第２の入力端子に接続された第２の
トランジスタとを有し、前記第１及び第２のトランジス
タの各エミッタが前記第１の定電流源に共通接続された
ものであり、前記利得制御差動回路は、各ベースが前記
第１の利得制御端子に各々接続され且つ各コレクタが第
１及び第２の出力端子に各々接続された第３及び第４の
トランジスタと、各ベースが前記第２の利得制御端子に
共通接続された第５、第６、第７及び第８のトランジス
タとを有し、前記第３、第５及び第６のトランジスタの
エミッタが前記第１のトランジスタのコレクタに共通接
続され、前記第７、第８及び第４のトランジスタのエミ
ッタが前記第２のトランジスタのコレクタに共通接続さ
れ、前記第５及び第７のトランジスタの各コレクタが前
記第１の出力端子に共通接続され、前記第６及び第８の
トランジスタの各コレクタが前記第２の出力端子に共通
接続されたものであり、前記第５又は第８のトランジス
タのエミッタ面積は、前記第６又は第７のトランジスタ
のエミッタ面積よりも大きく設定されており、前記第１
の負荷抵抗は、前記第３、第５及び第７のトランジスタ
のコレクタと前記第１の電源との間に接続されたもので
あり、前記第２の負荷抵抗は、前記第６、第８及び第４
のトランジスタのコレクタと前記第１の電源との間に接
続されたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】また、前記第３と第４のトランジスタのエ
ミッタ面積は、前記第５又は第８のトランジスタと、前
記第６又は第７のトランジスタのエミッタ面積との和に
等しいものである。
ミッタ面積は、前記第５又は第８のトランジスタと、前
記第６又は第７のトランジスタのエミッタ面積との和に
等しいものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】ここで、第３のトランジスタ９は第４のト
ランジスタ１４と、第５のトランジスタ１０又は第８の
トランジスタ１３と、第６のトランジスタ１１又は第７
のトランジスタ１２とのエミッタ面積の比がｌ：ｍ：ｎ
であるとし、また、そのコレタタ電流の直流成分を各々
Ｉ CQ3 、I CQ5 、I CQ6 、I CQ7 、I CQ8 、I CQ4 とし、第１及び
第２のトランジスタ５，６のコレクタ電流の直流成分を
各々Ｉ 0 とすると、 となる。ここで、ｌ＝ｍ＋ｎ且つｍ＞ｎである。
ランジスタ１４と、第５のトランジスタ１０又は第８の
トランジスタ１３と、第６のトランジスタ１１又は第７
のトランジスタ１２とのエミッタ面積の比がｌ：ｍ：ｎ
であるとし、また、そのコレタタ電流の直流成分を各々
Ｉ CQ3 、I CQ5 、I CQ6 、I CQ7 、I CQ8 、I CQ4 とし、第１及び
第２のトランジスタ５，６のコレクタ電流の直流成分を
各々Ｉ 0 とすると、 となる。ここで、ｌ＝ｍ＋ｎ且つｍ＞ｎである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】したがって、第１及び第２の付加抵抗１
５，１６に流れる直流電流はｌ＝ｍ＋ｎとした場合、 Ｉ CQ3 ＋Ｉ CQ5 ＋Ｉ CQ7 ＝Ｉ CQ4 ＋Ｉ CQ8 ＋Ｉ CQ6 ＝Ｉ 0 となり、利得制御電圧Ｖdに依存せず一定である。つま
り、利得可変時に出力端子の直流電位は変化しない。
５，１６に流れる直流電流はｌ＝ｍ＋ｎとした場合、 Ｉ CQ3 ＋Ｉ CQ5 ＋Ｉ CQ7 ＝Ｉ CQ4 ＋Ｉ CQ8 ＋Ｉ CQ6 ＝Ｉ 0 となり、利得制御電圧Ｖdに依存せず一定である。つま
り、利得可変時に出力端子の直流電位は変化しない。
Claims (3)
- 【請求項１】 入力差動回路と、利得制御差動回路と、
第１の負荷抵抗と、第２の負荷抵抗とを有し、第１の電
源と第１の定電流源との間に接続され、第１及び第２の
利得制御端子からの利得制御信号に従って、第１及び第
２の入力信号を差動増幅して出力する利得可変増幅回路
であって、 前記入力差動回路は、ベースが第１の入力端子に接続さ
れた第１のトランジスタと、ベースが第２の入力端子に
接続された第２のトランジスタとを有し、前記第１及び
第２のトランジスタの各エミッタが前記第１の定電流源
に共通接続されたものであり、 前記利得制御差動回路は、各ベースが前記第１の利得制
御端子に各々接続され且つ各コレクタが第１及び第２の
出力端子に各々接続された第３及び第４のトランジスタ
と、各ベースが前記第２の利得制御端子に共通接続され
た第５、第６、第７及び第８のトランジスタとを有し、
前記第３、第５及び第６のトランジスタのエミッタが前
記第１のトランジスタのコレクタに共通接続され、前記
第７、第８及び第４のトランジスタのエミッタが前記第
２のトランジスタのコレクタに共通接続され、前記第５
及び第７のトランジスタの各コレクタが前記第１の出力
端子に共通接続され、前記第６及び第８のトランジスタ
の各コレクタが前記第２の出力端子に共通接続されたも
のであり、 前記第１の負荷抵抗は、前記第３、第５及び第７のトラ
ンジスタのコレクタと前記第１の電源との間に接続され
たものであり、 前記第２の負荷抵抗は、前記第６、第８及び第４のトラ
ンジスタのコレクタと前記第１の電源との間に接続され
たものであることを特徴とする利得可変増幅回路。 - 【請求項２】 前記第３と第４のトランジスタ、前記第
５と第８のトランジスタ、及び前記第６と第７のトラン
ジスタの各々における各エミッタ面積は、相互に等しく
設定され、 前記第３又は第４のトランジスタのエミッタ面積は、前
記第５又は第８のトランジスタのトランジスタと、前記
第６または第７のトランジスタのエミッタ面積との和に
等しく、 前記第５又は第８のトランジスタのエミッタ面積は、前
記第６または第７のトランジスタのエミッタ面積よりも
大きいという関係において、 前記第３又は第４のトランジスタと、前記第５又は第８
のトランジスタと、前記第６叉は第７のトランジスタと
のエミッタ面積は、任意に設定するものであることを特
徴とする請求項１に記載の利得可変増幅回路。 - 【請求項３】 前記第１のトランジスタと前記第１の定
電流源との間、及び前記第２のトランジスタと前記第１
の定電流源との間には、各々、第１及び第２のエミッタ
帰還抵抗を接続したものであることを特徴とする請求項
１叉は２に記載の利得可変増幅回路。
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