JPH11177409A - レベルシフト回路、これを用いた信号ドライバおよび表示装置ならびに半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＴＦＴ等のオン電流が小さく、しきい値立ち
上がりの悪いスイッチング素子を用いた場合や、低電圧
により駆動した入力信号を入力する場合でも、確実迅速
にレベルシフトを行う。 【解決手段】 高電位側供給端子４２と低電位側供給端
子４３間で直列に接続されたスイッチング素子ｐ１，ｎ
１と、同様にそれと並列に接続されたスイッチング素子
ｐ２，ｎ２とを有し、異なる電源電圧に対応した電圧振
幅を持ち互いに逆位相の入力信号Ｉｎ１，Ｉｎ２を、異
なるレベルの出力信号Ｏｕｔ１，Ｏｕｔ２に変換する。
入力信号Ｉｎ１の変化に対応した信号を同位相の一方の
出力端子３１に伝達する伝達手段Ｃ１と、入力信号Ｉｎ
２の変化に対応した信号を他方の出力端子３０に伝達す
る伝達手段Ｃ２とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランジスタを用
いたレベルシフト回路、これを用いた信号ドライバおよ
び表示装置ならびに半導体装置に関する。

【０００２】

【背景技術および発明が解決しようとする課題】レベル
シフト回路として、第１の電源電圧に対応した電圧振幅
を持ち互いに逆位相の第１および第２の入力信号を、第
２の電源電圧に対応した電圧振幅を持つ第１および第２
の出力信号に変換するものが知られている。

【０００３】図７は、ＰＭＯＳトランジスタｐ１，ｐ２
およびＮＭＯＳトランジスタｎ１，ｎ２を用いてこのよ
うなレベルシフト回路を構成した例を示す回路図であ
る。このレベルシフト回路においては、一対の入力端子
に第１の電源電圧（例えば０Ｖ，５Ｖ）に対応する互い
に逆位相の第１および第２の入力信号Ｉｎ１，Ｉｎ２を
入力すると、一対の出力端子に第２の電源電圧（例えば
０Ｖ，１０Ｖ）に対応する第１および第２の出力信号Ｏ
ｕｔ１，Ｏｕｔ２が出力される。なお、一対の電源端子
には、ＮＭＯＳトランジスタ側を低電位ＶＬとし、ＰＭ
ＯＳトランジスタ側を高電位ＶＨとして第２の電源電圧
が印加される。

【０００４】このレベルシフト回路を通常のＣＭＯＳで
形成し、入力信号として第１の電源電圧に対応した信号
をＩｎ１とＩｎ２に入力させた場合は、第２の電源電圧
に対応してレベルシフトされた出力信号Ｏｕｔ１とＯｕ
ｔ２とを得ることができる。

【０００５】ところが、このレベルシフト回路を、駆動
回路の一部として液晶表示パネルを構成するガラス基板
上に設ける場合のように、ＴＦＴ（薄膜トランジスタ）
で形成したために各トランジスタのオン電流が小さく、
しきい値立ち上がりが悪い場合や、第１の電源電圧が第
２の電源電圧よりもかなり低い場合には、レベルシフト
された信号であるＯｕｔ１，Ｏｕｔ２が、Ｉｎ１，Ｉｎ
２の反転に対応して反転しなかったり、反転するまでに
長時間を要したりする問題が発生することがある。

【０００６】なお、本出願人は、予め日本特許情報機構
（ＪＡＰＩＯ）の先行技術調査（パトリス）によって、
検索式：”（レベル＊シフタ）＊（容量＋キャパシ
タ）”にて、先行技術を調査し、ヒット件数２０件の調
査結果を得た。この結果から、上記問題点を解決するた
めの技術を発見することはできなかった。

【０００７】本発明は、上記のような問題点に鑑みてな
されたものであって、その目的は、ＴＦＴ等のオン電流
が小さく、しきい値立ち上がりの悪いスイッチング素子
を用いた場合や、低電圧の入力信号を入力する場合で
も、確実にレベルシフトを行うことができ、動作速度が
速いレベルシフト回路、これを用いた駆動回路および表
示装置ならびに半導体装置を提供することにある。

【０００８】

【課題を解決するための手段】請求項１に記載の発明に
係るレベルシフト回路は、第１の電源電圧に対応した互
いに逆位相の第１入力信号および第２入力信号が入力さ
れる第１入力端子および第２入力端子と、前記第１の電
源電圧とは異なる第２の電源電圧の高電位側供給端子と
低電位側供給端子との間で直列に接続された第１導電型
の第１スイッチング素子および第２導電型の第２スイッ
チング素子と、前記第２の電源電圧の高電位側供給端子
と低電位側供給端子との間で直列に接続された第１導電
型の第３スイッチング素子および第２導電型の第４スイ
ッチング素子とが、並列に接続されて形成されたスイッ
チング回路と、前記第１、第２スイッチング素子の接続
部と、前記第３スイッチング素子の制御電極とに接続さ
れ、第１出力信号が出力される第１出力端子と、前記第
３、第４スイッチング素子の接続部と、前記第１スイッ
チング素子の制御電極とに接続され、第２出力信号が出
力される第２出力端子とを有し、前記第１入力端子は、
前記第２スイッチング素子の制御電極に接続されてな
り、前記第２入力端子は、前記第４スイッチング素子の
制御電極に接続されてなり、前記第１および第２入力端
子に入力された前記第１および第２入力信号を、前記第
２の電源電圧に対応した前記第１および第２出力信号に
変換するレベルシフト回路であって、前記第１入力端子
に入力された信号の変化に対応した信号を第１伝達手段
を介して前記第２出力端子に出力し、前記第２入力端子
に入力された信号の変化に対応した信号を第２伝達手段
を介して前記第１出力端子に出力することを特徴とす
る。

【０００９】請求項１に記載の発明によれば、第１入力
信号の変化に対応した信号が第２出力端子に伝達される
ため、第１入力信号の立ち上がり（下がり）に対応して
第２出力信号が立ち上がる（下がる）。また、第２入力
信号の変化に対応した信号が第１出力端子に伝達される
ため、第１入力信号の立ち上がり（下がり）に対応して
第１出力信号が立ち上がる（下がる）。したがって、従
来のレベルシフタの動作に加えて、これらの効果によ
り、第１および第２入力信号の反転に対する応答速度が
速く、確実にレベルシフトを行うことができるレベルシ
フト回路となる。

【００１０】請求項２は、請求項１に記載の発明に係る
レベルシフト回路において、前記第１伝達手段は、前記
第１入力端子と前記第２出力端子との間に接続されたキ
ャパシタであり、前記第２伝達手段は、前記第２入力端
子と前記第１出力端子との間に接続されたキャパシタで
あることを特徴とする。

【００１１】請求項２に記載の発明によれば、第１およ
び第２伝達手段がキャパシタであるため、容易に形成可
能なレベルシフト回路となる。

【００１２】請求項３は、請求項１または請求項２に記
載の発明に係るレベルシフト回路において、前記第２電
源電圧の高電位側供給端子と、前記第１および第３スイ
ッチング素子との間に、それぞれ抵抗素子が挿入される
ことを特徴とする。

【００１３】請求項３に記載の発明によれば、第１スイ
ッチング素子に接続された抵抗素子を介して第２電源電
圧の高電位側が接続されているため、第２スイッチング
素子に入力される第１入力信号がＨレベルとなって、第
２スイッチング素子がオンした際に第１スイッチング素
子を流れる電流が制限され、第１出力信号のＬレベルへ
のスイッチングを迅速に行うことが可能となる。同様
に、第３スイッチング素子に接続された抵抗素子を介し
て第２電源電圧の高電位側が接続されているため、第４
スイッチング素子に入力される第２入力信号がＨレベル
となった場合の第２出力信号のＬレベルへのスイッチン
グを迅速を行うことができる。この結果、応答速度の速
いレベルシフト回路となる。

【００１４】請求項４は、請求項１または請求項２に記
載の発明に係るレベルシフト回路において、前記第１ス
イッチング素子と前記第２スイッチング素子との接続部
に挿入される第１導電型の第５スイッチング素子と、前
記第３スイッチング素子と前記第４スイッチング素子と
の接続部に挿入される第１導電型の第６スイッチング素
子と、を更に有し、前記第１入力端子は、前記第５スイ
ッチング素子の制御電極に接続され、前記第１出力端子
は、前記第５スイッチング素子と前記第２スイッチング
素子との接続部に接続され、前記第２入力端子は、前記
第６スイッチング素子の制御電極に接続され、前記第２
出力端子は、前記第６スイッチング素子と前記第４スイ
ッチング素子との接続部に接続されることを特徴とす
る。

【００１５】請求項４に記載の発明によれば、第１スイ
ッチング素子と第２スイッチング素子との接続部に第５
スイッチング素子が挿入され、第５スイッチング素子の
制御電極には第１入力信号が接続されているため、第１
入力信号がＨレベルとなり第２スイッチング素子がオン
すると同時に第５スイッチング素子がオフする。したが
って、第１出力信号は、第１入力信号がＨレベルとなる
と、迅速にＬレベルとなる。同様に、第３スイッチング
素子と第４スイッチング素子との接続部に第６スイッチ
ング素子が挿入され、第６スイッチング素子の制御電極
には第２入力信号が接続されているため、第２出力信号
は、第２入力信号がＨレベルとなると、迅速にＬレベル
となる。この結果、迅速かつ確実に動作するレベルシフ
ト回路が得られる。

【００１６】請求項５に記載の発明に係るレベルシフト
回路は、第１の電源電圧に対応した互いに逆位相の第１
入力信号および第２入力信号が入力される第１入力端子
および第２入力端子と、前記第１の電源電圧とは異なる
第２の電源電圧の高電位側供給端子と低電位側供給端子
との間で直列に接続された第１導電型の第１スイッチン
グ素子および第２導電型の第２スイッチング素子と、前
記第２電源電圧の高電位側供給端子と低電位側供給端子
との間で直列に接続された第１導電型の第３スイッチン
グ素子および第２導電型の第４スイッチング素子とが、
並列に接続されて形成されたスイッチング回路と、前記
第１、第２スイッチング素子の接続部と、前記第３、第
４スイッチング素子の制御電極とに接続され、第１出力
信号が出力される第１出力端子と、前記第３、第４スイ
ッチング素子の接続部と、前記第１、第２スイッチング
素子の制御電極とに接続され、第２出力信号が出力され
る第２出力端子と、を有し、前記第１および第２入力端
子に入力された前記第１および第２入力信号を前記第２
の電源電圧に対応した前記第１および第２出力信号に変
換するレベルシフト回路であって、第１入力端子に入力
された信号の変化に対応した信号を前記第１出力端子に
伝達する第１伝達手段と、第２入力端子が入力された信
号の変化に対応した信号を前記第２出力端子に伝達する
第２伝達手段と、を有することを特徴とする。

【００１７】請求項５に記載の発明に係るレベルシフト
回路によれば、第１入力信号と同相で電圧レベルの異な
る第１出力信号と、第２入力信号と同相で電圧レベルの
異なる第２出力信号とを得ることができる。しかも、第
１および第２入力信号と、第１および第２出力信号との
グランドレベルを異なったものとすることができるレベ
ルシフト回路となる。

【００１８】請求項６は、請求項１ないし請求項５のい
ずれかにおいて、前記第１ないし第４スイッチング素子
は、チャネルが非単結晶半導体層に形成されるＴＦＴで
あることを特徴とする。

【００１９】請求項６に記載の発明によれば、第１ない
し第４スイッチング素子はチャネルが非単結晶半導体層
に形成されるＴＦＴであるため、チャネルが単結晶半導
体層に形成されたトランジスタに比べスイッチング速度
の遅いトランジスタとなるにも拘わらず、スイッチング
速度が速く、かつ、確実に動作するレベルシフト回路と
なる。

【００２０】請求項７に記載の発明に係る信号ドライバ
は、画像データ信号を保持するラッチ回路と、前記画像
データ信号を取り込むタイミングを伝えるサンプルパル
スを前記ラッチ回路に対して出力するシフトレジスタ回
路と、前記ラッチ回路から出力された前記画像データ信
号を所定の電源電圧に対応する電圧にレベルシフトさせ
る、請求項１ないし請求項６のいずれかに記載のレベル
シフト回路と、前記レベルシフト回路から出力された画
像データ信号をアナログ変換し、所定の電力容量で出力
する出力部とを有することを特徴とする。

【００２１】請求項７に記載の発明によれば、上述の作
用効果を持つレベルシフト回路を有する信号ドライバが
得られる。

【００２２】請求項８に記載の発明に係る表示装置は、
信号電極群と、走査電極群と、前記信号電極群と前記走
査電極群との各交差部付近に配置された表示要素とを備
える表示部と、前記走査電極群を駆動する走査ドライバ
と、前記信号電極群を駆動する請求項７に記載の信号ド
ライバとを有することを特徴とする。

【００２３】請求項８に記載の発明によれば、上述の作
用効果を持つレベルシフト回路を含む信号ドライバを備
えた表示装置が得られる。

【００２４】請求項９に記載の発明に係る半導体装置
は、請求項６に記載のレベルシフト回路を形成する半導
体装置であって、前記各ＴＦＴは、前記非単結晶半導体
層に形成されたソースおよびドレインと、ゲート絶縁膜
と、ゲート電極とを有し、前記第１および第２伝達手段
は、前記非単結晶半導体層と同層に形成された第１導電
層と、前記ゲート電極と同層に形成された第２導電層と
の間に、前記ゲート絶縁膜と同層に形成された第１絶縁
層を挟み込んで形成されたキャパシタであることを特徴
とする。

【００２５】請求項９に記載の発明によれば、第１およ
び第２伝達手段を形成するために別個の層を形成する必
要がないため、第１および第２伝達手段を含んで構成さ
れるレベルシフト回路を有する半導体装置を容易に形成
することができる。

【００２６】また、一般に、ゲート絶縁膜は他の絶縁膜
よりも薄いため、大容量キャパシタの形成を容易に行う
ことができる。

【００２７】請求項１０に記載の発明に係る半導体装置
は、請求項６に記載のレベルシフト回路を形成する半導
体装置であって、前記各ＴＦＴは、前記非単結晶半導体
層に形成されたソースおよびドレインと、ゲート絶縁膜
と、ゲート電極と、第１層間絶縁膜と、配線層とを有
し、前記第１および第２伝達手段は、前記ゲート電極と
同層に形成された第２導電層と、前記配線層と同層に形
成された第３導電層との間に、前記第１層間絶縁膜と同
層に形成された第２絶縁層を挟み込んで形成されたキャ
パシタであることを特徴とする。

【００２８】請求項１０に記載の発明によれば、第１お
よび第２伝達手段を形成するために別個の層を形成する
必要がないため、第１および第２伝達手段を含んで構成
されるレベルシフト回路を有する半導体装置を容易に形
成することができる。

【００２９】請求項１１に記載の発明に係る半導体装置
は、請求項６に記載のレベルシフト回路を形成する前記
各スイッチング素子、および前記各スイッチング素子の
上部に第２層間絶縁膜を介して形成される液晶素子用の
透明電極を含んで構成される半導体装置であって、前記
各ＴＦＴは、前記非単結晶半導体層に形成されたソース
およびドレインと、ゲート絶縁膜と、ゲート電極と、第
１層間絶縁膜と、配線層とを有し、前記第１および第２
伝達手段は、前記配線層と同層に形成された第３導電層
と、前記透明電極と同層に形成された第４導電層との間
に、前記第２層間絶縁膜と同層に形成された第３絶縁層
を挟み込んで形成されたキャパシタであることを特徴と
する。

【００３０】請求項１１に記載の発明によれば、第１お
よび第２伝達手段を形成するために別個の層を形成する
必要がないため、第１および第２伝達手段を含んで構成
されるレベルシフト回路を有する半導体装置を容易に形
成することができる。

【００３１】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて、図面を参照しながら、さらに具体的に説明す
る。

【００３２】〔第１実施形態〕 ＜表示装置の全体構成＞図１は、本発明の第１実施形態
に係る表示装置である液晶表示装置の構成を示すブロッ
クダイアグラムである。この図に示すように本実施形態
の液晶表示装置は、画像情報出力源７４、画像情報処理
回路７６、走査ドライバ８０、信号ドライバ８２、表示
部である液晶表示パネル８６、クロック回路７０、およ
び電源回路７２を含んで構成される。

【００３３】画像情報出力源７４は、ＲＯＭ、ＲＡＭな
どのメモリ、ビデオ信号を同調して出力する同調回路な
どを含んで構成され、クロック回路７０からのクロック
に基づいて、ビデオ信号などの画像情報を出力する。

【００３４】画像情報処理回路７６は、クロック回路７
０からのクロック信号に基づいて画像情報を処理して、
画像データ、走査データ、および制御信号を出力する。
この表示情報処理回路７６は、例えば増幅回路、相展開
回路、ローテーション回路、ガンマ補正回路、あるいは
クランプ回路等を含むことができる。

【００３５】信号ドライバ８２は、画像情報処理回路か
ら画像データおよび制御信号を受け取り、表示部の信号
電極に対して信号電圧を出力するもので、レベルシフト
回路を含んで構成される。

【００３６】走査ドライバ８０は、画像情報処理回路７
６から走査データおよび制御信号を受け取り、液晶表示
パネルの走査電極に対して走査電圧を出力する。

【００３７】表示部である液晶表示パネル８６は、信号
電極群である複数の信号電極８７、これに交差する走査
電極群である複数の走査電極８８、および信号電極８７
と走査電極８８との各交差領域に配置される表示要素で
ある液晶素子（図示せず）を含んで構成され、信号ドラ
イバ８２および走査ドライバ８０の駆動によって画像を
表示する。なお、本実施例においては、前述した信号ド
ライバ８２および走査ドライバ８０は、液晶表示パネル
８６の一部を構成するガラス基板上に、薄膜トランジス
タ（ＴＦＴ）製造技術を用いて形成されている。

【００３８】クロック回路７０は、上述の各回路に対し
てクロック信号を供給する。

【００３９】電源回路７２は、前述のレベルシフト回路
を駆動するための第２電源電圧を含む各電圧を生成し、
上述の各回路に電力を供給する。

【００４０】＜信号ドライバ＞図２は、本実施形態の表
示装置である液晶表示装置に用いられる信号ドライバ８
２の構成図である。この図に示すように、本実施形態の
信号ドライバ８２は、シフトレジスタ回路６０、デジタ
ル配線６２、ラッチ回路６４、レベルシフト回路１０、
および出力部６６を含んで構成される。

【００４１】シフトレジスタ回路６０は、液晶表示パネ
ル８６の信号電極８７の数に対応して複数設けられ、画
像データ信号を伝えるデジタル配線６２から、液晶表示
パネル８６の各信号電極８７に対応するデータを取り込
むタイミングを示すサンプリングパルスをラッチ回路６
４に供給する。

【００４２】デジタル配線６２は、液晶表示パネル８６
の各信号電極８７の信号レベルに対応したデジタル信号
を所定のタイミングで伝える配線であり、ビット数に対
応した数の配線Ｄ０，Ｄ１，Ｄ２，Ｄ３を有する。本実
施形態の場合、４ビットに対応した例が示してあるが、
液晶表示装置の表示仕様に応じたビット数に対応した線
数を有するデジタル配線とすることができる。

【００４３】ラッチ回路６４は、液晶表示パネル８６の
各信号電極８７ごとに、デジタル配線６２のビット数に
対応した数が設けられ、デジタル配線６２の各ビットの
配線Ｄ０，Ｄ１，Ｄ２，Ｄ３が対応するラッチ回路６４
に接続されている。ラッチ回路６４は、シフトレジスタ
回路６０から出力されるサンプリングパルスに対応した
タイミングでデジタル配線６２上のデータを取り込んで
保持する。

【００４４】レベルシフト回路１０は、液晶表示パネル
の各信号電極８７ごとに対応して、デジタル配線６２の
ビット数に対応した数が設けられる。レベルシフト回路
１０には、対応するラッチ回路６４から出力された信号
が入力される。なお、図２においては、各レベルシフト
回路１０への入力および出力をそれぞれ一本の線で示し
てあるが、通常は、互いに逆相の一対の信号が対応する
ラッチ回路６４から入力され、やはり互いに逆相の一対
の信号が各レベルシフト回路から出力部６６に出力され
る。

【００４５】出力部６６は、液晶表示パネル８６の各信
号電極８７について、デジタル画像データ信号の各ビッ
トに対応する複数のレベルシフト回路１０からの出力を
受け取り、液晶表示パネル８６の各信号電極８７に対応
するアナログ信号を合成し、その信号を表示部である液
晶表示パネル８６の各信号電極８７に入力する。

【００４６】＜レベルシフト回路＞図３は、前述した信
号ドライバ８２に用いられる本実施形態のレベルシフト
回路１０の回路図である。

【００４７】本実施形態のレベルシフト回路１０は、第
１の電源電圧例えば（０Ｖ，５Ｖ）に対応した互いに逆
位相の論理パルス信号である第１入力信号Ｉｎ１および
第２入力信号Ｉｎ２が、第１入力端子２６および第２入
力端子２７に入力されると、第２の電源電圧例えば（０
Ｖ，１０Ｖ）に対応した互いに逆位相の論理パルス信号
である第１出力信号Ｏｕｔ１および第２出力信号Ｏｕｔ
２を、第１出力端子３０および第２出力端子３１に出力
するものである。

【００４８】このレベルシフト回路１０は、図３に示し
たように、第１スイッチング素子であるＰＭＯＳトラン
ジスタｐ１と第２スイッチング素子であるＮＭＯＳトラ
ンジスタｎ１とが直列に接続され、第３スイッチング素
子であるＰＭＯＳトランジスタｐ２と第４スイッチング
素子であるＮＭＯＳトランジスタｎ２とが直列に接続さ
れ、さらに、これら直列に接続されたＭＯＳトランジス
タ同士が並列に接続されて構成されている。また、ＰＭ
ＯＳトランジスタｐ１とＮＭＯＳトランジスタｎ１の接
合部およびＰＭＯＳトランジスタｐ２の制御電極である
ゲートは、第１出力端子３０に接続されている。そし
て、ＰＭＯＳトランジスタｐ２とＮＭＯＳトランジスタ
ｎ２の接合部およびＰＭＯＳトランジスタｐ１の制御電
極であるゲートは、第２出力端子３１に接続されてい
る。また、ＮＭＯＳトランジスタｎ１のゲートは第１入
力端子２６に接続されており、ＮＭＯＳトランジスタｎ
２のゲートは第２入力端子２７に接続されている。さら
に、第１入力端子２６と第２出力端子３１とは、第１伝
達手段であるキャパシタＣ１を介して結ばれ、第２入力
端子２７と第１出力端子３０とは第２伝達手段であるキ
ャパシタＣ２を介して結ばれている。

【００４９】そして、第２電源電圧の高電位側ＶＨが接
続される高電位側供給端子４２がＰＭＯＳトランジスタ
ｐ１，ｐ２のそれぞれに接続され、第２電源電圧の低電
位側ＶＬが接続される低電位側供給端子４３がＮＭＯＳ
トランジスタｎ１，ｎ２のそれぞれに接続される。

【００５０】図４は、本実施形態のレベルシフト回路１
０の第１および第２入力信号Ｉｎ１，Ｉｎ２と第１およ
び第２出力信号Ｏｕｔ１，Ｏｕｔ２との関係を示す模式
的なタイミングチャートと、タイミングチャートの各区
間に対応させて各ＭＯＳトランジスタｐ１，ｎ１，ｐ
２，ｎ２のオン／オフの状態を示す表とから成るもので
ある。なお、この図においては、各ＭＯＳトランジスタ
ｐ１，ｎ１，ｐ２，ｎ２の、オンをを○、オフを×とし
て示してある。

【００５１】ここで、本実施形態のレベルシフト回路１
０の動作を図４とともに説明する。

【００５２】まず、第１入力信号Ｉｎ１として第１の電
源電圧に対応したＬ（ロー）である０Ｖが第１入力端子
２６に入力され、第２入力信号Ｉｎ２として第１の電源
電圧のＨ（ハイ）である５Ｖが第２入力端子２７に入力
された状態すなわち図４にＡとして示した区間では、Ｎ
ＭＯＳトランジスタｎ２のゲートに５Ｖが入力されてｎ
２がオン状態となるため、Ｏｕｔ２はローとなる。そし
て、Ｏｕｔ２はＰＭＯＳトランジスタｐ１のゲートに入
力されているため、ｐ１がオンとなる。また、第１入力
信号Ｉｎ１としてＬの信号がゲートに入力されているｎ
１はオフとなっているため、Ｏｕｔ１は第２の電源電圧
のＨである１０ＶすなわちＶＨとなる。

【００５３】次に、第１および第２入力信号Ｉｎ１，Ｉ
ｎ２の信号レベルが反転し、Ｉｎ１が第１の電源電圧の
Ｈ（５Ｖ）となり、Ｉｎ２がＬ（０Ｖ）となる。このＩ
ｎ１およびＩｎ２の信号レベルの反転は、図４に誇張し
て示したような遷移区間を経て起こる。したがって、第
１および第２出力信号Ｏｕｔ１，Ｏｕｔ２もそれに対応
した遷移区間を経て反転することになる。すなわち、Ｉ
ｎ１の電圧が上昇してｎ１のしきい値電圧Ｖthnを超え
ると、ｎ１はオンするため、Ｏｕｔ１の電圧が低下し始
める（図４の区間Ｂ）。そして、Ｏｕｔ１の電圧がｐ２
のしきい値電圧Ｖthpより低い電圧となるとｐ２がオン
し、Ｏｕｔ２が上昇を始める（図４の区間Ｃ）。Ｏｕｔ
２の電圧のこの上昇が完了して、Ｏｕｔ１とＯｕｔ２の
反転が完了する（図４の区間Ｄ後半）。

【００５４】その後、第１入力信号Ｉｎ１と第２入力信
号Ｉｎ２の信号レベルが再度反転すると、Ｉｎ１，Ｏｕ
ｔ１，ｎ１，ｐ１のそれぞれと、Ｉｎ２，Ｏｕｔ２，ｎ
２，ｐ２の対応するそれぞれが互いに入れ替わるが、上
記と同様にして、第１出力信号Ｏｕｔ１と第２出力信号
Ｏｕｔ２の信号レベルが反転する（図４の区間Ｅ，Ｆ，
Ａ）。

【００５５】このように、第１入力信号Ｉｎ１と第２入
力信号Ｉｎ２とが反転すると、第１出力信号Ｏｕｔ１ま
たは第２出力信号Ｏｕｔ２のＨレベルへ立ち上がる側の
反転完了が最も遅くなる。

【００５６】しかし、本実施形態のレベルシフト回路１
０の場合は、前述したように、第１入力端子２６と第２
出力端子３１とがキャパシタＣ１によって結ばれ、同様
に第２入力端子２７と第１出力端子３０とがキャパシタ
Ｃ２によって結ばれているため、第１入力信号Ｉｎ１の
電圧変化に対応した電圧変化は直ちに第２出力端子３１
に伝わり、第２入力信号Ｉｎ２の電圧変化に対応した電
圧変化は直ちに第１出力端子３０に伝わる。そのため、
第１入力信号Ｉｎ１と同位相である第２出力信号Ｏｕｔ
２の立ち上がりと、第２入力信号Ｉｎ２と同位相である
第１出力信号Ｏｕｔ１の立ち上がりを速くすることがで
きる。

【００５７】また、第１入力信号Ｉｎ１はキャパシタＣ
１を介して第１スイッチング素子であるＰＭＯＳトラン
ジスタｐ１のゲートにも入力されているため、第１入力
信号Ｉｎ１がＬレベルからＨレベルに反転した際には、
ｐ１がオフすることが促進され、ｐ１がオフするまでは
ｐ１とｎ１の引き合いとなって電位が定まらない第１出
力信号Ｏｕｔ１のＬレベルへの反転が促進される。さら
に、この第１出力信号Ｏｕｔ１がゲートに入力されてい
るｐ２は、Ｏｕｔ１がＬレベルとなることによりオンす
るため、Ｏｕｔ１がＬレベルとなるタイミングが早まれ
ば、ｐ２のオンも早められることとなり、Ｏｕｔ２のＨ
レベルへの反転も促進される。さらに、ｐ２のゲートに
は第２入力信号Ｉｎ２がキャパシタＣ２を介して入力さ
れているため、これによってもｐ２のオンが促され、Ｏ
ｕｔ２のＨレベルへの反転も促進されることとなる。

【００５８】次に、Ｉｎ２がＬレベルからＨレベルとな
り、Ｉｎ１がＨレベルからＬレベルに反転する場合は、
Ｉｎ１とＩｎ２、ｐ１とｐ２、ｎ１とｎ２、Ｃ１とＣ
２、およびＯｕｔ１とＯｕｔ２のそれぞれの関係は互い
に入れ替わるが、上述の場合と同様にＣ１およびＣ２の
存在によって、第１入力信号Ｉｎ１および第２入力信号
Ｉｎ２の反転に対応した第１出力信号Ｏｕｔ１および第
２出力信号Ｏｕｔ２の反転のタイミングが早められる。

【００５９】図５は、本実施形態のレベルシフト回路１
０を、ポリシリコンやアモーファスシリコンなどの非単
結晶層にチャネルが形成されるＴＦＴを用いた半導体装
置として形成した場合の、第１入力信号Ｉｎ１と、第１
および第２出力信号Ｏｕｔ１，Ｏｕｔ２との関係を、シ
ミュレーションプログラムを用いて求めた結果を示すも
のである。この図には第２入力信号Ｉｎ２を示していな
いが、Ｉｎ１とは逆相で同レベルの信号が用いられてい
る。なお、このシミュレーションは、各トランジスタｐ
１，ｎ１，ｐ２，ｎ２のチャネル幅およびチャネル長を
５μｍとし、第１および第２伝達手段Ｃ１，Ｃ２を１０
０ｆＦとした場合の結果である。また、現実を想定し
て、Ｉｎ１およびＩｎ２には、バッファからの信号を与
えており、このため、遅延に起因する波形ひずみがあ
る。

【００６０】このように、本実施形態のレベルシフト回
路１０は、スイッチング素子ｐ１，ｎ１，ｐ２，ｎ２と
して非単結晶層にチャネルが形成されスイッチング速度
が遅いＴＦＴを用いたにも拘わらず、第１入力信号Ｉｎ
１および第２入力信号Ｉｎ２の反転に対応して、第１出
力信号Ｏｕｔ１および第２出力信号Ｏｕｔ２が迅速かつ
確実に反転するレベルシフト回路１０となる。

【００６１】＜半導体装置＞本実施形態のレベルシフト
回路１０は、図６に模式的な断面図として示す半導体装
置９０、すなわちスイッチング素子であるＭＯＳトラン
ジスタとキャパシタとを有する半導体装置９０として形
成することができる。

【００６２】本実施形態の半導体装置９０は、アクティ
ブマトリックス駆動の液晶表示パネル８６に用いられる
ものであり、ガラスやポリマーフィルム等からなる絶縁
性基板９１上に形成された、ＴＦＴ(Thin Film Transis
tor)１８と、透明電極８９とを含んで薄膜形成される。

【００６３】この半導体装置９０のＴＦＴ１８は、図６
に模式的な断面図として示すように、ポリシリコンやア
モーファスシリコン等で形成された非単結晶半導体層１
７の一部に不純物をドープして形成されたソース１９ま
たはドレイン２０と、非単結晶半導体層１７のソース１
９とドレイン２０との間に形成されるチャネル２１と、
酸化膜等で形成されるゲート絶縁膜２２と、タンタル等
で形成されたゲート電極２３と、それらの上方に位置し
酸化膜等で形成された第１層間絶縁膜２４と、アルミニ
ウム等で形成された配線層２５とを含んで構成される。

【００６４】この半導体装置９０の透明電極８９は、Ｔ
ＦＴ１８の配線層２５の上方に、酸化膜等からなる第２
層間絶縁膜２９を挟んで設けられ、ＩＴＯ(Indium Tin
Oxide)等で形成される。

【００６５】前述したように、本実施形態のレベルシフ
ト回路１０を構成するためには、上述したＴＦＴ１８と
して形成されるスイッチング素子であるＭＯＳトランジ
スタｐ１，ｎ１，ｐ２，ｎ２だけでなく、キャパシタＣ
１，Ｃ２も必要である。本実施形態の半導体装置９０
は、ＴＦＴ１８および透明電極８９を形成するための前
述した導電層および絶縁膜と同層に形成した、導電層お
よび絶縁層を用いることによって、ＴＦＴ１８の付近に
キャパシタＣ１，Ｃ２を作り込んだ半導体装置として形
成される。すなわち、このキャパシタＣ１，Ｃ２は、図
６にＡ，Ｂ，およびＣとして示したように、これら導電
層および絶縁層を組み合わせることによって、少なくと
も下記の３種類のパターンで形成することができる。

【００６６】第１のパターンは、図６にＡとして示した
ように、非単結晶半導体層１７と同じ層に不純物を多量
にドープして形成した導電層である第１導電層９２と、
ゲート電極２３と同じ層に形成した導電層である第２導
電層９４とを一対のキャパシタ電極として用い、ゲート
絶縁膜２２と同じ層に形成した絶縁層である第１絶縁層
９３を誘電体層として用いて、キャパシタを形成するこ
とである。この場合、誘電体層である第１絶縁層９３
は、ゲート絶縁膜２２と同様に、比較的薄いため、大容
量のキャパシタを容易に形成することができる。

【００６７】第２のパターンは、図６にＢとして示した
ように、ゲート電極２３と同じ層に形成した導電層であ
る第２導電層９４と、配線層２５と同じ層に形成した導
電層である第３導電層９６とを一対のキャパシタ電極と
して用い、第１層間絶縁膜２４と同じ層に形成した絶縁
層である第２絶縁層を誘電体層として、キャパシタを形
成するものである。

【００６８】第３のパターンは、図６にＣとして示した
ように、配線層２５と同じ層に形成した導電層である第
３導電層９６と、透明電極８９と同じ層に形成した導電
層である第４導電層９８とを一対のキャパシタ電極とし
て用い、第２層間絶縁膜２９と同じ層に形成した絶縁層
である第３絶縁層９７を誘電体層として、キャパシタを
形成するものである。

【００６９】なお、図示はしないが、キャパシタＣ１，
Ｃ２は上記に限らず、第１導電層９２、第２導電層９
４、第３導電層９６、および第４導電層９８から上記以
外の一対の組み合わせを形成し、その組み合わせの間の
絶縁層を挟んで他のキャパシタを形成することもできる
し、一組以上の電極の組み合わせを用いて積層型のキャ
パシタとすることもできる。

【００７０】このように、本実施形態によれば、第１お
よび第２伝達手段Ｃ１，Ｃ２を形成するために別個の層
を形成する必要がないため、第１および第２伝達手段Ｃ
１，Ｃ２を含んで構成されるレベルシフト回路１０を有
する半導体装置９０を容易に形成することができる。

【００７１】〔第１比較例〕図７は、本比較例のレベル
シフト回路の回路図であり、「背景技術および発明が解
決しようとする課題」の欄で示したものである。このレ
ベルシフト回路は、Ｃ１およびＣ２がないことを除き、
図３に示した第１実施形態のレベルシフト回路１０と同
一である。

【００７２】本比較例のレベルシフト回路の各ＭＯＳト
ランジスタｐ１，ｎ１，ｐ２，ｎ２をＴＦＴとして第１
実施形態の場合と同様に形成した場合の、第１入力信号
Ｉｎ１と、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２
との関係のシミュレーション結果を図８（Ａ），（Ｂ）
に示す。この図では、第２入力信号Ｉｎ２は示されてい
ないがＩｎ１と逆位相で同レベルの信号となっている。
図８（Ａ），（Ｂ）に示すように、Ｉｎ１が第１の電源
電圧（０Ｖ，５Ｖ）に対応する電圧振幅で反転を繰り返
しているにも拘わらず、Ｏｕｔ１およびＯｕｔ２は０Ｖ
または１０Ｖから幾分変動するのみで、第２の電源電圧
に対応した、Ｈレベルである１０ＶとＬレベルである０
Ｖとの反転が起きていない。このように、図７に示した
ようなレベルシフト回路すなわち第１実施形態のレベル
シフト回路とはＣ１およびＣ２がない点のみが異なるレ
ベルシフト回路をＴＦＴで形成した場合には、レベルシ
フト回路として機能しないことがあることがわかる。

【００７３】〔第２実施形態〕本実施形態の表示装置、
信号ドライバ、および半導体装置は、レベルシフト回路
として以下に説明する回路が用いられる点が、第１実施
形態の表示装置、信号ドライバ８２、および半導体装置
９０とは異なる。その他の点については、第１実施形態
と同様であるので、その説明を省略する。

【００７４】図９は、本実施形態のレベルシフト回路３
８の回路図である。この図から明らかなように、本実施
形態のレベルシフト回路３８は、第１スイッチング素子
であるＰＭＯＳトランジスタｐ１がそのソースに接続し
た抵抗Ｒ１を介して電源電圧の高電位側供給端子４２に
接続され、第３スイッチング素子であるＰＭＯＳトラン
ジスタｐ２がそのソースに接続した抵抗Ｒ２を介して電
源の高電位側供給端子４２に接続されている点が第１実
施形態のレベルシフト回路とは異なる。それ以外の部分
は第１実施形態のレベルシフト回路１０と同様であるの
で、第１実施形態の場合と同一符号を付し、その説明を
省略する。

【００７５】本実施形態のレベルシフト回路３８は、第
２の電源電圧の高電位側供給端子４２とＰＭＯＳトラン
ジスタｐ１との間に抵抗Ｒ１が挿入されているため、ｐ
１への電流の流れ込みがＲ１によって制限される。第１
実施形態のレベルシフト回路は図４に示したように、Ｉ
ｎ１がＬからＨに反転する際すなわち遷移区間Ｂおよび
Ｃにおいて、ｐ１とｎ１の両方がオンとなる不安定状態
となるが、本実施形態のレベルシフト回路３８は、この
Ｒ１によってｐ１に流れ込む電流が制限され、第１出力
信号Ｏｕｔ１がＬレベルとなることが早まるため、第
１、第２入力信号Ｉｎ１，Ｉｎ２の反転に対応した第
１、第２出力信号Ｏｕｔ１，Ｏｕｔ２の反転を早めるこ
とができる。

【００７６】同様に、本実施形態のレベルシフト回路３
８は、第２の電源電圧の高電位側供給端子４２とｐ２と
の間に抵抗Ｒ２が挿入されているため、ｐ２への電流の
流れ込みがＲ２によって制限される。第１実施形態のレ
ベルシフト回路１０においては、図４に示したように、
Ｉｎ２がＬからＨに反転する際に、遷移区間ＥおよびＦ
において、ｐ２とｎ２の両方がオンとなる不安定状態と
なるが、本実施形態のレベルシフト回路３８において
は、このＲ２によってｐ２に流れ込む電流が制限され、
Ｏｕｔ２がＬとなることが早まるため、Ｉｎ１，Ｉｎ２
の反転に対応したＯｕｔ１，Ｏｕｔ２の反転を早めるこ
とができる。

【００７７】図１０（Ａ），（Ｂ）は、本実施形態のレ
ベルシフト回路３８をＴＦＴの半導体装置として形成し
た場合の、Ｉｎ１と、Ｏｕｔ１，Ｏｕｔ２との関係を、
シミュレーションプログラムを用いて求めた結果を示す
ものである。この図にはＩｎ２を示していないが、Ｉｎ
１とは逆相で同レベルの信号が用いられている。なお、
このシミュレーションは、各ＭＯＳトランジスタのチャ
ネル幅およびチャネル長を５μｍとし、Ｃ１およびＣ２
を１００ｆＦとした場合の結果である。

【００７８】このように、本実施形態のレベルシフト回
路３８は、第１および第２入力信号Ｉｎ１，Ｉｎ２の反
転に対する反応速度が速いレベルシフト回路３８とな
る。また、第１実施形態のレベルシフト回路１０と同様
に、Ｃ１およびＣ２が設けられているため、各トランジ
スタｐ１，ｎ１，ｐ２，ｎ２をＴＦＴで形成した半導体
装置とした場合でも確実に動作するレベルシフト回路と
なる。

【００７９】〔第２比較例〕図１１は、本比較例のレベ
ルシフト回路の回路図である。このレベルシフト回路
は、Ｃ１およびＣ２がないことを除き、図９に示した第
２実施形態のレベルシフト回路３８と同一である。

【００８０】本比較例のレベルシフト回路の各トランジ
スタｐ１，ｎ１，ｐ２，ｎ２をＴＦＴとして第１実施形
態の場合と同様に形成した場合の、第１入力信号Ｉｎ１
と、第１および第２出力信号Ｏｕｔ１，Ｏｕｔ２との関
係を示すシミュレーション結果を図１２（Ａ），（Ｂ）
に示す。この図には、第２入力信号Ｉｎ２は示されてい
ないがＩｎ１と逆位相で同レベルの信号となっている。
図１２（Ａ），（Ｂ）に示すように、Ｉｎ１が第１の電
源電圧（０Ｖ，５Ｖ）に対応する電圧振幅で反転を繰り
返しているにも拘わらず、Ｏｕｔ１およびＯｕｔ２は０
Ｖまたは１０Ｖから幾分変動するのみで、第２の電源電
圧に対応した、Ｈレベルである１０ＶとＬレベルである
０Ｖとの反転が起きていない。このように、図９に示し
たレベルシフト回路３８すなわち第２実施形態のレベル
シフト回路とはＣ１およびＣ２がない点のみが異なる本
比較例のレベルシフト回路をＴＦＴで形成した場合に
は、レベルシフト回路として機能しないことがあること
がわかる。

【００８１】〔第３実施形態〕本実施形態の表示装置、
信号ドライバ、および半導体装置は、レベルシフト回路
として以下に説明する回路が用いられる点が、第１実施
形態の表示装置、信号ドライバ８２、および半導体装置
９０とは異なる。その他の点は第１実施形態と同様であ
るのでその説明を省略する。

【００８２】図１３は、本実施形態のレベルシフト回路
４８の回路図である。本実施形態のレベルシフト回路４
８は、第１スイッチング素子であるＰＭＯＳトランジス
タｐ１と第２スイッチング素子であるＮＭＯＳトランジ
スタｎ１との間に、第５スイッチング素子ｐ１ａが挿入
され、そのゲートが第１入力端子２６に接続されている
点と、第３スイッチング素子であるＰＭＯＳトランジス
タｐ２と第４スイッチング素子であるＮＭＯＳトランジ
スタｎ２との間に、ＰＭＯＳトランジスタｐ２ａが挿入
され、そのゲートが第２入力端子２７に接続されている
点とが第１実施形態のレベルシフト回路１０とは異な
る。それ以外の部分については、第１実施形態のレベル
シフト回路１０と同様であるので、同一符号を付し説明
を省略する。

【００８３】本実施形態のレベルシフト回路４８は、ｐ
１ａがｐ１とｎ１との間に挿入されており、ｐ１ａのゲ
ートにも第１入力端子２６が接続されているため、第１
入力信号Ｉｎ１がＬレベルからＨレベルに反転すると、
ｎ１がオンすると同時にｐ１ａがオフする。したがっ
て、第１実施形態の説明に用いた図４に示したように、
Ｉｎ１がＬレベルからＨレベルに反転するに伴って発生
する遷移区間ＢおよびＣにおける、ｐ１およびｎ１の双
方がオンした状態となるため第１出力信号Ｏｕｔ１の出
力電圧が不安定となる状態は、本実施形態においては、
挿入されたｐ１ａがオフとなることによりＯｕｔ１がｐ
１から切り放されるため殆どなく、Ｉｎ１がＬレベルか
らＨレベルになりｎ１がオンするのとほぼ同時にＯｕｔ
１がＬレベルとなる迅速なスイッチングとなる。また、
第１入力端子２６と第２出力端子３１とがＣ１で結合さ
れているため、Ｉｎ１のＬレベルからＨレベルへの反転
に伴ってＯｕｔ２の電圧も持ち上げられ、Ｏｕｔ２のＬ
レベルからＨレベルへの反転も促進される。

【００８４】同様に、本実施形態のレベルシフト回路４
８は、ｐ２ａがｐ２とｎ２との間に挿入されており、ｐ
２ａのゲートにも第２入力端子２７が接続されているた
め、Ｉｎ２がＬレベルからＨレベルに反転した場合、Ｏ
ｕｔ２がｐ２ａによってｐ２から切り放されるため、Ｏ
ｕｔ２の迅速なＬレベルへの反転が行われる。また、第
２入力端子２７と第１出力端子３０とがＣ２で結合され
ていることにより、Ｉｎ２のＬレベルからＨレベルへの
反転に伴って、Ｏｕｔ１のＬレベルからＨレベルへの反
転も促進される。

【００８５】図１４（Ａ），（Ｂ）は、本実施形態のレ
ベルシフト回路４８を、各スイッチング素子ｐ１，ｐ１
ａ，ｎ１，ｐ２，ｐ２ａ，ｎ２のチャネル幅およびチャ
ネル長を５μｍのＴＦＴとし、第１および第２伝達手段
Ｃ１，Ｃ２を１０ｆＦとした半導体装置として形成した
場合の、第１入力信号Ｉｎ１と、第１および第２出力信
号Ｏｕｔ１，Ｏｕｔ２との関係を、シミュレーションに
より求めた結果である。

【００８６】このように、本実施形態のレベルシフト回
路４８は、追加された第５および第６スイッチング素子
ｐ１ａ，ｐ２ａによって、迅速なスイッチングが可能で
あるため、各スイッチング素子がＴＦＴである半導体装
置とした場合であっても確実かつ迅速に動作可能なレベ
ルシフト回路となる。

【００８７】〔第３比較例〕図１５は、本比較例のレベ
ルシフト回路の回路図である。このレベルシフト回路
は、第１および第２伝達手段Ｃ１，Ｃ２がないことを除
き図１３に示した第３実施形態のレベルシフト回路４８
と同様である。

【００８８】本比較例のレベルシフト回路を、各スイッ
チング素子ｐ１，ｐ１ａ，ｎ１，ｐ２，ｐ２ａ，ｎ２が
第３実施形態と同様なＴＦＴである半導体装置として形
成した場合の、第１入力信号Ｉｎ１と、第１および第２
出力信号Ｏｕｔ１，Ｏｕｔ２との関係をシミュレーショ
ンにより求めた結果を、図１６（Ａ），（Ｂ）に示す。
この図には、第２入力信号Ｉｎ２を示してないが、Ｉｎ
２はＩｎ１と逆位相で同レベルの信号として入力されて
いる。この図に示すように、Ｉｎ１が第１の電源電圧
（０Ｖ，５Ｖ）に対応する電圧振幅で反転を繰り返して
いるにも拘わらず、第１および第２出力信号Ｏｕｔ１，
Ｏｕｔ２は０Ｖまたは１０Ｖから幾分変動するのみで、
第２の電源電圧に対応したＨレベル（１０Ｖ）とＬレベ
ル（０Ｖ）との反転が起きていない。すなわち、図１３
に示した第３実施形態のレベルシフト回路４８とは第１
および第２伝達手段Ｃ１，Ｃ２がない点のみが異なる本
比較例のレベルシフト回路をＴＦＴで形成した場合に
は、レベルシフト回路として機能しないことがあること
を図１６（Ａ），（Ｂ）は示している。

【００８９】〔第４実施形態〕本実施形態の表示装置、
信号ドライバ、および半導体装置は、レベルシフト回路
として以下に説明する回路が用いられる点が、第１実施
形態の表示装置、信号ドライバ８２、および半導体装置
９０とは異なる。その他の点は第１実施形態と同様であ
るのでその説明を省略する。

【００９０】図１７は、本実施形態のレベルシフト回路
５４を示す回路図である。このレベルシフト回路５４
は、第１実施形態のレベルシフト回路１０の場合と同様
に、第１スイッチング素子であるＰＭＯＳトランジスタ
ｐ１と第２スイッチング素子であるＮＭＯＳトランジス
タｎ１とが直列に接続され、第３スイッチング素子であ
るＰＭＯＳトランジスタｐ２と第４スイッチング素子で
あるＮＭＯＳトランジスタｎ２とが直列に接続され、さ
らに、これら直列に接続されたＭＯＳトランジスタ同士
が並列に接続されて構成されている。そして、第２電源
電圧の高電位側供給端子４２がＰＭＯＳトランジスタｐ
１，ｐ２のそれぞれに接続され、第２電源電圧の低電位
側供給端子４３がＮＭＯＳトランジスタｎ１，ｎ２のそ
れぞれに接続される。

【００９１】ＰＭＯＳトランジスタｐ１とＮＭＯＳトラ
ンジスタｎ１の接合部、および、ＰＭＯＳトランジスタ
ｐ２とＮＭＯＳトランジスタｎ２の制御電極であるそれ
ぞれのゲートが、第１出力端子３０に接続されている。
そして、ＰＭＯＳトランジスタｐ２とＮＭＯＳトランジ
スタｎ２の接合部、および、ＰＭＯＳトランジスタｐ１
とＮＭＯＳトランジスタｎ１の制御電極であるそれぞれ
のゲートが、第２出力端子３１に接続されている。さら
に、第１出力端子３０には、第１伝達手段であるキャパ
シタＣ１の一端が接続され、キャパシタＣ１の他端は第
１入力信号Ｉｎ１が入力される端子となっている。ま
た、第２出力端子３１には第２伝達手段であるキャパシ
タＣ２の一端が接続され、キャパシタＣ２の他端は第２
入力信号Ｉｎ２が入力される端子となっている。

【００９２】本実施形態の場合、第１入力信号Ｉｎ１は
キャパシタＣ１を介して第１出力端子３０に入力され、
第２入力信号Ｉｎ２はキャパシタＣ２を介して第２出力
端子３１に入力されるため、第１および第２入力信号Ｉ
ｎ１，Ｉｎ２の変化に対応する信号のみが第１および第
２出力端子３０，３１に入力される。したがって、第１
および第２入力信号Ｉｎ１，Ｉｎ２の直流レベル自体
は、本実施形態のレベルシフト回路５４の応答には影響
しない。図１８は、本実施形態のレベルシフト回路５４
に入力される第１入力信号Ｉｎ１の例である。なお、Ｉ
ｎ１と逆相で同レベルのＩｎ２も同時にこのレベルシフ
ト回路５４に入力される。

【００９３】図１９は、この入力信号Ｉｎ１に対応する
本実施形態のレベルシフト回路５４の第１出力信号Ｏｕ
ｔ１の例である。なお、Ｏｕｔ１と逆相で同レベルのＯ
ｕｔ２も本実施形態のレベルシフト回路５４から同時に
出力される。Ｏｕｔ１およびＯｕｔ２の出力電位は、第
２電源電圧の高電位側ＶＨと低電位側ＶＬのそれぞれの
電位に対応しており、この例の場合、Ｈレベルは５Ｖ、
Ｌレベルは−５Ｖとなっている。また、本実施形態のレ
ベルシフト回路においては、前記各実施形態とは異な
り、Ｉｎ１とＯｕｔ１、Ｉｎ２とＯｕｔ２がそれぞれ同
相となる。

【００９４】図２０は、本実施形態のレベルシフト回路
５４を、高電位側が１０Ｖ、低電位側が０Ｖの第２電源
電圧で駆動した場合の変形例であり、前記と同様の第１
および第２入力信号Ｉｎ１，Ｉｎ２を印加した場合の、
第１出力信号Ｏｕｔ１の出力を示している。なお、Ｏｕ
ｔ１と逆相で同レベルのＯｕｔ２も本実施形態のレベル
シフト回路５４から同時に出力される。

【００９５】また、図２１は、本実施形態のレベルシフ
ト回路５４を、高電位側が１１Ｖ、低電位側が１Ｖの第
２電源電圧で駆動した場合の変形例であり、前述の場合
と同様の第１および第２入力信号Ｉｎ１，Ｉｎ２を印加
した場合の第１出力信号Ｏｕｔ１の出力を示している。

【００９６】このように、本実施形態のレベルシフト回
路５４は、第１および第２入力信号が基準とする第１の
電源電圧とは、低電位側または／および高電位側の電位
が異なった第２の電源電圧を用いることによって、第１
および第２入力電圧Ｉｎ１，Ｉｎ２とはＨレベルの電位
が異なるだけでなくＬレベルの電位も異なった、全く異
なった電圧範囲の第１および第２出力電圧Ｏｕｔ１，Ｏ
ｕｔ２を得ることができる。

【００９７】以上、本発明の実施形態を説明したが、本
発明は前述した各実施形態に限定されるものではなく、
本発明の要旨の範囲内または特許請求の範囲の均等範囲
内で各種の変形実施が可能である。

【００９８】例えば、上述の各実施形態では、各スイッ
チング素子としてエンハンスメント型のＴＦＴを用いた
例を示したが、デプリーション型のＴＦＴや他のＦＥＴ
を用いても本発明を適用することが可能である。

【００９９】また、表示部である液晶表示パネルは、駆
動方式で言えば、ＴＦＴで代表される三端子スイッチン
グ素子あるいはＭＩＭで代表される二端子スイッチング
素子を用いたアクティブマトリックス液晶表示パネルだ
けでなく、パネル自体にスイッチング素子を用いない単
純マトリックス液晶表示パネルやスタティック駆動液晶
表示パネル、電気光学特性で言えば、ＴＮ形、ＳＴＮ
形、ゲストホスト形、相転移形、強誘電形など、種々の
タイプの液晶表示パネルを用いることができる。

【０１００】さらに、上記各実施形態では表示部として
液晶表示パネルを用いた例を示したが、表示部は、プラ
ズマディスプレイパネル、ＦＥＤ(Field Emission Disp
lay)パネル等であってもよい。

【０１０１】そして、上述の各実施形態においては、レ
ベルシフト回路が液晶表示装置の信号ドライバに用いら
れる例を示したが、レベルシフト回路は液晶表示装置の
走査ドライバにも用いることができることは勿論、液晶
表示装置に限らず他の様々なデジタル回路にも用いるこ
とができる。

【０１０２】

【図面の簡単な説明】

【図１】本発明の表示装置の概略構成を示すブロックダ
イアグラムである。

【図２】本発明の信号ドライバの概略を示す構成図であ
る。

【図３】第１実施形態のレベルシフト回路の回路図であ
る。

【図４】第１実施形態のレベルシフト回路の動作を示す
模式的なタイミングチャートである。

【図５】第１実施形態のレベルシフト回路を、所定の半
導体装置として形成した場合の、入出力信号のシミュレ
ーション結果を示すグラフであり、（Ａ）においては出
力信号を示し、（Ｂ）においては入力信号を示す。

【図６】本発明の半導体装置の一部を示す模式的な断面
図である。

【図７】第１比較例のレベルシフト回路の回路図であ
る。

【図８】第１比較例のレベルシフト回路を、所定の半導
体装置として形成した場合の、入出力信号のシミュレー
ション結果を示すグラフであり、（Ａ）においては出力
信号を示し、（Ｂ）においては入力信号を示す。

【図９】第２実施形態のレベルシフト回路の回路図であ
る。

【図１０】第２実施形態のレベルシフト回路を、所定の
半導体装置として形成した場合の、入出力信号のシミュ
レーション結果を示すグラフであり、（Ａ）においては
出力信号を示し、（Ｂ）においては入力信号を示す。

【図１１】第２比較例のレベルシフト回路の回路図であ
る。

【図１２】第２比較例のレベルシフト回路を、所定の半
導体装置として形成した場合の、入出力信号のシミュレ
ーション結果を示すグラフであり、（Ａ）においては出
力信号を示し、（Ｂ）においては入力信号を示す。

【図１３】第３実施形態のレベルシフト回路の回路図で
ある。

【図１４】第３実施形態のレベルシフト回路を、所定の
半導体装置として形成した場合の、入出力信号のシミュ
レーション結果を示すグラフであり、（Ａ）においては
出力信号を示し、（Ｂ）においては入力信号を示す。

【図１５】第３比較例のレベルシフト回路の回路図であ
る。

【図１６】第３比較例のレベルシフト回路を、所定の半
導体装置として形成した場合の、入出力信号のシミュレ
ーション結果を示すグラフであり、（Ａ）においては出
力信号を示し、（Ｂ）においては入力信号を示す。

【図１７】第４実施形態のレベルシフト回路の回路図で
ある。

【図１８】第４実施形態のレベルシフト回路への第１入
力信号の例である。

【図１９】第４実施形態のレベルシフト回路への第１出
力信号の例である。

【図２０】第４実施形態のレベルシフト回路への第１出
力信号の例である。

【図２１】第４実施形態のレベルシフト回路への第１出
力信号の例である。

【符号の説明】

１０，３８，４８，５４ レベルシフト回路 １７ 非単結晶半導体層 １８ ＴＦＴ １９ ソース ２０ ドレイン ２１ チャネル ２２ ゲート絶縁膜 ２３ ゲート電極 ２４ 第１層間絶縁膜 ２５ 配線層 ２６ 第１入力端子 ２７ 第２入力端子 ２９ 第２層間絶縁膜 ３０ 第１出力端子 ３１ 第２出力端子 ４２ 第２電源電圧の高電位側供給端子 ４３ 第２電源電圧の低電位側供給端子 ６０ シフトレジスタ回路 ６４ ラッチ回路 ６６ 出力部 ８０ 走査ドライバ ８２ 信号ドライバ ８６ 液晶表示パネル（表示部） ８７ 信号電極 ８８ 走査電極 ８９ 透明電極 ９０ 半導体装置 ９１ 絶縁性基板 ９２ 第１導電層 ９３ 第１絶縁層 ９４ 第２導電層 ９５ 第２絶縁層 ９６ 第３導電層 ９７ 第３絶縁層 ９８ 第４導電層 Ｃ１ キャパシタ（第１伝達手段） Ｃ２ キャパシタ（第２伝達手段） ｐ１ ＰＭＯＳトランジスタ（第１スイッチング素子） ｎ１ ＮＭＯＳトランジスタ（第２スイッチング素子） ｐ２ ＰＭＯＳトランジスタ（第３スイッチング素子） ｎ２ ＮＭＯＳトランジスタ（第４スイッチング素子） Ｐ１ａ ＰＭＯＳトランジスタ（第５スイッチング素
子） Ｐ１ｂ ＰＭＯＳトランジスタ（第６スイッチング素
子） Ｒ１，Ｒ２ 抵抗素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 5/02

Claims (11)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧に対応した互いに逆位相
   の第１入力信号および第２入力信号が入力される第１入
   力端子および第２入力端子と、 前記第１の電源電圧とは異なる第２の電源電圧の高電位
   側供給端子と低電位側供給端子との間で直列に接続され
   た第１導電型の第１スイッチング素子および第２導電型
   の第２スイッチング素子と、前記第２の電源電圧の高電
   位側供給端子と低電位側供給端子との間で直列に接続さ
   れた第１導電型の第３スイッチング素子および第２導電
   型の第４スイッチング素子とが、並列に接続されて形成
   されたスイッチング回路と、 前記第１、第２スイッチング素子の接続部と、前記第３
   スイッチング素子の制御電極とに接続され、第１出力信
   号が出力される第１出力端子と、 前記第３、第４スイッチング素子の接続部と、前記第１
   スイッチング素子の制御電極とに接続され、第２出力信
   号が出力される第２出力端子とを有し、 前記第１入力端子は、前記第２スイッチング素子の制御
   電極に接続されてなり、 前記第２入力端子は、前記第４スイッチング素子の制御
   電極に接続されてなり、 前記第１および第２入力端子に入力された前記第１およ
   び第２入力信号を、前記第２の電源電圧に対応した前記
   第１および第２出力信号に変換するレベルシフト回路で
   あって、 前記第１入力端子に入力された信号の変化に対応した信
   号を第１伝達手段を介して前記第２出力端子に出力し、 前記第２入力端子に入力された信号の変化に対応した信
   号を第２伝達手段を介して前記第１出力端子に出力する
   ことを特徴とするレベルシフト回路。
2. 【請求項２】 請求項１において、 前記第１伝達手段は、前記第１入力端子と前記第２出力
   端子との間に接続されたキャパシタであり、 前記第２伝達手段は、前記第２入力端子と前記第１出力
   端子との間に接続されたキャパシタであることを特徴と
   するレベルシフト回路。
3. 【請求項３】 請求項１または請求項２において、 前記第２電源電圧の高電位側供給端子と、前記第１およ
   び第３スイッチング素子との間に、それぞれ抵抗素子が
   挿入されることを特徴とするレベルシフト回路。
4. 【請求項４】 請求項１または請求項２において、 前記第１スイッチング素子と前記第２スイッチング素子
   との接続部に挿入される第１導電型の第５スイッチング
   素子と、 前記第３スイッチング素子と前記第４スイッチング素子
   との接続部に挿入される第１導電型の第６スイッチング
   素子と、 を更に有し、 前記第１入力端子は、前記第５スイッチング素子の制御
   電極に接続され、 前記第１出力端子は、前記第５スイッチング素子と前記
   第２スイッチング素子との接続部に接続され、 前記第２入力端子は、前記第６スイッチング素子の制御
   電極に接続され、 前記第２出力端子は、前記第６スイッチング素子と前記
   第４スイッチング素子との接続部に接続されることを特
   徴とするレベルシフト回路。
5. 【請求項５】 第１の電源電圧に対応した互いに逆位相
   の第１入力信号および第２入力信号が入力される第１入
   力端子および第２入力端子と、 前記第１の電源電圧とは異なる第２の電源電圧の高電位
   側供給端子と低電位側供給端子との間で直列に接続され
   た第１導電型の第１スイッチング素子および第２導電型
   の第２スイッチング素子と、前記第２電源電圧の高電位
   側供給端子と低電位側供給端子との間で直列に接続され
   た第１導電型の第３スイッチング素子および第２導電型
   の第４スイッチング素子とが、並列に接続されて形成さ
   れたスイッチング回路と、 前記第１、第２スイッチング素子の接続部と、前記第
   ３、第４スイッチング素子の制御電極とに接続され、第
   １出力信号が出力される第１出力端子と、 前記第３、第４スイッチング素子の接続部と、前記第
   １、第２スイッチング素子の制御電極とに接続され、第
   ２出力信号が出力される第２出力端子と、 を有し、 前記第１および第２入力端子に入力された前記第１およ
   び第２入力信号を前記第２の電源電圧に対応した前記第
   １および第２出力信号に変換するレベルシフト回路であ
   って、 第１入力端子に入力された信号の変化に対応した信号を
   前記第１出力端子に伝達する第１伝達手段と、 第２入力端子が入力された信号の変化に対応した信号を
   前記第２出力端子に伝達する第２伝達手段と、 を有することを特徴とするレベルシフト回路。
6. 【請求項６】 請求項１ないし請求項５のいずれかにお
   いて、 前記第１ないし第４スイッチング素子は、チャネルが非
   単結晶半導体層に形成されるＴＦＴであることを特徴と
   するレベルシフト回路。
7. 【請求項７】 画像データ信号を保持するラッチ回路
   と、 前記画像データ信号を取り込むタイミングを伝えるサン
   プルパルスを前記ラッチ回路に対して出力するシフトレ
   ジスタ回路と、 前記ラッチ回路から出力された前記画像データ信号を所
   定の電源電圧に対応する電圧にレベルシフトさせる、請
   求項１ないし請求項６のいずれかに記載のレベルシフト
   回路と、 前記レベルシフト回路から出力された画像データ信号を
   アナログ変換し、所定の電力容量で出力する出力部とを
   有することを特徴とする信号ドライバ。
8. 【請求項８】 信号電極群と、走査電極群と、前記信号
   電極群と前記走査電極群との各交差部付近に配置された
   表示要素とを備える表示部と、 前記走査電極群を駆動する走査ドライバと、 前記信号電極群を駆動する請求項７に記載の信号ドライ
   バとを有することを特徴とする表示装置。
9. 【請求項９】 請求項６に記載のレベルシフト回路を形
   成する半導体装置であって、 前記各ＴＦＴは、前記非単結晶半導体層に形成されたソ
   ースおよびドレインと、ゲート絶縁膜と、ゲート電極と
   を有し、 前記第１および第２伝達手段は、 前記非単結晶半導体層と同層に形成された第１導電層
   と、前記ゲート電極と同層に形成された第２導電層との
   間に、前記ゲート絶縁膜と同層に形成された第１絶縁層
   を挟み込んで形成されたキャパシタであることを特徴と
   する半導体装置。
10. 【請求項１０】 請求項６に記載のレベルシフト回路を
    形成する半導体装置であって、 前記各ＴＦＴは、前記非単結晶半導体層に形成されたソ
    ースおよびドレインと、ゲート絶縁膜と、ゲート電極
    と、第１層間絶縁膜と、配線層とを有し、 前記第１および第２伝達手段は、 前記ゲート電極と同層に形成された第２導電層と、前記
    配線層と同層に形成された第３導電層との間に、前記第
    １層間絶縁膜と同層に形成された第２絶縁層を挟み込ん
    で形成されたキャパシタであることを特徴とする半導体
    装置。
11. 【請求項１１】 請求項６に記載のレベルシフト回路を
    形成する前記各スイッチング素子、および前記各スイッ
    チング素子の上部に第２層間絶縁膜を介して形成される
    液晶素子用の透明電極を含んで構成される半導体装置で
    あって、 前記各ＴＦＴは、前記非単結晶半導体層に形成されたソ
    ースおよびドレインと、ゲート絶縁膜と、ゲート電極
    と、第１層間絶縁膜と、配線層とを有し、 前記第１および第２伝達手段は、 前記配線層と同層に形成された第３導電層と、前記透明
    電極と同層に形成された第４導電層との間に、前記第２
    層間絶縁膜と同層に形成された第３絶縁層を挟み込んで
    形成されたキャパシタであることを特徴とする半導体装
    置。