JPH11168610A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速バースト動作による高速アクセスが可能
で、かつ、ラインメモリよりも安価な汎用メモリを使用
してコストダウンを実現した画像処理装置を提供する。 【解決手段】 スキャナ装置１０１によってラスタース
キャンされた画像データを画像処理部１０２に取り込
み、画像処理前においては、主走査方向の全画素の１ラ
インごとにメモリの任意のアドレスに書き込み、その画
像データを読み出す際は、全画素の１ラインではなく、
所定の画素数及び副走査方向の所定のライン数からなる
ブロックごとに読み出し、そのブロックごとに画像処理
を施す。画像処理後においては、画像データをブロック
ごとに別のメモリの任意のアドレスにに書き込み、その
画像データを読み出す際は、主走査方向の全画素の１ラ
インごとに読み出して、プリンタ装置１０３に出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置に関
し、より詳細には、カラー画像信号を転送して画像処理
を行うカラー複写機、カラースキャナ、カラープリンタ
等の画像処理装置に関する。

【０００２】

【従来の技術】画像処理装置でラスタースキャンされた
画像データを取り扱う場合において、副走査方向の近傍
画素を参照するフィルタ演算や副走査補間演算を行う際
には、主走査方向の１ラインの全ての画素を記憶するラ
インメモリを複数ライン分用意して、複数ラインの画像
データを参照して演算処理を行っている。

【０００３】図１０は、カラースキャナにおいて、スキ
ャナ装置（図示せず）から取り込んだＲＧＢ画像データ
を処理して、カラーのプリンタ装置（図示せず）に出力
する従来の一般的なシステムのブロック図である。副走
査補間回路１００１は、ＲＧＢ画像データのうちＢ画像
データに位置合わせされたＲ画像データ及びＧ画像デー
タを演算処理により求めて、スキャナγ部１００２に出
力する。スキャナγ回路１００２では、入力された各画
像データのγ補正をしてマスキング処理回路１００３に
出力する。マスキング処理回路１００３では、入力され
た加色系のＲＧＢ画像データを、記録色用の減色系のデ
ジタル画像信号に色度座標変換して、ＵＣＲ処理回路１
００４に出力する。ＵＣＲ処理回路１００４では、下地
除去の処理を行って階調処理回路１００５に出力する。
階調処理回路１００５では、主走査方向の変倍処理やプ
リンタγ補正処理等を行ってプリンタ装置に出力する。

【０００４】図１１は、図１０の画像処理装置における
副走査補間回路１００１の構成を示すブロック図であ
る。この副走査補間回路１００１では、Ｂ画像データに
合わせてＲ画像データ及びＧ画像データの副走査補間処
理を行う。このため、Ｒ画像データの副走査補間回路１
１０１、Ｇ画像データの副走査補間回路１１０２が設け
られている。また、副走査補間回路１１０１には、補間
演算処理で求める仮想位置の１ラインの画像データの前
後２ライン分の画像データを参照するため、合計３ライ
ン分のラインメモリ１１０３が設けられている。同様
に、副走査補間回路１１０２には、合計３ライン分のラ
インメモリ１１０４が設けられている。副走査補間の演
算を行わないＢ画像データについては、１ライン分のみ
のラインメモリ１１０５が設けられている。

【０００５】各ラインメモリは、主走査方向の全画素数
と同じビット数又はそれ以上のビット数で構成され、書
き込み制御タイミング信号に応じて、ラスタースキャン
の画素順に画像データをシーケンシャルに記憶し、読み
出しタイミング信号に応じて、書き込みされた画素順す
なわちラスタースキャンの画素順に画像データをシーケ
ンシャルに出力するＦＩＦＯ（先入れ先き出し）メモリ
である。

【０００６】また、図に示さないが、図１０におけるマ
スキング処理回路１００３における平滑化フィルタ、及
びＵＣＲ処理回路１００４におけるエッジ強調フィルタ
にも同様に、主走査方向に１ライン分の容量をもつ複数
のラインメモリが使用されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来の画像処理装置においては、汎用メモリに比較してビ
ット単価が高いラインメモリを多用しているため、製品
コストが高くなるという問題があった。しかも近年にお
いては、高画質化の要求も強くなり、高密度の画素を処
理する必要に迫られている。このため、主走査方向の１
ラインの画素数も必然的に多くなる。したがって、高画
質化対応のラインメモリの価格が高騰することになり、
その結果、より一層製品コストが高くなることが懸念さ
れている。また一方、画像処理装置に対する高速化への
要求も強くなっており、このため従来のラインメモリで
は高速アクセスに対応できなくなってきている。

【０００８】本発明は上記に鑑みてなされたものであ
り、本発明の課題は、高速バースト動作による高速アク
セスが可能で、かつ、ラインメモリよりも安価な汎用メ
モリを使用してコストダウンを実現した画像処理装置を
提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る画像処理装置は、ラスタースキャン
された画像データを任意のアドレスに書き込み可能な第
１の記憶手段と、画像データを主走査方向の全画素の１
ラインごとに第１の記憶手段に書き込んで記憶させ、第
１の記憶手段に記憶された複数ライン分の画像データを
主走査方向の全画素数のうち所定の画素数及び副走査方
向の所定のライン数からなるブロックごとに読み出す第
１の記憶制御手段と、第１の記憶制御手段によって第１
の記憶手段から読み出されたブロックごとの画像データ
に対して所定の画像処理を施す画像処理手段と、画像処
理された画像データを任意のアドレスに書き込み可能な
第２の記憶手段と、画像処理手段によって画像処理され
た画像データをブロックごとに第２の記憶手段に書き込
んで記憶させ、第２の記憶手段に記憶された画像データ
を主走査方向の全画素の１ラインごとに読み出して出力
する第２の記憶制御手段と、を備えた構成になってい
る。

【００１０】請求項１に係る画像処理装置によれば、ス
キャナ装置等の外部装置によってラスタースキャンされ
た画像データを、画像処理前においては、主走査方向の
全画素の１ラインごとに任意のアドレスに書き込み可能
なＳＲＡＭ等の汎用の第１の記憶手段に書き込み、記憶
された画像データを読み出す際は、全画素の１ラインで
はなく、所定の画素数及び副走査方向の所定のライン数
からなるブロックごとに読み出し、そのブロックごとに
画像処理を施す。画像処理後においては、画像データを
ブロックごとに任意のアドレスに書き込み可能なＳＲＡ
Ｍ等の汎用の第２の記憶手段に書き込み、画像処理され
た画像データを読み出す際は、主走査方向の全画素の１
ラインごとに読み出して、プリンタ等の外部装置に出力
する。

【００１１】また、請求項２に係るは画像処理装置は、
請求項１において、画像処理手段が、少なくとも前記所
定の画素数のビット数を有し、ブロックごとの画像処理
のための所定のライン数のラインメモリを有することを
特徴とする。

【００１２】請求項２に係る画像処理装置によれば、ラ
インメモリによって、補間処理等の画像処理をブロック
単位で行う。

【００１３】また、請求項３に係る画像処理装置は、請
求項１又は２において、第１及び第２の記憶手段が、主
走査方向の全画素数及び副走査方向の所定のライン数の
画像データを記憶するバンクエリアを少なくとも２個以
上有し、第１の記憶制御手段が、２つのバンクエリアに
所定量の画像データを重複して書き込むことを特徴とす
る。

【００１４】請求項３に係る画像処理装置によれば、２
つのバンクエリアに、例えば主走査方向の全画素の１ラ
イン等の、所定量の同じ画像データを重複して書き込
む。

【００１５】請求項４に係る画像処理装置は、請求項１
又は２において、第１の記憶制御手段が、ラスタースキ
ャンされた主走査方向の全画素及び副走査方向の所定数
のラインで構成される所定の矩形範囲の画像データのう
ち、任意の部分矩形範囲の画像データを主走査方向に反
転させて第１の記憶手段に書き込むことを特徴とする。

【００１６】請求項４に係る画像処理装置によれば、１
ページ等の所定の矩形範囲の画像データのうち、任意の
部分矩形範囲の画像データを左右を反転させて書き込
み、部分ミラー処理を行う。

【００１７】請求項５に係る画像処理装置は、請求項１
又は２において、第１の記憶制御手段が、ラスタースキ
ャンされた主走査方向の全画素及び副走査方向の所定数
のラインで構成される所定の矩形範囲の画像データのう
ち、任意の部分の画像データをラスタースキャンされた
画像データ以外の他の画像データに変更することを特徴
とする。

【００１８】請求項５に係る画像処理装置によれば、１
ページ等の所定の矩形範囲の画像データのうち、任意の
部分を他の画像データに差し替える編集処理を行う。

【００１９】請求項６に係る画像処理装置は、請求項１
〜５のいずれかにおいて、第１の記憶制御手段が、第１
の記憶手段から読み出した画像データが有効画像データ
であることを示す有効画像信号を画像処理手段に出力
し、画像処理手段が、有効画像信号の有無に応じて画像
処理を行うことを特徴とする。

【００２０】請求項６に係る画像処理装置によれば、画
像処理前の画像データが有効画像データである場合に、
隣接するラインの画素を参照する補間処理等の画像処理
を行い、有効画像データでない場合には、補間処理等の
画像処理は行わない。

【００２１】請求項７に係る画像処理装置は、請求項１
又は２において、第１の記憶制御手段が、ラスタースキ
ャンされた主走査方向の全画素及び副走査方向の所定数
のラインで構成される所定の矩形範囲の画像データを主
走査方向に反転させて第１の記憶手段から読み出すこと
を特徴とする。

【００２２】請求項７に係る画像処理装置によれば、１
ページ等の所定の矩形範囲の画像データを左右を反転さ
せて読み出し、１ページ等の所定の矩形範囲のすべてに
ついてミラー処理を行う。

【００２３】

【発明の実施の形態】以下、本発明の画像処理装置の実
施形態を図１〜図７を参照して説明する。図１は、本発
明による画像処理装置を適用したシステムのブロック図
である。スキャナ装置１０１は、ラスタースキャンされ
たＲＧＢ画像データを主走査方向の全画素を１ラインご
とに出力する。画像処理部１０２は、入力されたＲＧＢ
画像データに対して画像処理を行って、印刷用のＣＭＹ
Ｋ画像データをプリンタ装置１０３に出力する。

【００２４】図２は、図１における画像処理部１０２の
構成を示すブロック図である。ＣＰＵ２０１は、システ
ムバスを介して接続されたＲＯＭ２０２、ＲＡＭ２０
３、及び画像処理回路との間でコマンド、データを授受
してこの画像処理部１０２全体を制御する。ＲＯＭ２０
２は、ＣＰＵ２０１が実行するプログラム、初期値デー
タ等を格納している。ＲＡＭ２０３は、ＣＰＵ２０１に
よって処理されたデータを記憶するワークエリアであ
る。

【００２５】画像処理回路は、第１及び第２の記憶手
段、それぞれの記憶手段を制御する第１及び第２の記憶
制御手段、並びに、実際の画像処理を行う画像処理手段
で構成されている。メモリ２０４（第１の記憶手段）
は、バンク１及びバンク２の２バンクエリアで構成さ
れ、任意のアドレスに書き込み可能な汎用メモリであ
り、例えばＳＤＲＡＭ（シンクロナスＤＲＡＭ）で構成
される。メモリ制御回路２０５（第１の記憶制御手段）
は、メモリ２０４を制御し、入力されたＲＧＢ画像デー
タをメモリ２０４に書き込んで記憶させるとともに、記
憶されたＲＧＢ画像データをメモリ２０４から読み出し
て、画像処理手段に出力する。

【００２６】画像処理手段は、図に示すように、副走査
補間回路２０６、スキャナγ回路２０７、マスキング処
理回路２０８、ＵＣＲ処理回路２０９、及び階調処理回
路２１０で構成されている。副走査補間回路２０６は、
メモリ制御回路２０５によってメモリ２０４から読み出
されたＲＧＢ画像データに対して副走査方向の補間演算
を行い、変倍時や画像圧縮時に間引きされた画像データ
を補間してスキャナγ回路２０７に出力する。

【００２７】スキャナγ回路２０７は、スキャナ装置に
おける反射率リニアのγ特性を補正して、濃度リニアの
画像データに変換してマスキング回路２０８に出力す
る。マスキング回路２０８は、加色系のＲＧＢ画像デー
タを減色系のＣＭＹＫ画像データに変換する。すなわ
ち、印刷可能な記録色のＹ（イエロー）、Ｍ（マゼン
タ）、Ｃ（シアン）及び、Ｋ（ブラック）のＹＭＣＫ画
像データに変換する。このＣＭＹＫ画像データは、ＵＣ
Ｒ処理回路２０９に出力される。

【００２８】ＵＣＲ処理回路２０９は、ＹＭＣＫ画像デ
ータに対してエッジ強調処理その他の下地除去処理を行
って、階調処理回路２１０に出力する。階調処理回路２
１０は、主走査方向の変倍処理、プリンタ装置のγ特性
に適応させるためのプリンタγ補正処理、及びディザ処
理を行って、画像処理手段からの画像データとしてメモ
リ制御回路２１１に出力する。

【００２９】メモリ制御回路２１１（第２の記憶制御手
段）は、メモリ２１２（第２の記憶手段）を制御し、入
力されたＣＭＹＫ画像データをメモリ２１２に書き込ん
で記憶させるとともに、記憶されたＣＭＹＫ画像データ
をメモリ２１２から読み出して、プリンタ装置１０３に
出力する。メモリ２１２も、メモリ２０４と同様に、バ
ンク１及びバンク２の２バンクエリアで構成され、任意
のアドレスに書き込み可能な汎用メモリ、例えばＳＤＲ
ＡＭで構成される。

【００３０】次に、メモリ制御回路２０５及び２１１の
構成及び機能について説明する。図３は、図２における
メモリ制御回路２０５の構成を示す回路図である。バン
クアドレス制御回路３０１は、メモリ２０４のバンク１
及びバンク２のリードモードとライトモードを、入力さ
れる水平同期信号に基づいて制御する。バンク１アドレ
ス制御回路３０２及び３０３は、ラスタースキャンされ
たＲＧＢ画像データをバッファリングする際のバンク１
及びバンク２のアドレスを、バンクアドレス制御回路３
０１からのアドレス制御信号に応じて制御する。

【００３１】マルチプレクサ（ＭＵＸ）回路３０４、３
０５は、バンク１及びバンク２のアドレスを、バンク１
アドレス制御回路３０２及び３０３からのアドレス、又
はＣＰＵ２０１からのＣＰＵアドレスに切り替える。マ
ルチプレクサ回路３０６、３０７は、バンク１及びバン
ク２のデータを、スキャナ装置１０１からのスキャナＲ
ＧＢデータ、又はＣＰＵデータに切り替える。これら４
つのマルチプレクサ回路３０４、３０５、３０６、３０
７は、ＣＰＵ２０１から出力されるＣＰＵイネーブル信
号によって入力選択が切り替えられる。

【００３２】マルチプレクサ回路３０８は、リードモー
ド時に、バンク１とバンク２とをバンクアドレス制御回
路３０１からのバンク切替信号によって切り替える。３
ステートバッファ３０９は、リードモード時に、ＣＰＵ
２０１からのリード信号（ＣＰＵ−ＲＤ）によって導通
し、画像データをＣＰＵデータバスに出力する。３ステ
ートバッファ３１０及び３１１は、ライトモード時に、
バンクアドレス制御回路３０１からのライト信号によっ
て導通し、マルチプレクサ回路３０６、３０７から入力
される画像データをバンク１及びバンク２に書き込む。

【００３３】図４は、メモリ２０４に対する画像データ
の処理順序を示し、図４（Ａ）はライトモード時の処
理、図４（Ｂ）はリードモード時の処理である。メモリ
２０４のバンク１及びバンク２へのライトモード時の書
き込みデータは、ラスタースキャンされた画像データで
あるので、図４（Ａ）に示すように、主走査方向の全画
素の画像データを副走査方向にＮ分割ラインずつ、バン
ク１及びバンク２に交互に入力していく。一方、リード
モード時には、図４（Ｂ）に示すように、主走査方向に
Ｍ分割した所定の画素数及び各バンクにおける副走査方
向の所定のライン数からなる１ブロックごとに、副走査
方向に画像データの読み出しを繰り返す。１ブロックの
読み出しが終了した時は、同じバンクの次の１ブロック
の画像データを読み出し、バンクの境界部における画像
データの読み出しが終了してそのバンクの全ての画像デ
ータを読み出した時は、次のバンクの画像データを１ブ
ロックごとに読み出す。

【００３４】図５は、メモリ２０４及び２１２における
１ページ分の画像データの処理を時系列的に示した図で
ある。まず、メモリ２０４のバンク１に対し、副走査方
向Ｎ分割分の画像データを図４（Ａ）に示す順序で入力
する。次に、メモリ２０４のバンク２に対し、副走査方
向Ｎ分割分の画像データを図４（Ａ）に示す順序で入力
すると同時に、メモリ２０４のバンク１から図４（Ｂ）
に示す順序で画像データを読み出し、画像処理手段の初
段の回路である副走査補間回路２０６に対して出力す
る。この処理をメモリ２０４のバンク１及びバンク２に
対して１ページが終了するまで交互に行う。メモリ２１
２に対しては、バンク１に対し副走査方向Ｎ分割分の画
像データを図４（Ｂ）に示す順序で入力する。次に、バ
ンク２に対し、副走査方向Ｎ分割分の画像データを図４
（Ｂ）に示す順序で入力すると同時に、バンク１から図
４（Ａ）に示す順序で画像データを読み出し、プリンタ
装置１０３に対して出力する。この処理をメモリ２１２
のバンク１及びバンク２に対して１ページが終了するま
で交互に行う。

【００３５】この場合において、バンク切り替えライン
近傍では、図５に示すように、バンク１及びバンク２に
同時に画像データを入力することにより、２つのバンク
に所定量の重複データを書き込み、バンク切り替えライ
ン近傍のフィルタ演算処理を可能にしている。

【００３６】メモリ２０４への画像データの入力速度は
スキャナ装置１０１の出力速度に依存し、メモリ２１２
からの画像データの出力速度はプリンタ装置１０３の画
像データ処理速度に依存するが、画像処理部１０２内に
おける画像処理速度はスキャナ装置１０１及びプリンタ
装置１０３の処理速度より速ければよいので、画像処理
部の画像処理速度が十分速い場合には、画像処理部がメ
モリ２０４又はメモリ２１２にアクセスしていない間
は、図３に示したマルチプレクサ３０４、３０５、３０
６、３０７をＣＰＵ２０１からのイネーブル信号によっ
てＣＰＵデータバスに切り替えることにより、ＣＰＵ２
０１による画像処理が可能になる。

【００３７】図６は、図３におけるバンク１アドレス制
御回路３０２及び３０３の内部構成を示す回路図であ
る。シーケンサ６０１は、バンクアドレス制御回路３０
１からのアドレス制御信号を処理して、メモリ２０４に
対するコマンド信号（ＣＭＤ）と、副走査補間回路２０
６に対する有効画素信号（ＥＮ）を出力するとともに、
１回分のバーストアクセス処理の終了に応じた信号をブ
ロックカウンタ３０２に出力する。

【００３８】ブロックカウンタ６０２は、シーケンサ６
０１からのバーストアクセス処理回数をカウントしてＭ
分割された主走査方向の１ラインの終了を検知してライ
ン終了信号をブロックアドレスポインタ６０３に出力
し、１ブロックの終了を検知してブロック終了信号をス
タートアドレスポインタ６０４に出力する。

【００３９】スタートアドレスポインタ６０４は、次に
アクセスするブロックのスタートアドレスを設定するた
めのスタートポインタを保持し、ブロックカウンタ６０
２からのブロック終了信号に応じて、保持しているスタ
ートポインタをブロックアドレスポインタ６０３に出力
する。

【００４０】ブロックアドレスポインタ６０３は、ブロ
ックカウンタ６０２からのライン終了信号に応じて、次
にアクセスするラインのアドレスを出力し、スタートア
ドレスポインタ６０４からのスタートポインタの信号に
応じて、次にアクセスするブロックのアドレスを出力す
る。

【００４１】アドレスカウンタ６０５は、ブロックカウ
ンタ６０２からのライン終了信号に応じて、ブロックア
ドレスポインタ６０３からのアドレスをロードして、ア
クセスするバンクのアドレスとしてメモリ２０４に出力
する。

【００４２】次に、図６に示したバンク１アドレス制御
回路３０２及びバンク２アドレス制御回路３０３の動作
について説明する。図７は、メモリ２０４の任意のバン
クにおいて、Ｍ分割された主走査方向の２つのブロック
に対するリードモード時のアクセス順序を示す図であ
り、図７（Ａ）はｍ番目のブロックのアクセス順序、図
７（Ｂ）は次のｍ＋１番目のブロックのアクセス順序で
ある。ライトモード時においては、メモリ２０４への画
像データの入力はアドレス「０」から画素クロックにし
たがってインクリメントされ、主走査方向順である。と
ころが、リードモード時においては、Ｍ分割された各ブ
ロックごとにアクセスするので、読み出しアドレスが連
続的でなく、１ラインごとに飛び飛びのアドレスにな
る。

【００４３】いま、ブロックアドレスポインタ６０３か
らアドレスカウンタ６０５にセットしたｍブロックのス
タートアドレスを示すポインタがａであるとする。この
とき、スタートアドレスポインタ６０４には、ポインタ
ａに差分ｂを加算したポインタａ’が次のｍ＋１ブロッ
クのスタートアドレスとして保持されている。しかも、
この差分ｂはブロックの１ラインの画素数（アドレス差
分ｄ）よりも小さい値になっている。

【００４４】図７（Ａ）において、１ライン目の読み出
しが終了すると、ブロックカウンタ６０２からブロック
アドレスポインタ６０３にライン終了信号が出力され、
アドレスカウンタ６０５にセットされるアドレスは、ポ
インタａにｃが加算されて同じｍブロックの２ライン目
のスタートアドレスがセットされる。そして、ｍブロッ
クの１ラインの読み出しが終了するごとに、次のライン
のスタートアドレスがセットされて、読み出しが開始す
る。そして、ｍブロックの最後のラインの読み出しが終
了すると、ブロックカウンタ６０２からスタートアドレ
スポインタ６０４にブロック終了信号が出力され、保持
していたポインタａ’がブロックアドレスポインタ６０
３にセットされる。

【００４５】したがって、図７（Ｂ）に示すように、ｍ
＋１ブロックの１ラインの初めの所定量の画像データ
は、ｍブロックの１ラインの終わりの画像データと重複
して読み出される。この重複データは、ブロックの全て
のラインにおいても同様である。すなわち、隣接するブ
ロックの境界においては、所定量の画像データを重複し
て読み出す構成になっている。したがって、パラメータ
ａ、ｂ、ｃ、ｄを管理することにより、主走査方向にお
いてもブロック境界における近傍画素を重複処理するこ
とが可能になる。また、シーケンサ６０１が発生する有
効画素信号の有無によって、有効画素が連続しない場合
でも有効画素のみを処理することができる。

【００４６】このように、上記実施形態によれば、スキ
ャナ装置１０１によってラスタースキャンされた画像デ
ータを、画像処理前においては、主走査方向の全画素の
１ラインごとに任意のアドレスに書き込み可能なＳＲＡ
Ｍ等の汎用のメモリ２０４に書き込み、記憶された画像
データを読み出す際は、全画素の１ラインではなく、所
定の画素数及び副走査方向の所定のライン数からなるブ
ロックごとに読み出し、そのブロックごとに画像処理を
施す。画像処理後においては、画像データをブロックご
とに任意のアドレスに書き込み可能なＳＲＡＭ等の汎用
のメモリ２１２に書き込み、画像処理された画像データ
を読み出す際は、主走査方向の全画素の１ラインごとに
読み出して、プリンタ等の外部装置に出力する。したが
って、高速バースト動作による高速アクセスが可能なＳ
ＲＡＭ等の汎用メモリを使用して、ラスタースキャンさ
れた画像データを任意に画像処理するとともに、ライン
メモリよりも安価な汎用メモリの使用によりコストダウ
ンを実現できる。

【００４７】また、上記実施形態によれば、画像処理前
の画像データが有効画像データである場合に、隣接する
ラインの画素を参照する補間処理等の画像処理を行い、
有効画像データでない場合には、補間処理等の画像処理
は行わない。したがって、ＤＲＡＭやＳＤＲＡＭ等のバ
ッファメモリを使用する際において、メモリをバースト
アクセスした場合においても、複数段で構成される画像
処理回路に画像データと同期して有効画素データを示す
信号を発生させて、有効な画像データを出力した時のみ
画像処理回路を動作させる方法で画像処理を可能にす
る。また、ＤＲＡＭやＳＤＲＡＭ等のバッファメモリを
使用する場合において、高速動作を可能にする。

【００４８】また、上記実施形態によれば、１ページ等
の所定の矩形範囲の画像データを左右を反転させて読み
出し、１ページ等の所定の矩形範囲のすべてについてミ
ラー処理を行うこともできる。したがって、１ページ単
位の全面ミラー処理を可能にする。

【００４９】次に、図８及び図９を参照して実施形態の
変形例について説明する。図８は、変形例におけるバン
ク１アドレス制御回路及びバンク２アドレス制御回路の
構成を示す回路図である。図９は、変形例における１ペ
ージの画像データの構成を示す図であり、任意の部分矩
形範囲の破線部のエリア９０１の画像データを主走査方
向に反転表示する。図８において、破線内におけるブロ
ックカウンタ６０２、ブロックアドレスポインタ６０
３、及びスタートアドレスポインタ６０４については、
図６に示した構成と同じであるが、アドレスカウンタ６
０５はアップダウンカウンタになっている。そして、新
たに追加された回路がエリア９０１の画像データを反転
処理する回路である。ただし、この変形例では、バース
ト動作ではなく、ランダムアクセスのみに対応している
ので、図６に示すシーケンサ６０１は不要となる。Ｙス
タートレジスタ８０１、Ｙエンドレジスタ８０２、Ｘス
タートレジスタ８０３、及びＸエンドレジスタ８０４
は、それぞれエリア９０１のＹスタートアドレス、Ｙエ
ンドアドレス、Ｘスタートアドレス、及びＸエンドアド
レスを記憶している。

【００５０】副走査カウンタ８０５は、アドレスカウン
タ６０５から出力されるＹアドレスをカウントするとと
もに、Ｙスタートレジスタ８０１及びＹエンドレジスタ
８０２からのＹスタートアドレス及びＹエンドアドレス
を入力し、ＹスタートアドレスからＹエンドアドレスま
での間、イネーブル信号を生成して主走査カウンタ８０
６に出力する。主走査カウンタ８０６は、副走査カウン
タ８０５からのイネーブル信号によってアクティブ状態
になり、アドレスカウンタ６０５から出力されるＸアド
レスをカウントするとともに、Ｘスタートレジスタ８０
３からＸスタートアドレスを入力したときにトリガ信号
を生成して出力する。３ステートバッファ８０７は、主
走査カウンタ８０６からのトリガ信号に応じて、Ｘエン
ドレジスタ８０４から入力されているＸエンドアドレス
を出力する。

【００５１】マルチプレクサ回路８０８は、その一方の
入力Ａに主走査カウンタ８０６からのトリガ信号を入力
し、他方の入力Ｂにブロックカウンタ６０２からのライ
ン終了信号を入力する。マルチプレクサ回路８０９は、
その一方の入力Ａにバッファ８０７からのＸエンドアド
レスを入力し、他方の入力Ｂにブロックアドレスポイン
タ６０３からのアドレスを入力する。これら２つのマル
チプレクサ回路８０８及び８０９は、切替信号Ｒ／Ｗに
よって、ライトモードの時は入力Ａが選択され、リード
モードの時は入力Ｂが選択される。カウントモード切替
のフリップフロップ８１０は、主走査カウンタ８０６か
らのトリガ信号をＴ入力に受けると、アドレスカウンタ
６０５のカウントモードを切り替えるトグルスイッチで
ある。なお、初期値のカウンタモードはアップカウント
モードに設定されている。したがって、リードモードの
時は、主走査カウンタ８０６からはトリガ信号が出力さ
れないので、常時アップカウントモードになっている。

【００５２】次に、この変形例の動作について、図８及
び図９を参照して説明する。いま、Ｙスタートレジスタ
８０１、Ｙエンドレジスタ８０２、Ｘスタートレジスタ
８０３、及びＸエンドレジスタ８０４に、図９のエリア
９０１のＹスタートアドレスＹｓ、ＹエンドアドレスＹ
ｅ、ＸスタートアドレスＸｓ、及びＸエンドアドレスＸ
ｅがセットされているとする。

【００５３】ライトモードにおいて、副走査カウンタ８
０５は、Ｙアドレスをカウントしそのカウント値がＹｓ
になるとイネーブル信号を出力する。すると、主走査カ
ウンタ８０６は、Ｘアドレスをカウントしそのカウント
値がＸｓになると、バッファ８０７、マルチプレクサ回
路８０８の入力Ａ、及びフリップフロップ８１０にトリ
ガ信号を与える。したがって、バッファ８０７はマルチ
プレクサ回路８０９を介して、アドレスカウンタ６０５
にＸｅのＸアドレスを与えるとともに、マルチプレクサ
回路８０８を介してトリガ信号がアドレスカウンタ６０
５にロード信号として入力される。また同時に、フリッ
プフロップ８１０によって、カウンタモードが反転す
る。

【００５４】この結果、図９において、副走査方向の書
き込みが進んで、そのＹアドレスがＹｓになると、主走
査カウンタ８０６がアクティブになる。そして、主走査
方向のＸアドレスがページの左端から右に順に画素の書
き込みが進んでＸｓになると、Ｘアドレスがジャンプし
てアドレスカウンタ６０５からはＸｅが出力される。そ
して、アドレスカウンタ６０５がダウンモードに反転
し、主走査方向の書き込みが右から左に反転する。この
後、再びＸアドレスがＸｓに戻ると、Ｘアドレスがジャ
ンプしてアドレスカウンタ６０５からはＸｅが出力され
る。この場合は、アドレスカウンタ６０５がアップモー
ドに戻り、主走査方向の書き込みがＸｅの画素からは左
から右端部まで正規の順序になる。

【００５５】そして、主走査方向の１ラインの書き込み
が完了すると、Ｙアドレスがインクリメントされ、次の
１ラインの書き込みを同じように行う。ＹアドレスがＹ
ｅになると、副走査カウンタ８０５のイネーブル信号が
停止する。したがって、主走査カウンタ８０６がノンア
クティブになるので、反転した書き込みは行われず、通
常の書き込みとなる。

【００５６】上記変形例によれば、１ページ等の所定の
矩形範囲の画像データのうち、任意の部分矩形範囲の画
像データを左右を反転させて書き込み、部分ミラー処理
を行う。したがって、複雑な画像処理が可能となる。

【００５７】また、上記変形例の応用として、１ページ
等の所定の矩形範囲の画像データのうち、任意の部分を
他の画像データに差し替える編集処理を行う構成にする
こともできる。したがって、専用のハードウェアを用意
することなく、特殊画像パターン等を画像データに追加
することが可能になる。

【００５８】なお、上記実施形態及びその変形例におけ
るメモリ２０４及び２１２は、スキャナ装置１０１から
の画像データを画像処理してプリンタ装置１０３に出力
する場合に用いる構成であるが、他の用途として、カラ
ー複写機の表示部に画像編集用としてＲＧＢ画像データ
を縮小表示する場合のワークエリアや、ホストとの接続
手段を有する場合に、ホストからの印字データをビット
マップに展開して印字するためのプリンタコントローラ
のワークエリアとしても使用可能である。

【００５９】

【発明の効果】請求項１に係る発明によれば、スキャナ
装置等の外部装置によってラスタースキャンされた画像
データを、画像処理前においては、主走査方向の全画素
の１ラインごとに任意のアドレスに書き込み可能なＳＲ
ＡＭ等の汎用の第１の記憶手段に書き込み、記憶された
画像データを読み出す際は、全画素の１ラインではな
く、所定の画素数及び副走査方向の所定のライン数から
なるブロックごとに読み出し、そのブロックごとに画像
処理を施す。画像処理後においては、画像データをブロ
ックごとに任意のアドレスに書き込み可能なＳＲＡＭ等
の汎用の第２の記憶手段に書き込み、画像処理された画
像データを読み出す際は、主走査方向の全画素の１ライ
ンごとに読み出して、プリンタ等の外部装置に出力す
る。したがって、高速バースト動作による高速アクセス
が可能なＳＲＡＭ等の汎用メモリを使用して、ラスター
スキャンされた画像データを任意に画像処理するととも
に、ラインメモリよりも安価な汎用メモリの使用により
コストダウンを実現できる。

【００６０】請求項２に係る発明によれば、ラインメモ
リによって、補間処理等の画像処理をブロック単位で行
う。したがって、画像処理に使用するラインメモリの容
量を減らすことにより、高画質化に対応した大規模の画
像処理回路を半導体部品内部に実装可能にするととも
に、画像処理回路の実装された半導体部を変更すること
なく、バッファメモリの容量を変更することにより、容
易に高画素密度に対応させ、高画質化に対応した画像処
理装置を提供できる。

【００６１】請求項３に係る発明によれば、２つのバン
クエリアに、例えば主走査方向の全画素の１ライン等
の、所定量の同じ画像データを重複して書き込む。した
がって、近傍画素を参照する必要のあるフィルタ演算処
理等が可能になり、画像処理の単位であるブロックの分
割境界部においても支障のない画像処理ができる。

【００６２】請求項４に係る発明によれば、１ページ等
の所定の矩形範囲の画像データのうち、任意の部分矩形
範囲の画像データを左右を反転させて書き込み、部分ミ
ラー処理を行う。したがって、複雑な画像編集による画
像処理が可能となる。

【００６３】請求項５に係る発明によれば、１ページ等
の所定の矩形範囲の画像データのうち、任意の部分を他
の画像データに差し替える編集処理を行う。したがっ
て、専用のハードウェアを用意することなく、特殊画像
パターン等を画像データに追加することが可能になる。

【００６４】請求項６に係る発明によれば、画像処理前
の画像データが有効画像データである場合に、隣接する
ラインの画素を参照する補間処理等の画像処理を行い、
有効画像データでない場合には、補間処理等の画像処理
は行わない。したがって、ＤＲＡＭやＳＤＲＡＭ等のバ
ッファメモリを使用する際において、メモリをバースト
アクセスした場合においても、複数段で構成される画像
処理回路に画像データと同期して有効画素データを示す
信号を発生させて、有効な画像データを出力した時のみ
画像処理回路を動作させる方法で画像処理を可能にす
る。また、ＤＲＡＭやＳＤＲＡＭ等のバッファメモリを
使用する場合において、高速動作を可能にする。

【００６５】請求項７に係る発明によれば、１ページ等
の所定の矩形範囲の画像データを左右を反転させて読み
出し、１ページ等の所定の矩形範囲のすべてについてミ
ラー処理を行う。したがって、１ページ単位の全面ミラ
ー処理を可能にする。

【図面の簡単な説明】

【図１】本発明による画像処理装置を適用したシステム
のブロック図である。

【図２】図１における画像処理部の構成を示すブロック
図である。

【図３】図２における２つのメモリ制御回路の構成を示
す回路図である。

【図４】メモリに対する画像データの処理順序を示し、
（Ａ）はライトモード時の処理、（Ｂ）はリードモード
時の処理である。

【図５】１ページ分の画像データの処理を時系列的に示
した図である。

【図６】図３の２つのバンク１アドレス制御回路の内部
構成を示す回路図である。

【図７】２つのブロックに対するリードモード時のアク
セス順序を示す図であり、（Ａ）はｍ番目のブロックの
アクセス順序、（Ｂ）はｍ＋１番目のブロックのアクセ
ス順序である。

【図８】変形例におけるバンク１アドレス制御回路及び
バンク２アドレス制御回路の構成を示す回路図である。

【図９】変形例における１ページの画像データの構成を
示す図である。

【図１０】従来の画像処理装置におけるＲＧＢ画像デー
タを処理して出力する一般的なシステムのブロック図で
ある。

【図１１】図１０の従来の画像処理装置における副走査
補間回路の構成を示すブロック図である。

【符号の説明】

１０１ スキャナ装置 １０２ 画像処理部 １０３ プリンタ装置

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ラスタースキャンされた画像データを任
   意のアドレスに書き込み可能な第１の記憶手段と、 前記画像データを主走査方向の全画素の１ラインごとに
   前記第１の記憶手段に書き込んで記憶させ、前記第１の
   記憶手段に記憶された複数ライン分の画像データを主走
   査方向の全画素数のうち所定の画素数及び副走査方向の
   所定のライン数からなるブロックごとに読み出す第１の
   記憶制御手段と、 前記第１の記憶制御手段によって前記第１の記憶手段か
   ら読み出された前記ブロックごとの画像データに対して
   所定の画像処理を施す画像処理手段と、 画像処理された画像データを任意のアドレスに書き込み
   可能な第２の記憶手段と、 前記画像処理手段によって画像処理された前記画像デー
   タを前記ブロックごとに前記第２の記憶手段に書き込ん
   で記憶させ、前記第２の記憶手段に記憶された画像デー
   タを主走査方向の全画素の１ラインごとに読み出して出
   力する第２の記憶制御手段と、 を備えたことを特徴とする画像処理装置。
2. 【請求項２】 前記画像処理手段は、少なくとも前記所
   定の画素数のビット数を有し、前記ブロックごとの画像
   処理のための前記所定のライン数のラインメモリを有す
   ることを特徴とする請求項１に記載の画像処理装置。
3. 【請求項３】 前記第１及び第２の記憶手段は、主走査
   方向の全画素数及び副走査方向の所定のライン数の画像
   データを記憶するバンクエリアを少なくとも２個以上有
   し、 前記第１の記憶制御手段は、２つのバンクエリアに所定
   量の画像データを重複して書き込むことを特徴とする請
   求項１又は２に記載の画像処理装置。
4. 【請求項４】 前記第１の記憶制御手段は、ラスタース
   キャンされた主走査方向の全画素及び副走査方向の所定
   数のラインで構成される所定の矩形範囲の画像データの
   うち、任意の部分矩形範囲の画像データを主走査方向に
   反転させて前記第１の記憶手段に書き込むことを特徴と
   する請求項１又は２に記載の画像処理装置。
5. 【請求項５】 前記第１の記憶制御手段は、ラスタース
   キャンされた主走査方向の全画素及び副走査方向の所定
   数のラインで構成される所定の矩形範囲の画像データの
   うち、任意の部分の画像データをラスタースキャンされ
   た画像データ以外の他の画像データに変更することを特
   徴とする請求項１又は２に記載の画像処理装置。
6. 【請求項６】 前記第１の記憶制御手段は、前記第１の
   記憶手段から読み出した画像データが有効画像データで
   あることを示す有効画像信号を前記画像処理手段に出力
   し、 前記画像処理手段は、当該有効画像信号の有無に応じて
   画像処理を行うことを特徴とする請求項１〜５のいずれ
   かに記載の画像処理装置。
7. 【請求項７】 前記第１の記憶制御手段は、ラスタース
   キャンされた主走査方向の全画素及び副走査方向の所定
   数のラインで構成される所定の矩形範囲の画像データを
   主走査方向に反転させて前記第１の記憶手段から読み出
   すことを特徴とする請求項１又は２に記載の画像処理装
   置。