JPH11163359A - Ｓｏｉ構造のｃｍｏｓ回路 - Google Patents
Ｓｏｉ構造のｃｍｏｓ回路Info
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- JPH11163359A JPH11163359A JP9330637A JP33063797A JPH11163359A JP H11163359 A JPH11163359 A JP H11163359A JP 9330637 A JP9330637 A JP 9330637A JP 33063797 A JP33063797 A JP 33063797A JP H11163359 A JPH11163359 A JP H11163359A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ回路の論理しきい値が電源電位と接
地電位との中間値からずれるという課題があった。 【解決手段】 第１，第２のＰＭＯＳトランジスタ１，
２のボディを各トランジスタのゲートに接続し、第１，
第２のＮＭＯＳトランジスタ３，４のボディを低側基準
電位配線６に接続するものである。
地電位との中間値からずれるという課題があった。 【解決手段】 第１，第２のＰＭＯＳトランジスタ１，
２のボディを各トランジスタのゲートに接続し、第１，
第２のＮＭＯＳトランジスタ３，４のボディを低側基準
電位配線６に接続するものである。
Description
【０００１】
【発明の属する技術分野】この発明は、直列に接続され
た複数のＰＭＯＳトランジスタを備えたＳＯＩ構造のＣ
ＭＯＳ回路に関するものである。
た複数のＰＭＯＳトランジスタを備えたＳＯＩ構造のＣ
ＭＯＳ回路に関するものである。
【０００２】
【従来の技術】大規模集積回路（以下、ＬＳＩという）
の高性能化は留まることを知らず、回路の高集積化、高
速化が進行している。それにつれて、消費電力が増大し
ている。最新のマイクロプロセッサでは、消費電力が数
十ワットに達する製品も存在する。消費電力の増大によ
り、チップ内部で発生する熱量が信頼性に影響するとい
う問題、発熱対策として冷却用ファンなどを設けた場合
に製造コストが増大するという問題、携帯情報端末機器
に用いた場合に電池時間が低減するため使い勝手が悪く
なるという問題などが生じている。そこで、エレクトロ
ニクス業界およびユーザの双方にとって、ＬＳＩの性能
を維持しつつ、消費電力を低減することが、急務の技術
課題となっている。
の高性能化は留まることを知らず、回路の高集積化、高
速化が進行している。それにつれて、消費電力が増大し
ている。最新のマイクロプロセッサでは、消費電力が数
十ワットに達する製品も存在する。消費電力の増大によ
り、チップ内部で発生する熱量が信頼性に影響するとい
う問題、発熱対策として冷却用ファンなどを設けた場合
に製造コストが増大するという問題、携帯情報端末機器
に用いた場合に電池時間が低減するため使い勝手が悪く
なるという問題などが生じている。そこで、エレクトロ
ニクス業界およびユーザの双方にとって、ＬＳＩの性能
を維持しつつ、消費電力を低減することが、急務の技術
課題となっている。
【０００３】消費電力を低減するために、最も有効な対
策は、電源電圧を低くすることである。しかし、電源電
圧を低くすると、ＭＯＳトランジスタの速度性能が低下
し、回路の動作速度が低下してしまう。そこで、これま
で、ＣＭＯＳ回路に対して、電源電圧を低くしても、動
作速度が低下しないように、種々の対策が提案されてき
た。最近、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）構造のＣＭＯＳ回路が注目されている。
策は、電源電圧を低くすることである。しかし、電源電
圧を低くすると、ＭＯＳトランジスタの速度性能が低下
し、回路の動作速度が低下してしまう。そこで、これま
で、ＣＭＯＳ回路に対して、電源電圧を低くしても、動
作速度が低下しないように、種々の対策が提案されてき
た。最近、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）構造のＣＭＯＳ回路が注目されている。
【０００４】ＳＯＩ構造のＣＭＯＳ回路の利点として、
以下の３つを挙げることができる。第１に、文献１
「“ＳＯＩ技術の研究開発動向”，応用物理，第６４
巻，第１１号，ｐ１１０４−１１１０（１９９５）」の
１１０６頁、右欄の２行目から８行目に記載されている
ように、ＳＯＩ構造のＣＭＯＳ回路は埋め込み酸化膜を
備えているため寄生容量が小さく、従って、負荷の充放
電に要する時間が短くなり動作速度が速くなるという点
である。すなわち、電源電圧を低くしても、回路の動作
速度を高く維持することができるという点である。
以下の３つを挙げることができる。第１に、文献１
「“ＳＯＩ技術の研究開発動向”，応用物理，第６４
巻，第１１号，ｐ１１０４−１１１０（１９９５）」の
１１０６頁、右欄の２行目から８行目に記載されている
ように、ＳＯＩ構造のＣＭＯＳ回路は埋め込み酸化膜を
備えているため寄生容量が小さく、従って、負荷の充放
電に要する時間が短くなり動作速度が速くなるという点
である。すなわち、電源電圧を低くしても、回路の動作
速度を高く維持することができるという点である。
【０００５】第２に、文献１の１１０６頁、右欄の２３
行目から３３行目に記載されているように、電源電圧を
低くしても基板バイアス電位によりＭＯＳトランジスタ
のしきい値電圧が上昇しないためＭＯＳトランジスタの
スイッチング速度が低下せず、従って、電源電圧を低く
しても、回路の動作速度を高く維持することができると
いう点である。
行目から３３行目に記載されているように、電源電圧を
低くしても基板バイアス電位によりＭＯＳトランジスタ
のしきい値電圧が上昇しないためＭＯＳトランジスタの
スイッチング速度が低下せず、従って、電源電圧を低く
しても、回路の動作速度を高く維持することができると
いう点である。
【０００６】第３に、文献２「“Ａ Ｄｙｎａｍｉｃ
Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ＭＯＳＦＥＴ
（ＤＴＭＯＳ） ｆｏｒ Ｕｌｔｒａ−Ｌｏｗ Ｖｏｌ
ｔａｇｅ Ｏｐｅｒａｔｉｏｎ”，ＩＥＤＭ９４，ｐ８
０９−８１２（１９９４）」に記載されているように、
ＭＯＳトランジスタのボディの電位を制御することによ
り電源電圧を低くしてもＭＯＳトランジスタの電流駆動
能力を維持することができ、従って、電源電圧を低くし
ても、回路の動作速度を高く維持することができるとい
う点である。
Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ＭＯＳＦＥＴ
（ＤＴＭＯＳ） ｆｏｒ Ｕｌｔｒａ−Ｌｏｗ Ｖｏｌ
ｔａｇｅ Ｏｐｅｒａｔｉｏｎ”，ＩＥＤＭ９４，ｐ８
０９−８１２（１９９４）」に記載されているように、
ＭＯＳトランジスタのボディの電位を制御することによ
り電源電圧を低くしてもＭＯＳトランジスタの電流駆動
能力を維持することができ、従って、電源電圧を低くし
ても、回路の動作速度を高く維持することができるとい
う点である。
【０００７】図１４は従来のＳＯＩ構造のＣＭＯＳ回路
の構成図である。図１４はＮＯＲ回路を示している。図
１４において、１０１，１０２は第１，第２のＰＭＯＳ
トランジスタ、１０３，１０４は第１，第２のＮＭＯＳ
トランジスタである。また、１０５は電源に接続された
高側基準電位配線、１０６はグランドに接続された低側
基準電位配線である。また、Ａ，Ｂは信号が入力する第
１，第２の入力端子、Ｃは信号が出力する出力端子であ
る。
の構成図である。図１４はＮＯＲ回路を示している。図
１４において、１０１，１０２は第１，第２のＰＭＯＳ
トランジスタ、１０３，１０４は第１，第２のＮＭＯＳ
トランジスタである。また、１０５は電源に接続された
高側基準電位配線、１０６はグランドに接続された低側
基準電位配線である。また、Ａ，Ｂは信号が入力する第
１，第２の入力端子、Ｃは信号が出力する出力端子であ
る。
【０００８】図１４に示す従来の回路では、第１，第２
のＰＭＯＳトランジスタ１０１，１０２および第１，第
２のＮＭＯＳトランジスタ１０３，１０４のボディを各
トランジスタのゲートに接続することによって、電源電
圧が低い場合でも、回路の動作速度を高く維持してい
る。
のＰＭＯＳトランジスタ１０１，１０２および第１，第
２のＮＭＯＳトランジスタ１０３，１０４のボディを各
トランジスタのゲートに接続することによって、電源電
圧が低い場合でも、回路の動作速度を高く維持してい
る。
【０００９】
【発明が解決しようとする課題】従来のＳＯＩ構造のＣ
ＭＯＳ回路は以上のように構成されているので、電源電
圧を低くしても、回路の動作速度を高く維持することが
できる。しかし、このような従来のＳＯＩ構造のＣＭＯ
Ｓ回路でも、以下に示す課題がある。すなわち、一般
に、ＮＭＯＳトランジスタのシリコン中での電子の移動
度はＰＭＯＳトランジスタのシリコン中での正孔（以
下、ホールという）の移動度に比べて約２倍大きく、従
って、文献３「日経マイクロデバイス，９月号，１９９
４年」の１５３頁、図１１に示されているように、ＮＭ
ＯＳトランジスタおよびＰＭＯＳトランジスタの寸法が
等しい場合、ＮＭＯＳトランジスタの電流値はＰＭＯＳ
トランジスタの電流値に比べて約２倍大きいが、回路が
高集積化し電源電圧が低くなると移動度の乖離はさらに
大きくなり、電流値の乖離もそれにつれてさらに大きく
なる。その結果、ＮＯＲ回路などの直列に接続された複
数のＰＭＯＳトランジスタを備えているＣＭＯＳ回路の
論理しきい値が電源電位と接地電位との中間値からずれ
るため、回路動作に余裕がなくなりノイズに対する耐性
が低くなる。また、出力信号の立ち上がりと立ち下がり
の遷移時間が極端に異なるようになるため、高性能のＬ
ＳＩを設計し製造することが困難となり回路の信頼性が
低くなる。
ＭＯＳ回路は以上のように構成されているので、電源電
圧を低くしても、回路の動作速度を高く維持することが
できる。しかし、このような従来のＳＯＩ構造のＣＭＯ
Ｓ回路でも、以下に示す課題がある。すなわち、一般
に、ＮＭＯＳトランジスタのシリコン中での電子の移動
度はＰＭＯＳトランジスタのシリコン中での正孔（以
下、ホールという）の移動度に比べて約２倍大きく、従
って、文献３「日経マイクロデバイス，９月号，１９９
４年」の１５３頁、図１１に示されているように、ＮＭ
ＯＳトランジスタおよびＰＭＯＳトランジスタの寸法が
等しい場合、ＮＭＯＳトランジスタの電流値はＰＭＯＳ
トランジスタの電流値に比べて約２倍大きいが、回路が
高集積化し電源電圧が低くなると移動度の乖離はさらに
大きくなり、電流値の乖離もそれにつれてさらに大きく
なる。その結果、ＮＯＲ回路などの直列に接続された複
数のＰＭＯＳトランジスタを備えているＣＭＯＳ回路の
論理しきい値が電源電位と接地電位との中間値からずれ
るため、回路動作に余裕がなくなりノイズに対する耐性
が低くなる。また、出力信号の立ち上がりと立ち下がり
の遷移時間が極端に異なるようになるため、高性能のＬ
ＳＩを設計し製造することが困難となり回路の信頼性が
低くなる。
【００１０】このような課題に対して、ＮＭＯＳトラン
ジスタおよびＰＭＯＳトランジスタの寸法を変更するこ
とにより対処する方法もあるが、その場合には、効率的
なトランジスタの配置や配線が困難となるため、回路の
レイアウトが複雑となるなどの新たな課題も生じる。
ジスタおよびＰＭＯＳトランジスタの寸法を変更するこ
とにより対処する方法もあるが、その場合には、効率的
なトランジスタの配置や配線が困難となるため、回路の
レイアウトが複雑となるなどの新たな課題も生じる。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、論理しきい値を電源電位と接地電
位との中間値に近づけることができるＳＯＩ構造のＣＭ
ＯＳ回路を得ることを目的とする。
めになされたもので、論理しきい値を電源電位と接地電
位との中間値に近づけることができるＳＯＩ構造のＣＭ
ＯＳ回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るＳＯＩ構
造のＣＭＯＳ回路は、ＰＭＯＳトランジスタのボディを
ゲートに接続し、ＮＭＯＳトランジスタのボディをグラ
ンドに接続された低側基準電位配線に接続したものであ
る。
造のＣＭＯＳ回路は、ＰＭＯＳトランジスタのボディを
ゲートに接続し、ＮＭＯＳトランジスタのボディをグラ
ンドに接続された低側基準電位配線に接続したものであ
る。
【００１３】この発明に係るＳＯＩ構造のＣＭＯＳ回路
は、ＰＭＯＳトランジスタのボディとゲートとを接続す
る、ボディの電位の下限値を、電源電位と、電源電位か
らビルトイン電位を引いた値との間の値にする電位制限
回路を備えたものである。
は、ＰＭＯＳトランジスタのボディとゲートとを接続す
る、ボディの電位の下限値を、電源電位と、電源電位か
らビルトイン電位を引いた値との間の値にする電位制限
回路を備えたものである。
【００１４】この発明に係るＳＯＩ構造のＣＭＯＳ回路
は、ＰＭＯＳトランジスタのボディと、電源に接続され
た高側基準電位配線とを接続する、ボディの電位を、電
源電位と、電源電位からビルトイン電位を引いた値との
間の一定の値にするボディ電位発生回路を備え、ＮＭＯ
Ｓトランジスタのボディをグランドに接続された低側基
準電位配線に接続したものである。
は、ＰＭＯＳトランジスタのボディと、電源に接続され
た高側基準電位配線とを接続する、ボディの電位を、電
源電位と、電源電位からビルトイン電位を引いた値との
間の一定の値にするボディ電位発生回路を備え、ＮＭＯ
Ｓトランジスタのボディをグランドに接続された低側基
準電位配線に接続したものである。
【００１５】この発明に係るＳＯＩ構造のＣＭＯＳ回路
は、ＮＭＯＳトランジスタのボディと、電源に接続され
た高側基準電位配線とを接続する、ボディの電位を、接
地電位と、接地電位からビルトイン電位を引いた値との
間の一定の値にするボディ電位発生回路を備え、ＰＭＯ
Ｓトランジスタのボディを電源に接続された高側基準電
位配線に接続したものである。
は、ＮＭＯＳトランジスタのボディと、電源に接続され
た高側基準電位配線とを接続する、ボディの電位を、接
地電位と、接地電位からビルトイン電位を引いた値との
間の一定の値にするボディ電位発生回路を備え、ＰＭＯ
Ｓトランジスタのボディを電源に接続された高側基準電
位配線に接続したものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＳ
ＯＩ構造のＣＭＯＳ回路を示す構成図である。図１はＮ
ＯＲ回路を示している。図１において、１，２は第１，
第２のＰＭＯＳトランジスタ（ＰＭＯＳトランジス
タ）、３，４は第１，第２のＮＭＯＳトランジスタ（Ｎ
ＭＯＳトランジスタ）である。また、５は電源に接続さ
れた電源電位ＶＤＤの高側基準電位配線、６はグランド
に接続された接地電位ＶＳＳの低側基準電位配線であ
る。また、Ａ，Ｂは信号が入力する第１，第２の入力端
子、Ｃは信号が出力する出力端子である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＳ
ＯＩ構造のＣＭＯＳ回路を示す構成図である。図１はＮ
ＯＲ回路を示している。図１において、１，２は第１，
第２のＰＭＯＳトランジスタ（ＰＭＯＳトランジス
タ）、３，４は第１，第２のＮＭＯＳトランジスタ（Ｎ
ＭＯＳトランジスタ）である。また、５は電源に接続さ
れた電源電位ＶＤＤの高側基準電位配線、６はグランド
に接続された接地電位ＶＳＳの低側基準電位配線であ
る。また、Ａ，Ｂは信号が入力する第１，第２の入力端
子、Ｃは信号が出力する出力端子である。
【００１７】図１に示すこの発明の実施の形態１の回路
では、第１，第２のＰＭＯＳトランジスタ１，２を直列
に接続し、第１，第２のＮＭＯＳトランジスタ３，４を
第２のＰＭＯＳトランジスタ２に接続している。
では、第１，第２のＰＭＯＳトランジスタ１，２を直列
に接続し、第１，第２のＮＭＯＳトランジスタ３，４を
第２のＰＭＯＳトランジスタ２に接続している。
【００１８】また、第１，第２のＰＭＯＳトランジスタ
１，２のボディを各トランジスタのゲートに接続し、第
１，第２のＮＭＯＳトランジスタ３，４のボディを低側
基準電位配線６に接続している。
１，２のボディを各トランジスタのゲートに接続し、第
１，第２のＮＭＯＳトランジスタ３，４のボディを低側
基準電位配線６に接続している。
【００１９】また、第１の入力端子Ａを第１のＰＭＯＳ
トランジスタ１のゲートおよび第１のＮＭＯＳトランジ
スタ３のゲートに接続し、第２の入力端子Ｂを第２のＰ
ＭＯＳトランジスタ２のゲートおよび第２のＮＭＯＳト
ランジスタ４のゲートに接続している。
トランジスタ１のゲートおよび第１のＮＭＯＳトランジ
スタ３のゲートに接続し、第２の入力端子Ｂを第２のＰ
ＭＯＳトランジスタ２のゲートおよび第２のＮＭＯＳト
ランジスタ４のゲートに接続している。
【００２０】次に動作について説明する。第１のＰＭＯ
Ｓトランジスタ１のゲートに接地電位ＶＳＳのＬ信号が
入力し、第１のＰＭＯＳトランジスタ１がＯＮ状態とな
るとき、第１のＰＭＯＳトランジスタ１のボディが接地
電位ＶＳＳとなり、第１のＰＭＯＳトランジスタ１のし
きい値電圧が低くなるため、電流駆動能力が高くなる。
Ｓトランジスタ１のゲートに接地電位ＶＳＳのＬ信号が
入力し、第１のＰＭＯＳトランジスタ１がＯＮ状態とな
るとき、第１のＰＭＯＳトランジスタ１のボディが接地
電位ＶＳＳとなり、第１のＰＭＯＳトランジスタ１のし
きい値電圧が低くなるため、電流駆動能力が高くなる。
【００２１】また、第１のＰＭＯＳトランジスタ１のゲ
ートに電源電位ＶＤＤのＨ信号が入力し、第１のＰＭＯ
Ｓトランジスタ１がＯＦＦ状態となるとき、第１のＰＭ
ＯＳトランジスタ１のボディが電源電位ＶＤＤとなり、
第１のＰＭＯＳトランジスタ１のしきい値電圧が高くな
るため、リーク電流が減少する。
ートに電源電位ＶＤＤのＨ信号が入力し、第１のＰＭＯ
Ｓトランジスタ１がＯＦＦ状態となるとき、第１のＰＭ
ＯＳトランジスタ１のボディが電源電位ＶＤＤとなり、
第１のＰＭＯＳトランジスタ１のしきい値電圧が高くな
るため、リーク電流が減少する。
【００２２】同様に、第２のＰＭＯＳトランジスタ２の
ゲートにＬ信号が入力し、第２のＰＭＯＳトランジスタ
２がＯＮ状態となるとき、第２のＰＭＯＳトランジスタ
２のボディが接地電位ＶＳＳとなり、第２のＰＭＯＳト
ランジスタ２のしきい値電圧が低くなるため、電流駆動
能力が高くなる。
ゲートにＬ信号が入力し、第２のＰＭＯＳトランジスタ
２がＯＮ状態となるとき、第２のＰＭＯＳトランジスタ
２のボディが接地電位ＶＳＳとなり、第２のＰＭＯＳト
ランジスタ２のしきい値電圧が低くなるため、電流駆動
能力が高くなる。
【００２３】また、第２のＰＭＯＳトランジスタ２のゲ
ートにＨ信号が入力し、第２のＰＭＯＳトランジスタ２
がＯＦＦ状態となるとき、第２のＰＭＯＳトランジスタ
２のボディが電源電位ＶＤＤとなり、第２のＰＭＯＳト
ランジスタ２のしきい値電圧が高くなるため、リーク電
流が減少する。
ートにＨ信号が入力し、第２のＰＭＯＳトランジスタ２
がＯＦＦ状態となるとき、第２のＰＭＯＳトランジスタ
２のボディが電源電位ＶＤＤとなり、第２のＰＭＯＳト
ランジスタ２のしきい値電圧が高くなるため、リーク電
流が減少する。
【００２４】一方、第１のＮＭＯＳトランジスタ３のゲ
ートにＬ信号が入力しても、Ｈ信号が入力しても、第１
のＮＭＯＳトランジスタ３のしきい値電圧は変化しない
ため、電流駆動能力、リーク電流は変化しない。
ートにＬ信号が入力しても、Ｈ信号が入力しても、第１
のＮＭＯＳトランジスタ３のしきい値電圧は変化しない
ため、電流駆動能力、リーク電流は変化しない。
【００２５】以上のように、この実施の形態１によれ
ば、第１，第２のＰＭＯＳトランジスタ１，２のボディ
を各トランジスタのゲートに接続し、第１，第２のＮＭ
ＯＳトランジスタ３，４のボディを低側基準電位配線６
に接続している。このため、第１，第２のＰＭＯＳトラ
ンジスタ１，２がＯＮ状態のとき、第１，第２のＰＭＯ
Ｓトランジスタ１，２の電流駆動能力が高くなるのに対
して、第１，第２のＮＭＯＳトランジスタ３，４がＯＮ
状態のときでも、第１，第２のＮＭＯＳトランジスタ
３，４の電流駆動能力は高くならず、第１，第２のＰＭ
ＯＳトランジスタ１，２の電流駆動能力が第１，第２の
ＮＭＯＳトランジスタ３，４の電流駆動能力に近づき、
第１，第２のＰＭＯＳトランジスタ１，２の電流値と第
１，第２のＮＭＯＳトランジスタ３，４の電流値の乖離
が小さくなる。従って、第１，第２のＰＭＯＳトランジ
スタ１，２および第１，第２のＮＭＯＳトランジスタ
３，４の寸法を変更することなしに、ＣＭＯＳ回路の論
理しきい値が電源電位ＶＤＤと接地電位ＶＳＳとの中間
値側に補正されるため、回路動作に余裕が生まれノイズ
に対する耐性が高くなる効果が得られる。また、出力信
号の立ち上がりおよび立ち下がりの遷移時間の差が小さ
くなるため、高性能のＬＳＩを設計し製造することが容
易となり回路の信頼性が高くなる効果が得られる。
ば、第１，第２のＰＭＯＳトランジスタ１，２のボディ
を各トランジスタのゲートに接続し、第１，第２のＮＭ
ＯＳトランジスタ３，４のボディを低側基準電位配線６
に接続している。このため、第１，第２のＰＭＯＳトラ
ンジスタ１，２がＯＮ状態のとき、第１，第２のＰＭＯ
Ｓトランジスタ１，２の電流駆動能力が高くなるのに対
して、第１，第２のＮＭＯＳトランジスタ３，４がＯＮ
状態のときでも、第１，第２のＮＭＯＳトランジスタ
３，４の電流駆動能力は高くならず、第１，第２のＰＭ
ＯＳトランジスタ１，２の電流駆動能力が第１，第２の
ＮＭＯＳトランジスタ３，４の電流駆動能力に近づき、
第１，第２のＰＭＯＳトランジスタ１，２の電流値と第
１，第２のＮＭＯＳトランジスタ３，４の電流値の乖離
が小さくなる。従って、第１，第２のＰＭＯＳトランジ
スタ１，２および第１，第２のＮＭＯＳトランジスタ
３，４の寸法を変更することなしに、ＣＭＯＳ回路の論
理しきい値が電源電位ＶＤＤと接地電位ＶＳＳとの中間
値側に補正されるため、回路動作に余裕が生まれノイズ
に対する耐性が高くなる効果が得られる。また、出力信
号の立ち上がりおよび立ち下がりの遷移時間の差が小さ
くなるため、高性能のＬＳＩを設計し製造することが容
易となり回路の信頼性が高くなる効果が得られる。
【００２６】また、第１，第２のＰＭＯＳトランジスタ
１，２は、ＯＮ状態となるとき、電流駆動能力が高く、
ＯＦＦ状態となるとき、リーク電流が低い理想的なトラ
ンジスタ動作をする効果が得られる。
１，２は、ＯＮ状態となるとき、電流駆動能力が高く、
ＯＦＦ状態となるとき、リーク電流が低い理想的なトラ
ンジスタ動作をする効果が得られる。
【００２７】実施の形態２．上記実施の形態１では、第
１，第２のＰＭＯＳトランジスタ１，２のボディを各ト
ランジスタのゲートに直接接続しているため、電源電位
ＶＤＤがビルトイン電位ＶＢＬより大きい場合、第１，
第２のＰＭＯＳトランジスタ１，２のソースとボディと
の間にビルトイン電位ＶＢＬ以上の電圧がかかる場合が
ある。すなわち、電源電位ＶＤＤがビルトイン電位ＶＢ
Ｌより大きい場合、第１，第２のＰＭＯＳトランジスタ
１，２のゲートにＬ信号が入力するとき、第１，第２の
ＰＭＯＳトランジスタ１，２のボディが接地電位ＶＳＳ
となり、ソースが電源電位ＶＤＤとなるため、ソースと
ボディとの間にビルトイン電位ＶＢＬ以上の電圧がかか
る。このとき、第１，第２のＰＭＯＳトランジスタ１，
２は、ボディがベース、ソース，ドレインがエミッタ，
コレクタとして機能する寄生バイポーラ動作をするた
め、正常な動作ができなくなる。
１，第２のＰＭＯＳトランジスタ１，２のボディを各ト
ランジスタのゲートに直接接続しているため、電源電位
ＶＤＤがビルトイン電位ＶＢＬより大きい場合、第１，
第２のＰＭＯＳトランジスタ１，２のソースとボディと
の間にビルトイン電位ＶＢＬ以上の電圧がかかる場合が
ある。すなわち、電源電位ＶＤＤがビルトイン電位ＶＢ
Ｌより大きい場合、第１，第２のＰＭＯＳトランジスタ
１，２のゲートにＬ信号が入力するとき、第１，第２の
ＰＭＯＳトランジスタ１，２のボディが接地電位ＶＳＳ
となり、ソースが電源電位ＶＤＤとなるため、ソースと
ボディとの間にビルトイン電位ＶＢＬ以上の電圧がかか
る。このとき、第１，第２のＰＭＯＳトランジスタ１，
２は、ボディがベース、ソース，ドレインがエミッタ，
コレクタとして機能する寄生バイポーラ動作をするた
め、正常な動作ができなくなる。
【００２８】この実施の形態２では、電源電位ＶＤＤが
ビルトイン電位ＶＢＬより大きい場合でも、第１，第２
のＰＭＯＳトランジスタ１，２のソースとボディとの間
にビルトイン電位ＶＢＬ以上の電圧がかかることがない
ように、第１，第２のＰＭＯＳトランジスタ１，２のボ
ディを各トランジスタのゲートに電位制限回路を介して
接続する場合について説明する。
ビルトイン電位ＶＢＬより大きい場合でも、第１，第２
のＰＭＯＳトランジスタ１，２のソースとボディとの間
にビルトイン電位ＶＢＬ以上の電圧がかかることがない
ように、第１，第２のＰＭＯＳトランジスタ１，２のボ
ディを各トランジスタのゲートに電位制限回路を介して
接続する場合について説明する。
【００２９】図２はこの発明の実施の形態２によるＳＯ
Ｉ構造のＣＭＯＳ回路を示す構成図である。図２はＮＯ
Ｒ回路を示している。図２において、７は第１のＰＭＯ
Ｓトランジスタ１のボディとゲートとを接続する第１の
電位制限回路（電位制限回路）、８は第２のＰＭＯＳト
ランジスタ２のボディとゲートとを接続する第２の電位
制限回路（電位制限回路）である。その他の構成要素は
図１に同一符号を付して示したものと同等である。
Ｉ構造のＣＭＯＳ回路を示す構成図である。図２はＮＯ
Ｒ回路を示している。図２において、７は第１のＰＭＯ
Ｓトランジスタ１のボディとゲートとを接続する第１の
電位制限回路（電位制限回路）、８は第２のＰＭＯＳト
ランジスタ２のボディとゲートとを接続する第２の電位
制限回路（電位制限回路）である。その他の構成要素は
図１に同一符号を付して示したものと同等である。
【００３０】図３はこの発明の実施の形態２によるＳＯ
Ｉ構造のＣＭＯＳ回路に用いる第１，第２の電位制限回
路の構成図である。図３において、９はゲートとドレイ
ンとが接続された第３のＰＭＯＳトランジスタである。
また、Ｄは第１のＰＭＯＳトランジスタ１のゲートある
いは第２のＰＭＯＳトランジスタ２のゲートと接続する
接続端子であり、Ｅは第１のＰＭＯＳトランジスタ１の
ボディあるいは第２のＰＭＯＳトランジスタ２のボディ
と接続する接続端子である。
Ｉ構造のＣＭＯＳ回路に用いる第１，第２の電位制限回
路の構成図である。図３において、９はゲートとドレイ
ンとが接続された第３のＰＭＯＳトランジスタである。
また、Ｄは第１のＰＭＯＳトランジスタ１のゲートある
いは第２のＰＭＯＳトランジスタ２のゲートと接続する
接続端子であり、Ｅは第１のＰＭＯＳトランジスタ１の
ボディあるいは第２のＰＭＯＳトランジスタ２のボディ
と接続する接続端子である。
【００３１】図３に示すこの発明の実施の形態２による
ＳＯＩ構造のＣＭＯＳ回路に用いる第１，第２の電位制
限回路７，８は、第３のＰＭＯＳトランジスタ９のしき
い値電圧を変えることにより、グランドを基準としたボ
ディの電位の下限値ＶＨを、電源電位ＶＤＤと、電源電
位ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の
値にするものである。すなわち、第３のＰＭＯＳトラン
ジスタ９のしきい値電圧を変えることにより、ボディの
電位の下限値ＶＨを、図４に示すように、直線ＶＨ＝Ｖ
ＤＤと直線ＶＨ＝ＶＤＤ−ＶＢＬとの間の値にするもの
である。なお、図４の縦軸はＶＨであり、横軸はＶＤＤ
である。
ＳＯＩ構造のＣＭＯＳ回路に用いる第１，第２の電位制
限回路７，８は、第３のＰＭＯＳトランジスタ９のしき
い値電圧を変えることにより、グランドを基準としたボ
ディの電位の下限値ＶＨを、電源電位ＶＤＤと、電源電
位ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の
値にするものである。すなわち、第３のＰＭＯＳトラン
ジスタ９のしきい値電圧を変えることにより、ボディの
電位の下限値ＶＨを、図４に示すように、直線ＶＨ＝Ｖ
ＤＤと直線ＶＨ＝ＶＤＤ−ＶＢＬとの間の値にするもの
である。なお、図４の縦軸はＶＨであり、横軸はＶＤＤ
である。
【００３２】例えば、第１のＰＭＯＳトランジスタ１の
ゲートに図５（Ａ）に示す上限が電源電位ＶＤＤであり
下限が接地電位ＶＳＳであるパルス信号が入力する場
合、第１のＰＭＯＳトランジスタ１のボディの電位は、
図５（Ｂ）に示すように、パルス信号の電位がＶＨ以下
のときＶＨとなり、パルス信号の電位がＶＨより大きい
ときパルス信号と同じ電位となる。なお、図５（Ａ）の
縦軸は入力信号の電位であり、図５（Ｂ）の縦軸はボデ
ィの電位であり、図５（Ａ），（Ｂ）の横軸は時間であ
る。
ゲートに図５（Ａ）に示す上限が電源電位ＶＤＤであり
下限が接地電位ＶＳＳであるパルス信号が入力する場
合、第１のＰＭＯＳトランジスタ１のボディの電位は、
図５（Ｂ）に示すように、パルス信号の電位がＶＨ以下
のときＶＨとなり、パルス信号の電位がＶＨより大きい
ときパルス信号と同じ電位となる。なお、図５（Ａ）の
縦軸は入力信号の電位であり、図５（Ｂ）の縦軸はボデ
ィの電位であり、図５（Ａ），（Ｂ）の横軸は時間であ
る。
【００３３】以上のように、この実施の形態２によれ
ば、第１，第２のＰＭＯＳトランジスタ１，２のボディ
を各トランジスタのゲートに電位制限回路を介して接続
し、第１，第２のＮＭＯＳトランジスタ３，４のボディ
を低側基準電位配線６に接続しているので、実施の形態
１と同様の効果が得られる。
ば、第１，第２のＰＭＯＳトランジスタ１，２のボディ
を各トランジスタのゲートに電位制限回路を介して接続
し、第１，第２のＮＭＯＳトランジスタ３，４のボディ
を低側基準電位配線６に接続しているので、実施の形態
１と同様の効果が得られる。
【００３４】また、第１，第２のＰＭＯＳトランジスタ
１，２のボディを各トランジスタのゲートに電位制限回
路を介して接続しているので、電源電位ＶＤＤがビルト
イン電位ＶＢＬより大きい場合でも正常に動作する効果
が得られる。
１，２のボディを各トランジスタのゲートに電位制限回
路を介して接続しているので、電源電位ＶＤＤがビルト
イン電位ＶＢＬより大きい場合でも正常に動作する効果
が得られる。
【００３５】実施の形態３．図６はこの発明の実施の形
態３によるＳＯＩ構造のＣＭＯＳ回路を示す構成図であ
る。図６はＮＯＲ回路を示している。図６において、１
０は第１，第２のＰＭＯＳトランジスタ１，２のボディ
と高側基準電位配線５とを接続するボディ電位発生回路
である。その他の構成要素は図１に同一符号を付して示
したものと同等である。
態３によるＳＯＩ構造のＣＭＯＳ回路を示す構成図であ
る。図６はＮＯＲ回路を示している。図６において、１
０は第１，第２のＰＭＯＳトランジスタ１，２のボディ
と高側基準電位配線５とを接続するボディ電位発生回路
である。その他の構成要素は図１に同一符号を付して示
したものと同等である。
【００３６】図７はこの発明の実施の形態３によるＳＯ
Ｉ構造のＣＭＯＳ回路に用いるボディ電位発生回路の構
成図である。図７において、１１，１２は第４，第５の
ＰＭＯＳトランジスタ、１３〜１５は第１〜第３のキャ
パシタ、１６はコイル、１７は抵抗である。また、Ｆは
高側基準電位配線５と接続する接続端子、Ｇは第１，第
２のＰＭＯＳトランジスタ１，２のボディと接続する接
続端子、Ｈはグランドと接続する接続端子である。
Ｉ構造のＣＭＯＳ回路に用いるボディ電位発生回路の構
成図である。図７において、１１，１２は第４，第５の
ＰＭＯＳトランジスタ、１３〜１５は第１〜第３のキャ
パシタ、１６はコイル、１７は抵抗である。また、Ｆは
高側基準電位配線５と接続する接続端子、Ｇは第１，第
２のＰＭＯＳトランジスタ１，２のボディと接続する接
続端子、Ｈはグランドと接続する接続端子である。
【００３７】図７に示すこの発明の実施の形態３による
ＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路
１０は、交互にオン・オフさせる第４，第５のＰＭＯＳ
トランジスタ１１，１２のオン・オフ時間を変えること
により、ソースを基準としたボディの電位ＶＨを、電源
電位ＶＤＤと、電源電位ＶＤＤからビルトイン電位ＶＢ
Ｌを引いた値との間の一定の値にするものである。すな
わち、第４，第５のＰＭＯＳトランジスタ１１，１２の
オン・オフ時間を変えることにより、ボディの電位ＶＨ
を、図８に示すように、直線ＶＨ＝ＶＤＤと直線ＶＨ＝
ＶＤＤ−ＶＢＬとの間の一定の値にするものである。な
お、図８の縦軸はＶＨであり、横軸はＶＤＤである。
ＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路
１０は、交互にオン・オフさせる第４，第５のＰＭＯＳ
トランジスタ１１，１２のオン・オフ時間を変えること
により、ソースを基準としたボディの電位ＶＨを、電源
電位ＶＤＤと、電源電位ＶＤＤからビルトイン電位ＶＢ
Ｌを引いた値との間の一定の値にするものである。すな
わち、第４，第５のＰＭＯＳトランジスタ１１，１２の
オン・オフ時間を変えることにより、ボディの電位ＶＨ
を、図８に示すように、直線ＶＨ＝ＶＤＤと直線ＶＨ＝
ＶＤＤ−ＶＢＬとの間の一定の値にするものである。な
お、図８の縦軸はＶＨであり、横軸はＶＤＤである。
【００３８】以上のように、この実施の形態３によれ
ば、第１，第２のＰＭＯＳトランジスタ１，２のボディ
を高側基準電位配線５にボディ電位発生回路１０を介し
て接続し、第１，第２のＮＭＯＳトランジスタ３，４の
ボディを低側基準電位配線６に接続している。このた
め、第１，第２のＰＭＯＳトランジスタ１，２がＯＮ状
態のとき、第１，第２のＰＭＯＳトランジスタ１，２の
電流駆動能力が高くなるのに対して、第１，第２のＮＭ
ＯＳトランジスタ３，４がＯＮ状態のときでも、第１，
第２のＮＭＯＳトランジスタ３，４の電流駆動能力は高
くならず、第１，第２のＰＭＯＳトランジスタ１，２の
電流駆動能力が第１，第２のＮＭＯＳトランジスタ３，
４の電流駆動能力に近づき、第１，第２のＰＭＯＳトラ
ンジスタ１，２の電流値と第１，第２のＮＭＯＳトラン
ジスタ３，４の電流値の乖離が小さくなる。従って、実
施の形態１と同様の効果が得られる。
ば、第１，第２のＰＭＯＳトランジスタ１，２のボディ
を高側基準電位配線５にボディ電位発生回路１０を介し
て接続し、第１，第２のＮＭＯＳトランジスタ３，４の
ボディを低側基準電位配線６に接続している。このた
め、第１，第２のＰＭＯＳトランジスタ１，２がＯＮ状
態のとき、第１，第２のＰＭＯＳトランジスタ１，２の
電流駆動能力が高くなるのに対して、第１，第２のＮＭ
ＯＳトランジスタ３，４がＯＮ状態のときでも、第１，
第２のＮＭＯＳトランジスタ３，４の電流駆動能力は高
くならず、第１，第２のＰＭＯＳトランジスタ１，２の
電流駆動能力が第１，第２のＮＭＯＳトランジスタ３，
４の電流駆動能力に近づき、第１，第２のＰＭＯＳトラ
ンジスタ１，２の電流値と第１，第２のＮＭＯＳトラン
ジスタ３，４の電流値の乖離が小さくなる。従って、実
施の形態１と同様の効果が得られる。
【００３９】また、第１，第２のＰＭＯＳトランジスタ
１，２のボディを各トランジスタのゲートに接続してい
ないため、第１，第２のＰＭＯＳトランジスタ１，２の
ゲートに入力する信号の寄生容量が実施の形態１および
実施の形態２の場合より小さくなる効果が得られる。
１，２のボディを各トランジスタのゲートに接続してい
ないため、第１，第２のＰＭＯＳトランジスタ１，２の
ゲートに入力する信号の寄生容量が実施の形態１および
実施の形態２の場合より小さくなる効果が得られる。
【００４０】また、第１，第２のＰＭＯＳトランジスタ
１，２のボディを高側基準電位配線５にボディ電位発生
回路１０を介して接続しているので、第１，第２のＰＭ
ＯＳトランジスタ１，２のボディの電位ＶＨが一定の値
となり、実施の形態１および実施の形態２のように第
１，第２のＰＭＯＳトランジスタ１，２のボディの電位
ＶＨが変化する場合より、正確な回路シミュレーション
を実現でき、信頼性の高い回路を設計し、製造すること
が容易となる効果が得られる。これは、ボディの電位Ｖ
Ｈが変化する場合、トランジスタの電気特性が複雑に変
化するためである。
１，２のボディを高側基準電位配線５にボディ電位発生
回路１０を介して接続しているので、第１，第２のＰＭ
ＯＳトランジスタ１，２のボディの電位ＶＨが一定の値
となり、実施の形態１および実施の形態２のように第
１，第２のＰＭＯＳトランジスタ１，２のボディの電位
ＶＨが変化する場合より、正確な回路シミュレーション
を実現でき、信頼性の高い回路を設計し、製造すること
が容易となる効果が得られる。これは、ボディの電位Ｖ
Ｈが変化する場合、トランジスタの電気特性が複雑に変
化するためである。
【００４１】なお、図７に示すボディ電位発生回路１０
で、ボディの電位ＶＨを、電源電位ＶＤＤと、電源電位
ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の一
定の値にすることができない場合には、図９に示すよう
に、図７に示す回路に、ゲートとドレインとが接続され
た第６のＰＭＯＳトランジスタ１８を接続することによ
り、ボディの電位ＶＨを、電源電位ＶＤＤと、電源電位
ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の一
定の値にすることができる。
で、ボディの電位ＶＨを、電源電位ＶＤＤと、電源電位
ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の一
定の値にすることができない場合には、図９に示すよう
に、図７に示す回路に、ゲートとドレインとが接続され
た第６のＰＭＯＳトランジスタ１８を接続することによ
り、ボディの電位ＶＨを、電源電位ＶＤＤと、電源電位
ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の一
定の値にすることができる。
【００４２】実施の形態４．図１０はこの発明の実施の
形態４によるＳＯＩ構造のＣＭＯＳ回路を示す構成図で
ある。図１０はＮＯＲ回路を示している。図１０におい
て、１９は第１，第２のＮＭＯＳトランジスタ３，４の
ボディと高側基準電位配線５とを接続するボディ電位発
生回路である。その他の構成要素は図１に同一符号を付
して示したものと同等である。
形態４によるＳＯＩ構造のＣＭＯＳ回路を示す構成図で
ある。図１０はＮＯＲ回路を示している。図１０におい
て、１９は第１，第２のＮＭＯＳトランジスタ３，４の
ボディと高側基準電位配線５とを接続するボディ電位発
生回路である。その他の構成要素は図１に同一符号を付
して示したものと同等である。
【００４３】図１１はこの発明の実施の形態４によるＳ
ＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路の
構成図である。図１１において、２０，２１は第３，第
４のＮＭＯＳトランジスタ、２２は奇数個のインバータ
を直列に接続した構成のリング発振回路、２３は第４の
キャパシタである。また、Ｉは第１，第２のＮＭＯＳト
ランジスタ３，４のボディと接続する接続端子、Ｊはグ
ランドと接続する接続端子である。高側基準電位配線５
はリング発振回路２２の各インバータと接続する。
ＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路の
構成図である。図１１において、２０，２１は第３，第
４のＮＭＯＳトランジスタ、２２は奇数個のインバータ
を直列に接続した構成のリング発振回路、２３は第４の
キャパシタである。また、Ｉは第１，第２のＮＭＯＳト
ランジスタ３，４のボディと接続する接続端子、Ｊはグ
ランドと接続する接続端子である。高側基準電位配線５
はリング発振回路２２の各インバータと接続する。
【００４４】図１１に示すこの発明の実施の形態４によ
るＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回
路１９は、第３，第４のＮＭＯＳトランジスタ２０，２
１のしきい値電圧を変えることにより、ソースを基準と
したボディの電位ＶＨを、接地電位ＶＳＳと、接地電位
ＶＳＳからビルトイン電位ＶＢＬを引いた値との間の一
定の値にするものである。すなわち、第３，第４のＮＭ
ＯＳトランジスタのオン・オフ時間を変えることによ
り、ボディの電位ＶＨを、図１２に示すように、直線Ｖ
Ｈ＝ＶＳＳと直線ＶＨ＝ＶＳＳ−ＶＢＬとの間の一定の
値にするものである。なお、図１２の縦軸はＶＨであ
り、横軸はＶＤＤである。
るＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回
路１９は、第３，第４のＮＭＯＳトランジスタ２０，２
１のしきい値電圧を変えることにより、ソースを基準と
したボディの電位ＶＨを、接地電位ＶＳＳと、接地電位
ＶＳＳからビルトイン電位ＶＢＬを引いた値との間の一
定の値にするものである。すなわち、第３，第４のＮＭ
ＯＳトランジスタのオン・オフ時間を変えることによ
り、ボディの電位ＶＨを、図１２に示すように、直線Ｖ
Ｈ＝ＶＳＳと直線ＶＨ＝ＶＳＳ−ＶＢＬとの間の一定の
値にするものである。なお、図１２の縦軸はＶＨであ
り、横軸はＶＤＤである。
【００４５】以上のように、この実施の形態４によれ
ば、第１，第２のＮＭＯＳトランジスタ３，４のボディ
を高側基準電位配線５にボディ電位発生回路１９を介し
て接続し、第１，第２のＰＭＯＳトランジスタ１，２の
ボディを低側基準電位配線６に接続している。このた
め、第１，第２のＰＭＯＳトランジスタ１，２がＯＮ状
態のときでも、第１，第２のＰＭＯＳトランジスタ１，
２の電流駆動能力が高くならないのに対して、第１，第
２のＮＭＯＳトランジスタ３，４がＯＮ状態のとき、第
１，第２のＮＭＯＳトランジスタ３，４の電流駆動能力
は低くなり、第１，第２のＮＭＯＳトランジスタ３，４
の電流駆動能力が第１，第２のＰＭＯＳトランジスタ
１，２の電流駆動能力に近づき、第１，第２のＰＭＯＳ
トランジスタ１，２の電流値と第１，第２のＮＭＯＳト
ランジスタ３，４の電流値の乖離が小さくなる。従っ
て、第１，第２のＰＭＯＳトランジスタ１，２および第
１，第２のＮＭＯＳトランジスタ３，４の寸法を変更す
ることなしに、ＣＭＯＳ回路の論理しきい値が電源電位
ＶＤＤと接地電位ＶＳＳとの中間値側に補正されるた
め、回路動作に余裕が生まれノイズに対する耐性が高く
なる効果が得られる。また、出力信号の立ち上がりおよ
び立ち下がりの遷移時間の差が小さくなるため、高性能
のＬＳＩを設計し製造することが容易となり回路の信頼
性が高くなる効果が得られる。
ば、第１，第２のＮＭＯＳトランジスタ３，４のボディ
を高側基準電位配線５にボディ電位発生回路１９を介し
て接続し、第１，第２のＰＭＯＳトランジスタ１，２の
ボディを低側基準電位配線６に接続している。このた
め、第１，第２のＰＭＯＳトランジスタ１，２がＯＮ状
態のときでも、第１，第２のＰＭＯＳトランジスタ１，
２の電流駆動能力が高くならないのに対して、第１，第
２のＮＭＯＳトランジスタ３，４がＯＮ状態のとき、第
１，第２のＮＭＯＳトランジスタ３，４の電流駆動能力
は低くなり、第１，第２のＮＭＯＳトランジスタ３，４
の電流駆動能力が第１，第２のＰＭＯＳトランジスタ
１，２の電流駆動能力に近づき、第１，第２のＰＭＯＳ
トランジスタ１，２の電流値と第１，第２のＮＭＯＳト
ランジスタ３，４の電流値の乖離が小さくなる。従っ
て、第１，第２のＰＭＯＳトランジスタ１，２および第
１，第２のＮＭＯＳトランジスタ３，４の寸法を変更す
ることなしに、ＣＭＯＳ回路の論理しきい値が電源電位
ＶＤＤと接地電位ＶＳＳとの中間値側に補正されるた
め、回路動作に余裕が生まれノイズに対する耐性が高く
なる効果が得られる。また、出力信号の立ち上がりおよ
び立ち下がりの遷移時間の差が小さくなるため、高性能
のＬＳＩを設計し製造することが容易となり回路の信頼
性が高くなる効果が得られる。
【００４６】また、第１，第２のＮＭＯＳトランジスタ
３，４のボディを高側基準電位配線５にボディ電位発生
回路１９を介して接続しているので、第１，第２のＮＭ
ＯＳトランジスタ３，４のしきい値電圧が高くなりリー
ク電流が小さくなる効果が得られる。
３，４のボディを高側基準電位配線５にボディ電位発生
回路１９を介して接続しているので、第１，第２のＮＭ
ＯＳトランジスタ３，４のしきい値電圧が高くなりリー
ク電流が小さくなる効果が得られる。
【００４７】なお、図１１に示すボディ電位発生回路１
９では、ボディ電位ＶＨを、接地電位ＶＳＳと、接地電
位ＶＳＳからビルトイン電位ＶＢＬを引いた値との間の
一定の値にすることができない場合には、図１３に示す
ように、図１１に示す回路に、ゲートとドレインとが接
続された第５のＮＭＯＳトランジスタ２４を接続するこ
とにより、ボディの電位ＶＨを、接地電位ＶＳＳと、接
地電位ＶＳＳからビルトイン電位ＶＢＬを引いた値との
間の一定の値にすることができる。
９では、ボディ電位ＶＨを、接地電位ＶＳＳと、接地電
位ＶＳＳからビルトイン電位ＶＢＬを引いた値との間の
一定の値にすることができない場合には、図１３に示す
ように、図１１に示す回路に、ゲートとドレインとが接
続された第５のＮＭＯＳトランジスタ２４を接続するこ
とにより、ボディの電位ＶＨを、接地電位ＶＳＳと、接
地電位ＶＳＳからビルトイン電位ＶＢＬを引いた値との
間の一定の値にすることができる。
【００４８】この発明の関連技術として、ＰＭＯＳトラ
ンジスタのボディを正の一定の電位とする例およびＮＭ
ＯＳトランジスタのボディを負の一定の電位とする例が
特開平３−６６１５９号公報および特開平９−５５６５
２号公報に示されているが、これらの公報にはボディの
電位の大きさについて何ら示されていない。
ンジスタのボディを正の一定の電位とする例およびＮＭ
ＯＳトランジスタのボディを負の一定の電位とする例が
特開平３−６６１５９号公報および特開平９−５５６５
２号公報に示されているが、これらの公報にはボディの
電位の大きさについて何ら示されていない。
【００４９】
【発明の効果】以上のように、この発明によれば、ＳＯ
Ｉ構造のＣＭＯＳ回路を、ＰＭＯＳトランジスタのボデ
ィがゲートに接続し、ＮＭＯＳトランジスタのボディが
グランドに接続された低側基準電位配線に接続するよう
に構成したので、ＣＭＯＳ回路の論理しきい値が電源電
位と接地電位との中間値側に補正され、回路動作に余裕
が生まれノイズに対する耐性が高くなる効果がある。ま
た、出力信号の立ち上がりおよび立ち下がりの遷移時間
の差が小さくなり、高性能のＬＳＩを設計し製造するこ
とが容易となり回路の信頼性が高くなる効果がある。ま
た、ＰＭＯＳトランジスタは、ＯＮ状態となるとき、電
流駆動能力が高く、ＯＦＦ状態となるとき、リーク電流
が低い理想的なトランジスタ動作をする効果がある。
Ｉ構造のＣＭＯＳ回路を、ＰＭＯＳトランジスタのボデ
ィがゲートに接続し、ＮＭＯＳトランジスタのボディが
グランドに接続された低側基準電位配線に接続するよう
に構成したので、ＣＭＯＳ回路の論理しきい値が電源電
位と接地電位との中間値側に補正され、回路動作に余裕
が生まれノイズに対する耐性が高くなる効果がある。ま
た、出力信号の立ち上がりおよび立ち下がりの遷移時間
の差が小さくなり、高性能のＬＳＩを設計し製造するこ
とが容易となり回路の信頼性が高くなる効果がある。ま
た、ＰＭＯＳトランジスタは、ＯＮ状態となるとき、電
流駆動能力が高く、ＯＦＦ状態となるとき、リーク電流
が低い理想的なトランジスタ動作をする効果がある。
【００５０】この発明によれば、ＳＯＩ構造のＣＭＯＳ
回路を、ＰＭＯＳトランジスタのボディとゲートとを接
続する、ボディの電位の下限値を、電源電位と、電源電
位からビルトイン電位を引いた値との間の値にする電位
制限回路を備えるように構成したので、電源電位がビル
トイン電位より大きい場合でも正常に動作する効果があ
る。
回路を、ＰＭＯＳトランジスタのボディとゲートとを接
続する、ボディの電位の下限値を、電源電位と、電源電
位からビルトイン電位を引いた値との間の値にする電位
制限回路を備えるように構成したので、電源電位がビル
トイン電位より大きい場合でも正常に動作する効果があ
る。
【００５１】この発明によれば、ＳＯＩ構造のＣＭＯＳ
回路を、ＰＭＯＳトランジスタのボディと、電源に接続
された高側基準電位配線とを接続する、ボディの電位
を、電源電位と、電源電位からビルトイン電位を引いた
値との間の一定の値にするボディ電位発生回路を備え、
ＮＭＯＳトランジスタのボディがグランドに接続された
低側基準電位配線に接続するように構成したので、ＣＭ
ＯＳ回路の論理しきい値が電源電位と接地電位との中間
値側に補正され、回路動作に余裕が生まれノイズに対す
る耐性が高くなる効果がある。また、出力信号の立ち上
がりおよび立ち下がりの遷移時間の差が小さくなり、高
性能のＬＳＩを設計し製造することが容易となり回路の
信頼性が高くなる効果がある。さらに、ＰＭＯＳトラン
ジスタのボディの電位が一定の値となり、正確な回路シ
ミュレーションを実現でき、信頼性の高い回路を設計
し、製造することが容易となる効果がある。
回路を、ＰＭＯＳトランジスタのボディと、電源に接続
された高側基準電位配線とを接続する、ボディの電位
を、電源電位と、電源電位からビルトイン電位を引いた
値との間の一定の値にするボディ電位発生回路を備え、
ＮＭＯＳトランジスタのボディがグランドに接続された
低側基準電位配線に接続するように構成したので、ＣＭ
ＯＳ回路の論理しきい値が電源電位と接地電位との中間
値側に補正され、回路動作に余裕が生まれノイズに対す
る耐性が高くなる効果がある。また、出力信号の立ち上
がりおよび立ち下がりの遷移時間の差が小さくなり、高
性能のＬＳＩを設計し製造することが容易となり回路の
信頼性が高くなる効果がある。さらに、ＰＭＯＳトラン
ジスタのボディの電位が一定の値となり、正確な回路シ
ミュレーションを実現でき、信頼性の高い回路を設計
し、製造することが容易となる効果がある。
【００５２】この発明によれば、ＳＯＩ構造のＣＭＯＳ
回路を、ＮＭＯＳトランジスタのボディと、電源に接続
された高側基準電位配線とを接続する、ボディの電位
を、接地電位と、接地電位からビルトイン電位を引いた
値との間の一定の値にするボディ電位発生回路を備え、
ＰＭＯＳトランジスタのボディが電源に接続された高側
基準電位配線に接続するように構成したので、ＣＭＯＳ
回路の論理しきい値が電源電位と接地電位との中間値側
に補正され、回路動作に余裕が生まれノイズに対する耐
性が高くなる効果がある。また、出力信号の立ち上がり
および立ち下がりの遷移時間の差が小さくなり、高性能
のＬＳＩを設計し製造することが容易となり回路の信頼
性が高くなる効果がある。また、ＮＭＯＳトランジスタ
のしきい値電圧が高くなりリーク電流が小さくなる効果
が得られる。
回路を、ＮＭＯＳトランジスタのボディと、電源に接続
された高側基準電位配線とを接続する、ボディの電位
を、接地電位と、接地電位からビルトイン電位を引いた
値との間の一定の値にするボディ電位発生回路を備え、
ＰＭＯＳトランジスタのボディが電源に接続された高側
基準電位配線に接続するように構成したので、ＣＭＯＳ
回路の論理しきい値が電源電位と接地電位との中間値側
に補正され、回路動作に余裕が生まれノイズに対する耐
性が高くなる効果がある。また、出力信号の立ち上がり
および立ち下がりの遷移時間の差が小さくなり、高性能
のＬＳＩを設計し製造することが容易となり回路の信頼
性が高くなる効果がある。また、ＮＭＯＳトランジスタ
のしきい値電圧が高くなりリーク電流が小さくなる効果
が得られる。
【図１】 この発明の実施の形態１によるＳＯＩ構造の
ＣＭＯＳ回路を示す構成図である。
ＣＭＯＳ回路を示す構成図である。
【図２】 この発明の実施の形態２によるＳＯＩ構造の
ＣＭＯＳ回路を示す構成図である。
ＣＭＯＳ回路を示す構成図である。
【図３】 この発明の実施の形態２によるＳＯＩ構造の
ＣＭＯＳ回路に用いる第１，第２の電位制限回路を示す
構成図である。
ＣＭＯＳ回路に用いる第１，第２の電位制限回路を示す
構成図である。
【図４】 ＰＭＯＳトランジスタのボディの電位の下限
の範囲を示すグラフ図である。
の範囲を示すグラフ図である。
【図５】 この発明の実施の形態２によるＳＯＩ構造の
ＣＭＯＳ回路の動作説明図である。
ＣＭＯＳ回路の動作説明図である。
【図６】 この発明の実施の形態３によるＳＯＩ構造の
ＣＭＯＳ回路を示す構成図である。
ＣＭＯＳ回路を示す構成図である。
【図７】 この発明の実施の形態３によるＳＯＩ構造の
ＣＭＯＳ回路に用いるボディ電位発生回路を示す構成図
である。
ＣＭＯＳ回路に用いるボディ電位発生回路を示す構成図
である。
【図８】 ＰＭＯＳトランジスタのボディの電位の範囲
を示すグラフ図である。
を示すグラフ図である。
【図９】 この発明の実施の形態３によるＳＯＩ構造の
ＣＭＯＳ回路に用いる他のボディ電位発生回路を示す構
成図である。
ＣＭＯＳ回路に用いる他のボディ電位発生回路を示す構
成図である。
【図１０】 この発明の実施の形態４によるＳＯＩ構造
のＣＭＯＳ回路を示す構成図である。
のＣＭＯＳ回路を示す構成図である。
【図１１】 この発明の実施の形態４によるＳＯＩ構造
のＣＭＯＳ回路に用いるボディ電位発生回路を示す構成
図である。
のＣＭＯＳ回路に用いるボディ電位発生回路を示す構成
図である。
【図１２】 ＮＭＯＳトランジスタのボディの電位の範
囲を示すグラフ図である。
囲を示すグラフ図である。
【図１３】 この発明の実施の形態４によるＳＯＩ構造
のＣＭＯＳ回路に用いる他のボディ電位発生回路を示す
構成図である。
のＣＭＯＳ回路に用いる他のボディ電位発生回路を示す
構成図である。
【図１４】 従来のＳＯＩ構造のＣＭＯＳ回路を示す構
成図である。
成図である。
１，２ 第１，第２のＰＭＯＳトランジスタ（ＰＭＯＳ
トランジスタ）、３，４ 第１，第２のＮＭＯＳトラン
ジスタ（ＮＭＯＳトランジスタ）、５ 高側基準電位配
線、６ 低側基準電位配線、７，８ 第１，第２の電位
制限回路（電位制限回路）、１０，１９ ボディ電位発
生回路。
トランジスタ）、３，４ 第１，第２のＮＭＯＳトラン
ジスタ（ＮＭＯＳトランジスタ）、５ 高側基準電位配
線、６ 低側基準電位配線、７，８ 第１，第２の電位
制限回路（電位制限回路）、１０，１９ ボディ電位発
生回路。
Claims (4)
- 【請求項１】 直列に接続された複数のＰＭＯＳトラン
ジスタと、上記ＰＭＯＳトランジスタに接続されたＮＭ
ＯＳトランジスタとを備えたＳＯＩ構造のＣＭＯＳ回路
において、 上記ＰＭＯＳトランジスタは、ボディが、ゲートに接続
されたものであり、 上記ＮＭＯＳトランジスタは、ボディが、グランドに接
続された低側基準電位配線に接続されたものであること
を特徴とするＳＯＩ構造のＣＭＯＳ回路。 - 【請求項２】 ＰＭＯＳトランジスタのボディとゲート
とを接続する、上記ボディの電位の下限値を、電源電位
と、電源電位からビルトイン電位を引いた値との間の値
にする電位制限回路を備えたことを特徴とする請求項１
記載のＳＯＩ構造のＣＭＯＳ回路。 - 【請求項３】 直列に接続された複数のＰＭＯＳトラン
ジスタと、上記ＰＭＯＳトランジスタに接続されたＮＭ
ＯＳトランジスタとを備えたＳＯＩ構造のＣＭＯＳ回路
において、 上記ＰＭＯＳトランジスタのボディと、電源に接続され
た高側基準電位配線とを接続する、上記ボディの電位
を、電源電位と、電源電位からビルトイン電位を引いた
値との間の一定の値にするボディ電位発生回路を備え、 上記ＮＭＯＳトランジスタは、ボディが、グランドに接
続された低側基準電位配線に接続されたものであること
を特徴とするＳＯＩ構造のＣＭＯＳ回路。 - 【請求項４】 直列に接続された複数のＰＭＯＳトラン
ジスタと、上記ＰＭＯＳトランジスタに接続されたＮＭ
ＯＳトランジスタとを備えたＳＯＩ構造のＣＭＯＳ回路
において、 上記ＮＭＯＳトランジスタのボディと、電源に接続され
た高側基準電位配線とを接続する、上記ボディの電位
を、接地電位と、接地電位からビルトイン電位を引いた
値との間の一定の値にするボディ電位発生回路を備え、 上記ＰＭＯＳトランジスタは、ボディが、電源に接続さ
れた高側基準電位配線に接続されたものであることを特
徴とするＳＯＩ構造のＣＭＯＳ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33063797A JP3542476B2 (ja) | 1997-12-01 | 1997-12-01 | Ｓｏｉ構造のｃｍｏｓ回路 |
| US09/053,700 US6177826B1 (en) | 1997-12-01 | 1998-04-02 | Silicon-on-insulator circuit having series connected PMOS transistors each having connected body and gate |
| KR1019980020817A KR100271844B1 (ko) | 1997-12-01 | 1998-06-05 | 실리콘 온 인슐레이터 구조의 상보형 금속 산화막 반도체 회로 |
| US09/716,260 US6433620B1 (en) | 1997-12-01 | 2000-11-21 | Silicon-on-insulator CMOS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33063797A JP3542476B2 (ja) | 1997-12-01 | 1997-12-01 | Ｓｏｉ構造のｃｍｏｓ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163359A true JPH11163359A (ja) | 1999-06-18 |
| JP3542476B2 JP3542476B2 (ja) | 2004-07-14 |
Family
ID=18234904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33063797A Expired - Lifetime JP3542476B2 (ja) | 1997-12-01 | 1997-12-01 | Ｓｏｉ構造のｃｍｏｓ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6177826B1 (ja) |
| JP (1) | JP3542476B2 (ja) |
| KR (1) | KR100271844B1 (ja) |
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