JPH1116293A - 電圧制御発振回路及びディスク再生装置 - Google Patents
電圧制御発振回路及びディスク再生装置Info
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- JPH1116293A JPH1116293A JP9185733A JP18573397A JPH1116293A JP H1116293 A JPH1116293 A JP H1116293A JP 9185733 A JP9185733 A JP 9185733A JP 18573397 A JP18573397 A JP 18573397A JP H1116293 A JPH1116293 A JP H1116293A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 少なくとも１つの基準クロックを用いて、分
周比が１／２n 以外のものを含む任意の発振周波数信号
が得られる電圧制御発振（ＶＣＯ）回路及びこの回路を
用いたディスク再生装置を提供する。 【解決手段】 ＶＣＯ回路は、第１のディレイセル群Ａ
と、第２のディレイセル群Ｂからなりそのディレイ量に
よって発振する周波数が決まるように構成されたリング
オシレータと、第２のディレイセル群からディレイセル
数を選択するスイッチ７とを有し、第２のディレイセル
の他方のゲートに第１の制御電圧ＤＣＶと同じ値が第２
の制御電圧Ｖinとして入力した場合、第１のディレイセ
ル数と第２のディレイセル数との比によって決まる所望
の周波数を発振し、第２の制御電圧を変化させることに
より前記周波数を基準として発振周波数を変化させる。
ディレイセル数比を２種類以上設定出来、１つの基準ク
ロックを用いて、すべての再生速度に対応出来る。
周比が１／２n 以外のものを含む任意の発振周波数信号
が得られる電圧制御発振（ＶＣＯ）回路及びこの回路を
用いたディスク再生装置を提供する。 【解決手段】 ＶＣＯ回路は、第１のディレイセル群Ａ
と、第２のディレイセル群Ｂからなりそのディレイ量に
よって発振する周波数が決まるように構成されたリング
オシレータと、第２のディレイセル群からディレイセル
数を選択するスイッチ７とを有し、第２のディレイセル
の他方のゲートに第１の制御電圧ＤＣＶと同じ値が第２
の制御電圧Ｖinとして入力した場合、第１のディレイセ
ル数と第２のディレイセル数との比によって決まる所望
の周波数を発振し、第２の制御電圧を変化させることに
より前記周波数を基準として発振周波数を変化させる。
ディレイセル数比を２種類以上設定出来、１つの基準ク
ロックを用いて、すべての再生速度に対応出来る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンパクトディス
ク（ＣＤ：Compact Disc）等の光学的なディスク再生装
置に関するものであり、とくに再生信号に同期したクロ
ックを生成するＰＬＬ（Phase Locked Loop)回路内の電
圧制御発振（ＶＣＯ；Voltage ControlledOscilator）
回路に関するものである。
ク（ＣＤ：Compact Disc）等の光学的なディスク再生装
置に関するものであり、とくに再生信号に同期したクロ
ックを生成するＰＬＬ（Phase Locked Loop)回路内の電
圧制御発振（ＶＣＯ；Voltage ControlledOscilator）
回路に関するものである。
【０００２】
【従来の技術】音響機器の分野では、現在、デジタル記
録再生システムが開発されている。このシステムは高密
度で忠実度の高い記録再生を行うため、オーディオ信号
をＰＣＭ（Pulse Code Modulation)技術によりデジタル
信号に変換して、例えばディスクや磁気テープなどの記
録媒体に記録しこれを再生する。前記ディスクからデー
タを再生するディスク再生装置は、ディスクをモータ制
御回路及びモータによって線速度一定（ＣＬＶ：Consta
nt Linear Velocity）もしくは角速度一定（ＣＡＶ：Co
nstant Angular Velocity ）で回転させる。図７は、従
来のディスク再生装置の回路ブロック図である。半導体
レーザや光電変換素子などを内臓した光学式ピックアッ
プ素子９は、ディスクモータ１６で回転されているディ
スク１５の内周側から外周側に向けてリニアトラッキン
グすることにより、ディスク１５に記録されたデータを
読み取る。
録再生システムが開発されている。このシステムは高密
度で忠実度の高い記録再生を行うため、オーディオ信号
をＰＣＭ（Pulse Code Modulation)技術によりデジタル
信号に変換して、例えばディスクや磁気テープなどの記
録媒体に記録しこれを再生する。前記ディスクからデー
タを再生するディスク再生装置は、ディスクをモータ制
御回路及びモータによって線速度一定（ＣＬＶ：Consta
nt Linear Velocity）もしくは角速度一定（ＣＡＶ：Co
nstant Angular Velocity ）で回転させる。図７は、従
来のディスク再生装置の回路ブロック図である。半導体
レーザや光電変換素子などを内臓した光学式ピックアッ
プ素子９は、ディスクモータ１６で回転されているディ
スク１５の内周側から外周側に向けてリニアトラッキン
グすることにより、ディスク１５に記録されたデータを
読み取る。
【０００３】この読み取ったデータ（電流信号）はアン
プ１０に供給される。このアンプ１０は、電流信号を電
圧信号としての広帯域の信号（以下、ＲＦ信号という）
に変換して、データスライス回路１７に供給する。デー
タスライス回路１７は、再生信号を２値化し、ＥＦＭ信
号としてＰＬＬ（Phase Locked Loop ）回路１８及びデ
ータ処理回路１１に供給する。このデータ処理回路１１
は、ＥＦＭ信号から同期信号を分離した後ＥＦＭ復調
し、パリティデータＰ、Ｑを含む３２シンボルのデータ
成分とサブコードデータ成分とに分離する。ついで、Ｅ
ＦＭ復調されたデータは、データ処理回路１１におい
て、ＰＬＬ回路１８で生成されたクロック信号ＰＬＣＫ
により、メモリ（図示せず）へ書き込まれる。このメモ
リに書き込まれたデータは、水晶振動子を用いて生成し
た水晶系のシステム基準クロック信号ＸＣＫによりメモ
リから読み出されることによって、モータによる時間軸
変動が吸収される。このメモリから読み出されたデータ
は誤り訂正された後、１６ビットのデジタルデータとし
て出力される。
プ１０に供給される。このアンプ１０は、電流信号を電
圧信号としての広帯域の信号（以下、ＲＦ信号という）
に変換して、データスライス回路１７に供給する。デー
タスライス回路１７は、再生信号を２値化し、ＥＦＭ信
号としてＰＬＬ（Phase Locked Loop ）回路１８及びデ
ータ処理回路１１に供給する。このデータ処理回路１１
は、ＥＦＭ信号から同期信号を分離した後ＥＦＭ復調
し、パリティデータＰ、Ｑを含む３２シンボルのデータ
成分とサブコードデータ成分とに分離する。ついで、Ｅ
ＦＭ復調されたデータは、データ処理回路１１におい
て、ＰＬＬ回路１８で生成されたクロック信号ＰＬＣＫ
により、メモリ（図示せず）へ書き込まれる。このメモ
リに書き込まれたデータは、水晶振動子を用いて生成し
た水晶系のシステム基準クロック信号ＸＣＫによりメモ
リから読み出されることによって、モータによる時間軸
変動が吸収される。このメモリから読み出されたデータ
は誤り訂正された後、１６ビットのデジタルデータとし
て出力される。
【０００４】再生速度の可変は、システムコントローラ
２０が行う。システムコントローラ２０は、再生速度コ
ントロール信号（以下、ＨＳという）を生成する。この
ＨＳ信号は、例えば、通常の再生速度（１倍速と称す
る）又は基準速度の２倍の速度（２倍速と称する）を指
定する。このＨＳ信号は、データ処理回路１１、モータ
制御回路１９に供給され、処理速度及びディスク再生速
度を目的の速度に切り換える。ＨＳ信号は、データスラ
イス回路１７にも供給され、データスライス回路１７
は、ＨＳ信号に応じて制御周波数帯域を再生速度に対応
するように変化させている。ＰＬＬ回路は、出力信号を
発生するＶＣＯ回路と、この出力を所定の低周波数まで
分周した信号と一定周波数の基準信号との位相差を検出
してこの位相差に応じた制御電圧をＶＣＯ回路に与える
位相ロックループ（ＰＬＬループ）とを有する。すなわ
ちＰＬＬループは、ＶＣＯ回路の出力を分周した信号と
基準信号との位相が一致する位相ロック状態になるまで
ＶＣＯ回路の制御電圧を調整する。ＰＬＬループは、位
相差に応じた信号（電流）を制御電圧に変えるためのル
ープフィルタを有している。
２０が行う。システムコントローラ２０は、再生速度コ
ントロール信号（以下、ＨＳという）を生成する。この
ＨＳ信号は、例えば、通常の再生速度（１倍速と称す
る）又は基準速度の２倍の速度（２倍速と称する）を指
定する。このＨＳ信号は、データ処理回路１１、モータ
制御回路１９に供給され、処理速度及びディスク再生速
度を目的の速度に切り換える。ＨＳ信号は、データスラ
イス回路１７にも供給され、データスライス回路１７
は、ＨＳ信号に応じて制御周波数帯域を再生速度に対応
するように変化させている。ＰＬＬ回路は、出力信号を
発生するＶＣＯ回路と、この出力を所定の低周波数まで
分周した信号と一定周波数の基準信号との位相差を検出
してこの位相差に応じた制御電圧をＶＣＯ回路に与える
位相ロックループ（ＰＬＬループ）とを有する。すなわ
ちＰＬＬループは、ＶＣＯ回路の出力を分周した信号と
基準信号との位相が一致する位相ロック状態になるまで
ＶＣＯ回路の制御電圧を調整する。ＰＬＬループは、位
相差に応じた信号（電流）を制御電圧に変えるためのル
ープフィルタを有している。
【０００５】図４には、従来のＶＣＯ回路で使用される
ディレイセルの内容が記載されており、ディレイセル５
のブロック図、構成図及び等価回路図が示されている。
ディレイセル５は、ソース／ドレインを接続した一対の
Ｐチャネル／ＮチャネルＭＯＳトランジスタ１とこのソ
ース／ドレインに接続されたインバータ２から構成され
ている。その等価回路は、可変抵抗とこの可変抵抗に直
列接続されたインバータと、この可変抵抗／インバータ
間に接続された一方が接地されたキャパシタからなる。
ＶＣＯ回路を構成するリングオシレータは、このディレ
イセル５が複数直列に接続されている。このリングオシ
レータでは、ＰチャネルＭＯＳトランジスタのゲート電
圧は、基準電圧に固定されている。そして、Ｎチャネル
ＭＯＳトランジスタのゲート電圧を変化させることによ
り一対のトランジスタ１の等価的なオン抵抗値を変化さ
せ、リングオシレータの発振周波数を変化させる。この
オン抵抗値を変化させるということは、可変抵抗器を変
化させることに相当し、この変化によってディレイ量が
変化する。
ディレイセルの内容が記載されており、ディレイセル５
のブロック図、構成図及び等価回路図が示されている。
ディレイセル５は、ソース／ドレインを接続した一対の
Ｐチャネル／ＮチャネルＭＯＳトランジスタ１とこのソ
ース／ドレインに接続されたインバータ２から構成され
ている。その等価回路は、可変抵抗とこの可変抵抗に直
列接続されたインバータと、この可変抵抗／インバータ
間に接続された一方が接地されたキャパシタからなる。
ＶＣＯ回路を構成するリングオシレータは、このディレ
イセル５が複数直列に接続されている。このリングオシ
レータでは、ＰチャネルＭＯＳトランジスタのゲート電
圧は、基準電圧に固定されている。そして、Ｎチャネル
ＭＯＳトランジスタのゲート電圧を変化させることによ
り一対のトランジスタ１の等価的なオン抵抗値を変化さ
せ、リングオシレータの発振周波数を変化させる。この
オン抵抗値を変化させるということは、可変抵抗器を変
化させることに相当し、この変化によってディレイ量が
変化する。
【０００６】図５は、ＣＭＯＳ構造の半導体集積回路
（ＬＳＩ）内部で一般的に良く使われるディレイライン
によるリングオシレータタイプのＶＣＯ回路を示してい
る。リングオシレータは、発振ブロック（第２のディレ
イセル群）Ｂからなり、リファレンスブロックＡは、ｎ
個のディレイセル５から構成され、発振ブロックＢは、
例えば、４個のディレイセル５から構成されている。リ
ファレンスブロックＡのディレイセル５のＰチャネルＭ
ＯＳトランジスタ（Ｐ−ｃｈ）のゲート電圧は、所定の
電圧（第１の制御電圧）ＤＣＶに固定されており、Ｎチ
ャネルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲートには入
力信号ＣＶが印加される。リファレンスブロックＡには
基準クロックが入力され、出力信号ｆout が出力され
る。基準クロックの出力は、位相比較器３にも入力され
る。位相比較器３は、基準クロックと、この基準クロッ
クがリファレンスブロックＡを通った後の出力ｆout と
の位相を比較し、その比較結果をローパスフィルタ（Ｌ
ＰＦ）４に供給する。フィルタ４は、位相比較器３によ
る位相検出結果の出力の低周波数成分のみを取り出すこ
とができる。フィルタ４から取り出された出力は、先の
入力信号ＣＶとしてリファレンスブロックＡのＮチャネ
ルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲートに印加され
る。
（ＬＳＩ）内部で一般的に良く使われるディレイライン
によるリングオシレータタイプのＶＣＯ回路を示してい
る。リングオシレータは、発振ブロック（第２のディレ
イセル群）Ｂからなり、リファレンスブロックＡは、ｎ
個のディレイセル５から構成され、発振ブロックＢは、
例えば、４個のディレイセル５から構成されている。リ
ファレンスブロックＡのディレイセル５のＰチャネルＭ
ＯＳトランジスタ（Ｐ−ｃｈ）のゲート電圧は、所定の
電圧（第１の制御電圧）ＤＣＶに固定されており、Ｎチ
ャネルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲートには入
力信号ＣＶが印加される。リファレンスブロックＡには
基準クロックが入力され、出力信号ｆout が出力され
る。基準クロックの出力は、位相比較器３にも入力され
る。位相比較器３は、基準クロックと、この基準クロッ
クがリファレンスブロックＡを通った後の出力ｆout と
の位相を比較し、その比較結果をローパスフィルタ（Ｌ
ＰＦ）４に供給する。フィルタ４は、位相比較器３によ
る位相検出結果の出力の低周波数成分のみを取り出すこ
とができる。フィルタ４から取り出された出力は、先の
入力信号ＣＶとしてリファレンスブロックＡのＮチャネ
ルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲートに印加され
る。
【０００７】入力信号（電圧）ＣＶは、発振ブロックＢ
のディレイセル５のＮチャネルＭＯＳトランジスタのゲ
ートにも印加される。発振ブロックＢのディレイセル５
のＰチャネルＭＯＳトランジスタには第２の制御電圧Ｖ
inが印加される。発振ブロックＢの出力側にインバータ
８が接続され、インバータ８の出力側は、分周器６に接
続されている。発振ブロックＢの出力、すなわちＶＣＯ
回路の出力ＶＣＯoutは、分周器６を通して出力され
る。また、インバータ８の出力は、発振ブロックＢの入
力側に接続されている。基準クロックと、基準クロック
がリファレンスブロックを通過した後の信号ｆout とを
位相比較し、高域周波数成分をカットした信号（電圧）
ＣＶをリファレンスブロックＡのＮチャネルＭＯＳトラ
ンジスタ（Ｎ−ｃｈ）のゲート電圧に入力し、Ｐチャネ
ルＭＯＳトランジスタ（Ｐ−ｃｈ）のゲート電圧にＤＣ
Ｖを入力すると、リファレンスブロックのディレイ量と
基準クロックの位相が一致するようにＣＶが制御され
る。これを位相ロック状態という。
のディレイセル５のＮチャネルＭＯＳトランジスタのゲ
ートにも印加される。発振ブロックＢのディレイセル５
のＰチャネルＭＯＳトランジスタには第２の制御電圧Ｖ
inが印加される。発振ブロックＢの出力側にインバータ
８が接続され、インバータ８の出力側は、分周器６に接
続されている。発振ブロックＢの出力、すなわちＶＣＯ
回路の出力ＶＣＯoutは、分周器６を通して出力され
る。また、インバータ８の出力は、発振ブロックＢの入
力側に接続されている。基準クロックと、基準クロック
がリファレンスブロックを通過した後の信号ｆout とを
位相比較し、高域周波数成分をカットした信号（電圧）
ＣＶをリファレンスブロックＡのＮチャネルＭＯＳトラ
ンジスタ（Ｎ−ｃｈ）のゲート電圧に入力し、Ｐチャネ
ルＭＯＳトランジスタ（Ｐ−ｃｈ）のゲート電圧にＤＣ
Ｖを入力すると、リファレンスブロックのディレイ量と
基準クロックの位相が一致するようにＣＶが制御され
る。これを位相ロック状態という。
【０００８】位相ロック状態の信号ＣＶを、発振ブロッ
クＢのＮチャネルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲ
ート電圧として入力し、ＰチャネルＭＯＳトランジスタ
（Ｐ−ｃｈ）のゲート電圧（第２の制御電圧）Ｖinに第
１の制御電圧ＤＣＶと同じ値を入力したとき、フリーラ
ン周波数ｆfr＝［（リファレンスブロック中のディレイ
セル数）／（発振ブロック中のディレイセル数）］×
（基準クロック）で発振する。このＶＣＯ回路の発振周
波数ｆfrと第２の制御電圧Ｖinの入力電圧の特性を図６
に示す。従来は、以上のような構成になっており、現在
使用されているＶＣＯ回路では、リファレンスブロック
中のディレイセル数と、発振ブロック中のディレイセル
数が固定であるため、第１の制御電圧ＤＣＶを固定する
と、１つの基準クロックに対して１つのフリーラン周波
数ｆfrしか得られない。したがって図６に示したよう
に、ある基準クロックによって作成された発振周波数を
１／２n に分周した特性は得られるが、分周比が１／２
n 以外の場合は、別の基準クロックを用いなければなら
ない。
クＢのＮチャネルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲ
ート電圧として入力し、ＰチャネルＭＯＳトランジスタ
（Ｐ−ｃｈ）のゲート電圧（第２の制御電圧）Ｖinに第
１の制御電圧ＤＣＶと同じ値を入力したとき、フリーラ
ン周波数ｆfr＝［（リファレンスブロック中のディレイ
セル数）／（発振ブロック中のディレイセル数）］×
（基準クロック）で発振する。このＶＣＯ回路の発振周
波数ｆfrと第２の制御電圧Ｖinの入力電圧の特性を図６
に示す。従来は、以上のような構成になっており、現在
使用されているＶＣＯ回路では、リファレンスブロック
中のディレイセル数と、発振ブロック中のディレイセル
数が固定であるため、第１の制御電圧ＤＣＶを固定する
と、１つの基準クロックに対して１つのフリーラン周波
数ｆfrしか得られない。したがって図６に示したよう
に、ある基準クロックによって作成された発振周波数を
１／２n に分周した特性は得られるが、分周比が１／２
n 以外の場合は、別の基準クロックを用いなければなら
ない。
【０００９】
【発明が解決しようとする課題】ＶＣＯ回路は、基準ク
ロックを入力すると、リファレンスブロックと発振ブロ
ックのディレイセル数比によって、フリーラン周波数を
調節できる回路である。従来技術では、ディレイセル数
比が１種類しか設定出来なかった。したがって、再生速
度が１倍速、２倍速、４倍速、８倍速、１６倍速、３２
倍速などの２n 倍速については、同一の基準クロックを
用いてフリーラン周波数を作成し分周して対応出来る
が、１２倍速、２４倍速などの２n 倍速以外については
別の基準クロックを用いてフリーラン周波数を作成しな
ければならなかった。この様に現存の技術においては分
周比が１／２n で表現できない周波数を得る場合、Ｘ’
ｔａｌなどの基準クロックが２つ以上必要となり、その
結果、コストアップが問題となっている。本発明は、こ
のような事情によりなされたものであり、少なくとも１
つの基準クロックを用いて、分周比が１／２n 以外のも
のを含む任意の発振周波数信号が得られる電圧制御発振
（ＶＣＯ）回路及びこの回路を用いたディスク再生装置
を提供する。
ロックを入力すると、リファレンスブロックと発振ブロ
ックのディレイセル数比によって、フリーラン周波数を
調節できる回路である。従来技術では、ディレイセル数
比が１種類しか設定出来なかった。したがって、再生速
度が１倍速、２倍速、４倍速、８倍速、１６倍速、３２
倍速などの２n 倍速については、同一の基準クロックを
用いてフリーラン周波数を作成し分周して対応出来る
が、１２倍速、２４倍速などの２n 倍速以外については
別の基準クロックを用いてフリーラン周波数を作成しな
ければならなかった。この様に現存の技術においては分
周比が１／２n で表現できない周波数を得る場合、Ｘ’
ｔａｌなどの基準クロックが２つ以上必要となり、その
結果、コストアップが問題となっている。本発明は、こ
のような事情によりなされたものであり、少なくとも１
つの基準クロックを用いて、分周比が１／２n 以外のも
のを含む任意の発振周波数信号が得られる電圧制御発振
（ＶＣＯ）回路及びこの回路を用いたディスク再生装置
を提供する。
【００１０】
【課題を解決するための手段】本発明のＶＣＯ回路は、
複数のディレイセルからなる第１のディレイセル群と、
複数のディレイセルからなる第２のディレイセル群から
なり、そのディレイ量によって発振する周波数が決まる
ように構成されたリングオシレータと、前記第１のディ
レイセル群からディレイセル数を選択するスイッチと、
基準クロックと、この基準クロックが前記第１のディレ
イセル群を通った後の出力との位相を比較する位相検出
手段と、前記位相検出手段の出力のうち低周波数成分の
みを取り出すフィルタ手段とを備え、前記第１のディレ
イセル群、前記位相検出手段及び前記フィルタ手段は、
ディレイ量制御回路を構成し、前記第１のディレイセル
群の一方のゲートに第１の制御電圧が入力し、前記第１
のディレイセル群の他方のゲートに前記フィルタ手段の
出力が入力して前記第１のディレイセル群のディレイ量
が前記基準クロックの周期と一致するように前記フィル
タ手段の出力が自動調整され、かつ前記フィルタ手段の
出力が前記第２のディレイセル群の一方のゲートに入力
し、前記第２のディレイセルの他方のゲートに前記第１
の制御電圧と同じ値が第２の制御電圧として入力した場
合、第１のディレイセル数と、第２のディレイセル数と
の比によって決まる所望の周波数を発振し、第２の制御
電圧を変化させることにより前記周波数を基準として発
振周波数を変化させることができることを第１の特徴と
する。
複数のディレイセルからなる第１のディレイセル群と、
複数のディレイセルからなる第２のディレイセル群から
なり、そのディレイ量によって発振する周波数が決まる
ように構成されたリングオシレータと、前記第１のディ
レイセル群からディレイセル数を選択するスイッチと、
基準クロックと、この基準クロックが前記第１のディレ
イセル群を通った後の出力との位相を比較する位相検出
手段と、前記位相検出手段の出力のうち低周波数成分の
みを取り出すフィルタ手段とを備え、前記第１のディレ
イセル群、前記位相検出手段及び前記フィルタ手段は、
ディレイ量制御回路を構成し、前記第１のディレイセル
群の一方のゲートに第１の制御電圧が入力し、前記第１
のディレイセル群の他方のゲートに前記フィルタ手段の
出力が入力して前記第１のディレイセル群のディレイ量
が前記基準クロックの周期と一致するように前記フィル
タ手段の出力が自動調整され、かつ前記フィルタ手段の
出力が前記第２のディレイセル群の一方のゲートに入力
し、前記第２のディレイセルの他方のゲートに前記第１
の制御電圧と同じ値が第２の制御電圧として入力した場
合、第１のディレイセル数と、第２のディレイセル数と
の比によって決まる所望の周波数を発振し、第２の制御
電圧を変化させることにより前記周波数を基準として発
振周波数を変化させることができることを第１の特徴と
する。
【００１１】また、本発明のＶＣＯ回路は、複数のディ
レイセルからなる第１のディレイセル群と、複数のディ
レイセルからなる第２のディレイセル群からなり、その
ディレイ量によって発振する周波数が決まるように構成
されたリングオシレータと、前記第２のディレイセル群
からディレイセル数を選択するスイッチと、基準クロッ
クと、この基準クロックが前記第１のディレイセル群を
通った後の出力との位相を比較する位相検出手段と、前
記位相検出手段の出力のうち低周波数成分のみを取り出
すフィルタ手段とを備え、前記第１のディレイセル群、
前記位相検出手段及び前記フィルタ手段は、ディレイ量
制御回路を構成し、前記第１のディレイセル群の一方の
ゲートに第１の制御電圧が入力し、前記第１のディレイ
セル群の他方のゲートに前記フィルタ手段の出力が入力
して前記第１のディレイセル群のディレイ量が前記基準
クロックの周期と一致するように前記フィルタ手段の出
力が自動調整され、かつ前記フィルタ手段の出力が前記
第２のディレイセル群の一方のゲートに入力し、前記第
２のディレイセルの他方のゲートに前記第１の制御電圧
と同じ値が第２の制御電圧として入力した場合、第１の
ディレイセル数と、第２のディレイセル数との比によっ
て決まる所望の周波数を発振し、第２の制御電圧を変化
させることにより前記周波数を基準として発振周波数を
変化させることができることを第２の特徴とする。
レイセルからなる第１のディレイセル群と、複数のディ
レイセルからなる第２のディレイセル群からなり、その
ディレイ量によって発振する周波数が決まるように構成
されたリングオシレータと、前記第２のディレイセル群
からディレイセル数を選択するスイッチと、基準クロッ
クと、この基準クロックが前記第１のディレイセル群を
通った後の出力との位相を比較する位相検出手段と、前
記位相検出手段の出力のうち低周波数成分のみを取り出
すフィルタ手段とを備え、前記第１のディレイセル群、
前記位相検出手段及び前記フィルタ手段は、ディレイ量
制御回路を構成し、前記第１のディレイセル群の一方の
ゲートに第１の制御電圧が入力し、前記第１のディレイ
セル群の他方のゲートに前記フィルタ手段の出力が入力
して前記第１のディレイセル群のディレイ量が前記基準
クロックの周期と一致するように前記フィルタ手段の出
力が自動調整され、かつ前記フィルタ手段の出力が前記
第２のディレイセル群の一方のゲートに入力し、前記第
２のディレイセルの他方のゲートに前記第１の制御電圧
と同じ値が第２の制御電圧として入力した場合、第１の
ディレイセル数と、第２のディレイセル数との比によっ
て決まる所望の周波数を発振し、第２の制御電圧を変化
させることにより前記周波数を基準として発振周波数を
変化させることができることを第２の特徴とする。
【００１２】さらに、本発明のＶＣＯ回路は、複数のデ
ィレイセルからなる第１のディレイセル群と、複数のデ
ィレイセルからなる第２のディレイセル群からなり、そ
のディレイ量によって発振する周波数が決まるように構
成されたリングオシレータと、前記第１のディレイセル
群からディレイセル数を選択する第１のスイッチと、前
記第２のディレイセル群からディレイセル数を選択する
第２のスイッチと、基準クロックと、この基準クロック
が前記第１のディレイセル群を通った後の出力との位相
を比較する位相検出手段と、前記位相検出手段の出力の
うち低周波数成分のみを取り出すフィルタ手段とを備
え、前記第１のディレイセル群、前記位相検出手段及び
前記フィルタ手段は、ディレイ量制御回路を構成し、前
記第１のディレイセル群の一方のゲートに第１の制、御
電圧が入力し、前記第１のディレイセル群の他方のゲー
トに前記フィルタ手段の出力が入力して前記第１のディ
レイセル群のディレイ量が前記基準クロックの周期と一
致するように前記フィルタ手段の出力が自動調整され、
かつ前記フィルタ手段の出力が前記第２のディレイセル
群の一方のゲートに入力し、前記第２のディレイセルの
他方のゲートに前記第１の制御電圧と同じ値が第２の制
御電圧として入力した場合、第１のディレイセル数と、
第２のディレイセル数との比によ、って決まる所望の周
波数を発振し、第２の制御電圧を変化させることにより
前記周波数を基準として発振周波数を変化させることが
できることを第３の特徴とする。
ィレイセルからなる第１のディレイセル群と、複数のデ
ィレイセルからなる第２のディレイセル群からなり、そ
のディレイ量によって発振する周波数が決まるように構
成されたリングオシレータと、前記第１のディレイセル
群からディレイセル数を選択する第１のスイッチと、前
記第２のディレイセル群からディレイセル数を選択する
第２のスイッチと、基準クロックと、この基準クロック
が前記第１のディレイセル群を通った後の出力との位相
を比較する位相検出手段と、前記位相検出手段の出力の
うち低周波数成分のみを取り出すフィルタ手段とを備
え、前記第１のディレイセル群、前記位相検出手段及び
前記フィルタ手段は、ディレイ量制御回路を構成し、前
記第１のディレイセル群の一方のゲートに第１の制、御
電圧が入力し、前記第１のディレイセル群の他方のゲー
トに前記フィルタ手段の出力が入力して前記第１のディ
レイセル群のディレイ量が前記基準クロックの周期と一
致するように前記フィルタ手段の出力が自動調整され、
かつ前記フィルタ手段の出力が前記第２のディレイセル
群の一方のゲートに入力し、前記第２のディレイセルの
他方のゲートに前記第１の制御電圧と同じ値が第２の制
御電圧として入力した場合、第１のディレイセル数と、
第２のディレイセル数との比によ、って決まる所望の周
波数を発振し、第２の制御電圧を変化させることにより
前記周波数を基準として発振周波数を変化させることが
できることを第３の特徴とする。
【００１３】本発明のディスク再生装置は、ディスクに
記録されたデータを光学的に読み出し、電気信号に変換
する光電変換手段と、前記光電変換手段から供給される
電気信号を増幅する増幅器と、前記増幅器から供給され
る電気信号から２値化された信号を生成するデータスラ
イス回路と、前記データスライス回路から供給される２
値化された信号に基づき、データの再生速度の変化に応
じたクロック信号を生成するＰＬＬ回路と、前記クロッ
ク信号に応じて、前記データスライス回路から供給され
る前記２値化された信号を復調し、データを再生するデ
ータ処理回路とを備え、前記ＰＬＬ回路は、位相比較回
路と低域フィルタと本発明の電圧制御発信回路とを具備
していることを特徴とする。本発明は、以上の構成によ
り、ディレイセル数比を２種類以上設定出来るため、１
つの基準クロックを用いて、すべての再生速度に対応出
来るようになった。これにより、分周比が１／２n でな
い場合でもＸ’ｔａｌなどの基準クロックを増やすこと
なく実現できるため、コストダウンにつながると考えら
れる。また、発振回路部が削減できるため消費電力の低
下が期待できる。
記録されたデータを光学的に読み出し、電気信号に変換
する光電変換手段と、前記光電変換手段から供給される
電気信号を増幅する増幅器と、前記増幅器から供給され
る電気信号から２値化された信号を生成するデータスラ
イス回路と、前記データスライス回路から供給される２
値化された信号に基づき、データの再生速度の変化に応
じたクロック信号を生成するＰＬＬ回路と、前記クロッ
ク信号に応じて、前記データスライス回路から供給され
る前記２値化された信号を復調し、データを再生するデ
ータ処理回路とを備え、前記ＰＬＬ回路は、位相比較回
路と低域フィルタと本発明の電圧制御発信回路とを具備
していることを特徴とする。本発明は、以上の構成によ
り、ディレイセル数比を２種類以上設定出来るため、１
つの基準クロックを用いて、すべての再生速度に対応出
来るようになった。これにより、分周比が１／２n でな
い場合でもＸ’ｔａｌなどの基準クロックを増やすこと
なく実現できるため、コストダウンにつながると考えら
れる。また、発振回路部が削減できるため消費電力の低
下が期待できる。
【００１４】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。本発明は、第１のディレイセル群を
有するリファレンスブロックと第２のディレイセル群を
有する発振ブロックとを有し、この第２のディレイセル
群のディレイ量によって発振する周波数が決まるように
第２のディレイセル群により構成されたリングオシレー
タに、これらディレイセル群の少なくとも１つのディレ
イセルをディレイセル群から切り離すスイッチを具備し
たＶＣＯ回路及びこのＶＣＯ回路を用いたディスク再生
装置にある。ＶＣＯ回路は、図７に示すディスク再生装
置に適用される。
の形態を説明する。本発明は、第１のディレイセル群を
有するリファレンスブロックと第２のディレイセル群を
有する発振ブロックとを有し、この第２のディレイセル
群のディレイ量によって発振する周波数が決まるように
第２のディレイセル群により構成されたリングオシレー
タに、これらディレイセル群の少なくとも１つのディレ
イセルをディレイセル群から切り離すスイッチを具備し
たＶＣＯ回路及びこのＶＣＯ回路を用いたディスク再生
装置にある。ＶＣＯ回路は、図７に示すディスク再生装
置に適用される。
【００１５】まず、図１を参照して第１の実施例を説明
する。前述した図４には、従来のＶＣＯ回路で使用され
るディレイセルの内容が記載されているが、本発明でも
このディレイセルを用いる。ＶＣＯ回路を構成するリン
グオシレータは、このディレイセル５が複数直列に接続
されている。このリングオシレータでは、ＰチャネルＭ
ＯＳトランジスタのゲート電圧は、基準電圧に固定され
ている。そして、ＮチャネルＭＯＳトランジスタのゲー
ト電圧を変化させることにより一対のトランジスタ１の
等価的なオン抵抗値を変化させる。オン抵抗値の変化に
よりリングオシレータのディレイ量を変化させ、この変
化によって発振周波数が変化する。
する。前述した図４には、従来のＶＣＯ回路で使用され
るディレイセルの内容が記載されているが、本発明でも
このディレイセルを用いる。ＶＣＯ回路を構成するリン
グオシレータは、このディレイセル５が複数直列に接続
されている。このリングオシレータでは、ＰチャネルＭ
ＯＳトランジスタのゲート電圧は、基準電圧に固定され
ている。そして、ＮチャネルＭＯＳトランジスタのゲー
ト電圧を変化させることにより一対のトランジスタ１の
等価的なオン抵抗値を変化させる。オン抵抗値の変化に
よりリングオシレータのディレイ量を変化させ、この変
化によって発振周波数が変化する。
【００１６】図１は、ＣＭＯＳ構造の半導体集積回路
（ＬＳＩ）内部で一般的に良く使われるディレイライン
によるリングオシレータタイプのＶＣＯ回路の回路ブロ
ック図である。リングオシレータは、発振ブロック（第
２のディレイセル群）Ｂからなり、リファレンスブロッ
クＡは、ｎ個のディレイセル５から構成され、発振ブロ
ックＢは、例えば、４個のディレイセル５から構成され
ている。リファレンスブロックＡのディレイセル５のＰ
チャネルＭＯＳトランジスタ（Ｐ−ｃｈ）のゲート電圧
は、例えば、第１の制御電圧ＤＣＶに固定されており、
ＮチャネルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲートに
は入力信号ＣＶが印加される。リファレンスブロックＡ
には基準クロックが入力され、出力信号ｆout が出力さ
れる。基準クロックの出力は、位相比較器３にも入力さ
れる。位相比較器３は、基準クロックと、この基準クロ
ックがリファレンスブロックＡを通った後の出力ｆout
との位相を比較し、その比較結果をローパスフィルタ
（ＬＰＦ）４に供給する。ローパスフィルタ４は、位相
比較器３による位相検出結果の出力の低周波数成分のみ
を取り出すことができる。ローパスフィルタ４から取り
出された出力は、先に示した入力信号ＣＶとしてリファ
レンスブロックＡのＮチャネルＭＯＳトランジスタ（Ｎ
−ｃｈ）のゲートに印加される。
（ＬＳＩ）内部で一般的に良く使われるディレイライン
によるリングオシレータタイプのＶＣＯ回路の回路ブロ
ック図である。リングオシレータは、発振ブロック（第
２のディレイセル群）Ｂからなり、リファレンスブロッ
クＡは、ｎ個のディレイセル５から構成され、発振ブロ
ックＢは、例えば、４個のディレイセル５から構成され
ている。リファレンスブロックＡのディレイセル５のＰ
チャネルＭＯＳトランジスタ（Ｐ−ｃｈ）のゲート電圧
は、例えば、第１の制御電圧ＤＣＶに固定されており、
ＮチャネルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲートに
は入力信号ＣＶが印加される。リファレンスブロックＡ
には基準クロックが入力され、出力信号ｆout が出力さ
れる。基準クロックの出力は、位相比較器３にも入力さ
れる。位相比較器３は、基準クロックと、この基準クロ
ックがリファレンスブロックＡを通った後の出力ｆout
との位相を比較し、その比較結果をローパスフィルタ
（ＬＰＦ）４に供給する。ローパスフィルタ４は、位相
比較器３による位相検出結果の出力の低周波数成分のみ
を取り出すことができる。ローパスフィルタ４から取り
出された出力は、先に示した入力信号ＣＶとしてリファ
レンスブロックＡのＮチャネルＭＯＳトランジスタ（Ｎ
−ｃｈ）のゲートに印加される。
【００１７】入力信号（電圧）ＣＶは、発振ブロックＢ
のディレイセル５のＮチャネルＭＯＳトランジスタ（Ｎ
−ｃｈ）のゲートにも印加される。発振ブロックＢのデ
ィレイセル５のＰチャネルＭＯＳトランジスタ（Ｐ−ｃ
ｈ）のゲートには第２の制御電圧Ｖinが印加される。発
振ブロックＢの出力側にはインバータ８が接続され、イ
ンバータ８の出力側は、分周器６に接続されている。発
振ブロックＢの出力、すなわちＶＣＯ回路の出力ＶＣＯ
out は、分周器６を通して出力される。また、インバー
タ８の出力は、発振ブロックＢの入力側に接続されてい
る。基準クロックと、基準クロックがリファレンスブロ
ックを通過した後の信号ｆout とを位相比較し、高域周
波数成分をカットした信号（電圧）ＣＶをリファレンス
ブロックＡのＮチャネルＭＯＳトランジスタ（Ｎ−ｃ
ｈ）のゲート電圧に入力し、ＰチャネルＭＯＳトランジ
スタ（Ｐ−ｃｈ）のゲート電圧に第１の制御電圧ＤＣＶ
を入力すると、リファレンスブロックのディレイ量と基
準クロックの位相が一致するようにＣＶが制御される
（位相ロック状態）。
のディレイセル５のＮチャネルＭＯＳトランジスタ（Ｎ
−ｃｈ）のゲートにも印加される。発振ブロックＢのデ
ィレイセル５のＰチャネルＭＯＳトランジスタ（Ｐ−ｃ
ｈ）のゲートには第２の制御電圧Ｖinが印加される。発
振ブロックＢの出力側にはインバータ８が接続され、イ
ンバータ８の出力側は、分周器６に接続されている。発
振ブロックＢの出力、すなわちＶＣＯ回路の出力ＶＣＯ
out は、分周器６を通して出力される。また、インバー
タ８の出力は、発振ブロックＢの入力側に接続されてい
る。基準クロックと、基準クロックがリファレンスブロ
ックを通過した後の信号ｆout とを位相比較し、高域周
波数成分をカットした信号（電圧）ＣＶをリファレンス
ブロックＡのＮチャネルＭＯＳトランジスタ（Ｎ−ｃ
ｈ）のゲート電圧に入力し、ＰチャネルＭＯＳトランジ
スタ（Ｐ−ｃｈ）のゲート電圧に第１の制御電圧ＤＣＶ
を入力すると、リファレンスブロックのディレイ量と基
準クロックの位相が一致するようにＣＶが制御される
（位相ロック状態）。
【００１８】位相ロック状態の信号ＣＶを、発振ブロッ
クＢのＮチャネルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲ
ート電圧として入力し、ＰチャネルＭＯＳトランジスタ
（Ｐ−ｃｈ）のゲート電圧（第２の制御電圧）Ｖinに第
１の制御電圧ＤＣＶと同じ値を入力したとき、フリーラ
ン周波数ｆfr＝［（リファレンスブロック中のディレイ
セル数）／（発振ブロック中のディレイセル数）］×
（基準クロック）で発振する。このＶＣＯ回路の発振周
波数ｆfrと第２の制御電圧Ｖinの入力電圧の特性を図６
に示す。この実施例では、図１に示したように、発振ブ
ロックＢにディレイセル数を選択出来るスイッチ７を設
ける。スイッチ７は、インバータ８と出力側のディレイ
セル５１との間に設けられている。スイッチ７は、ディ
レイセル５１とその隣のディレイセル５２との間にも接
続されており、このような構成によってディレイセル５
１は、発振ブロックＢの第２のディレイセル群から機能
的に分離され得るようになる。
クＢのＮチャネルＭＯＳトランジスタ（Ｎ−ｃｈ）のゲ
ート電圧として入力し、ＰチャネルＭＯＳトランジスタ
（Ｐ−ｃｈ）のゲート電圧（第２の制御電圧）Ｖinに第
１の制御電圧ＤＣＶと同じ値を入力したとき、フリーラ
ン周波数ｆfr＝［（リファレンスブロック中のディレイ
セル数）／（発振ブロック中のディレイセル数）］×
（基準クロック）で発振する。このＶＣＯ回路の発振周
波数ｆfrと第２の制御電圧Ｖinの入力電圧の特性を図６
に示す。この実施例では、図１に示したように、発振ブ
ロックＢにディレイセル数を選択出来るスイッチ７を設
ける。スイッチ７は、インバータ８と出力側のディレイ
セル５１との間に設けられている。スイッチ７は、ディ
レイセル５１とその隣のディレイセル５２との間にも接
続されており、このような構成によってディレイセル５
１は、発振ブロックＢの第２のディレイセル群から機能
的に分離され得るようになる。
【００１９】したがって、例えば、リファレンスブロッ
クの第１のディレイセル群のディレイセル数が１６個
（ｎ＝１６）、発振ブロックの第２のディレイセル群の
ディレイセル数を４個と３個にスイッチ７で切り替える
ようにした場合において、フリーラン周波数ｆfr＝（１
６／４）×（基準クロック）もしくはフリーラン周波数
ｆfr＝（１６／３）×（基準クロック）のいずれかを選
択出来る。つまり、ＶＣＯ回路の出力ＶＣＯout ＝（基
準クロック）×（１／２n-2 ）もしくはＶＣＯout ＝
（基準クロック）×（１／（３×２n-4 ））を選択出
来、分周比が１／２n以外のフリーラン周波数であって
も１つの基準クロックを用いて作成できるようになる。
クの第１のディレイセル群のディレイセル数が１６個
（ｎ＝１６）、発振ブロックの第２のディレイセル群の
ディレイセル数を４個と３個にスイッチ７で切り替える
ようにした場合において、フリーラン周波数ｆfr＝（１
６／４）×（基準クロック）もしくはフリーラン周波数
ｆfr＝（１６／３）×（基準クロック）のいずれかを選
択出来る。つまり、ＶＣＯ回路の出力ＶＣＯout ＝（基
準クロック）×（１／２n-2 ）もしくはＶＣＯout ＝
（基準クロック）×（１／（３×２n-4 ））を選択出
来、分周比が１／２n以外のフリーラン周波数であって
も１つの基準クロックを用いて作成できるようになる。
【００２０】次に、図２を参照して第２の実施例を説明
する。図２は、ＣＭＯＳ構造の半導体集積回路（ＬＳ
Ｉ）内部で一般的に良く使われるディレイラインによる
リングオシレータタイプのＶＣＯ回路の回路ブロック図
である。この実施例の基本的には、図１に示すＶＣＯ回
路と同じ構造を有するので、その基本構造及び基本動作
（スイッチとは関係の無い部分）の説明は省略する。こ
の実施例では、発振ブロックＢにディレイセル数を選択
出来るスイッチ７とともにリファレンスブロックＡにも
ディレイセル数を選択できるスイッチ７′を設ける。ス
イッチ７は、インバータ８と出力側のディレイセル５１
との間に設けられている。スイッチ７は、ディレイセル
５１とその隣のディレイセル５２との間にも接続されて
おり、このような構成によってディレイセル５１は、発
振ブロックＢの第２のディレイセル群から機能的に分離
され得るようになる。一方、スイッチ７′は、少なくと
も１つのディレイセル５をリファレンスブロックＡの第
１のディレイセル群から分離させ得るようになってい
る。スイッチ７′は、リファレンスブロックＡの出力側
のディレイセル５３、５４、５５、５６のそれぞれに接
続されており、ディレイセル５３、ディレイセル５３及
び５４、ディレイセル５３〜５５、ディレイセル５３〜
５６がそれぞれ第１のディレイセル群から分離され得る
ようになっている。
する。図２は、ＣＭＯＳ構造の半導体集積回路（ＬＳ
Ｉ）内部で一般的に良く使われるディレイラインによる
リングオシレータタイプのＶＣＯ回路の回路ブロック図
である。この実施例の基本的には、図１に示すＶＣＯ回
路と同じ構造を有するので、その基本構造及び基本動作
（スイッチとは関係の無い部分）の説明は省略する。こ
の実施例では、発振ブロックＢにディレイセル数を選択
出来るスイッチ７とともにリファレンスブロックＡにも
ディレイセル数を選択できるスイッチ７′を設ける。ス
イッチ７は、インバータ８と出力側のディレイセル５１
との間に設けられている。スイッチ７は、ディレイセル
５１とその隣のディレイセル５２との間にも接続されて
おり、このような構成によってディレイセル５１は、発
振ブロックＢの第２のディレイセル群から機能的に分離
され得るようになる。一方、スイッチ７′は、少なくと
も１つのディレイセル５をリファレンスブロックＡの第
１のディレイセル群から分離させ得るようになってい
る。スイッチ７′は、リファレンスブロックＡの出力側
のディレイセル５３、５４、５５、５６のそれぞれに接
続されており、ディレイセル５３、ディレイセル５３及
び５４、ディレイセル５３〜５５、ディレイセル５３〜
５６がそれぞれ第１のディレイセル群から分離され得る
ようになっている。
【００２１】以上のように、この実施例では、第１の実
施例にさらにリファレンスブロック中のディレイ数を選
択出来るスイッチを設けた構造になっている。例えば、
リファレンスブロックＡのディレイセル数を１６、１
５、１４、１３個と切り替えられるスイッチ７′と、発
振ブロックＢのディレイセル数を４個と３個に切り替え
るスイッチ７とを用いた場合、フリーラン周波数ｆfr
は、基準クロックの１６／４、１６／３、１５／４、１
５／３、１４／４、１４／３、１３／４、１３／３倍を
選択することが出来る。このようにリファレンスブロッ
クと発振ブロックのディレイセル数及びスイッチを様々
に設定することにより、１つの基準クロックを用いて、
より多くのフリーラン周波数を作成できるようになる。
施例にさらにリファレンスブロック中のディレイ数を選
択出来るスイッチを設けた構造になっている。例えば、
リファレンスブロックＡのディレイセル数を１６、１
５、１４、１３個と切り替えられるスイッチ７′と、発
振ブロックＢのディレイセル数を４個と３個に切り替え
るスイッチ７とを用いた場合、フリーラン周波数ｆfr
は、基準クロックの１６／４、１６／３、１５／４、１
５／３、１４／４、１４／３、１３／４、１３／３倍を
選択することが出来る。このようにリファレンスブロッ
クと発振ブロックのディレイセル数及びスイッチを様々
に設定することにより、１つの基準クロックを用いて、
より多くのフリーラン周波数を作成できるようになる。
【００２２】次に、図３を参照して第３の実施例を説明
する。図は、ＣＭＯＳ構造の半導体集積回路（ＬＳＩ）
内部で一般的に良く使われるディレイラインによるリン
グオシレータタイプのＶＣＯ回路の回路ブロック図であ
る。この実施例は、基本的には図１に示すＶＣＯ回路と
同じ構造を有するので、その基本構造及動作（スイッチ
とは関係の無い部分）説明は省略する。この実施例で
は、リファレンスブロックＡにディレイセル数を選択出
来るスイッチ７′を設けると共に発振ブロックＢにディ
レイセル数を選択できるスイッチ７″を設ける。スイッ
チ７″は、インバータ８と出力側のディレイセル５１と
の間に設けられている。スイッチ７は、ディレイセル５
１とその隣のディレイセル５２との間、ディレイセル５
２とディレイセル５７との間、ディレイセル５７とディ
レイセル５８との間にも接続されており、このような構
成によってディレイセル５１、ディレイセル５１及び５
２、ディレイセル５１、５２、５７は、それぞれ発振ブ
ロックＢの第２のディレイセル群から機能的に任意に分
離され得るようになる。
する。図は、ＣＭＯＳ構造の半導体集積回路（ＬＳＩ）
内部で一般的に良く使われるディレイラインによるリン
グオシレータタイプのＶＣＯ回路の回路ブロック図であ
る。この実施例は、基本的には図１に示すＶＣＯ回路と
同じ構造を有するので、その基本構造及動作（スイッチ
とは関係の無い部分）説明は省略する。この実施例で
は、リファレンスブロックＡにディレイセル数を選択出
来るスイッチ７′を設けると共に発振ブロックＢにディ
レイセル数を選択できるスイッチ７″を設ける。スイッ
チ７″は、インバータ８と出力側のディレイセル５１と
の間に設けられている。スイッチ７は、ディレイセル５
１とその隣のディレイセル５２との間、ディレイセル５
２とディレイセル５７との間、ディレイセル５７とディ
レイセル５８との間にも接続されており、このような構
成によってディレイセル５１、ディレイセル５１及び５
２、ディレイセル５１、５２、５７は、それぞれ発振ブ
ロックＢの第２のディレイセル群から機能的に任意に分
離され得るようになる。
【００２３】一方、スイッチ７′は、少なくとも１つの
ディレイセル５をリファレンスブロックＡの第１のディ
レイセル群から分離させ得るようになっている。スイッ
チ７′は、リファレンスブロックＡの出力側のディレイ
セル５３、５４、５５、５６のそれぞれに接続されてお
り、ディレイセル５３、ディレイセル５３及び５４、デ
ィレイセル５３〜５５、ディレイセル５３〜５６がそれ
ぞれ第１のディレイセル群から分離され得るようになっ
ている。以上のように、この実施例では、第１の実施例
にさらにリファレンスブロック中のディレイ数を選択出
来るスイッチを設けた構造になっている。このようにリ
ファレンスブロックと発振ブロックのディレイセル数及
びスイッチを様々に設定することにより、１つの基準ク
ロックを用いて、より多くのフリーラン周波数を作成で
きるようになる。
ディレイセル５をリファレンスブロックＡの第１のディ
レイセル群から分離させ得るようになっている。スイッ
チ７′は、リファレンスブロックＡの出力側のディレイ
セル５３、５４、５５、５６のそれぞれに接続されてお
り、ディレイセル５３、ディレイセル５３及び５４、デ
ィレイセル５３〜５５、ディレイセル５３〜５６がそれ
ぞれ第１のディレイセル群から分離され得るようになっ
ている。以上のように、この実施例では、第１の実施例
にさらにリファレンスブロック中のディレイ数を選択出
来るスイッチを設けた構造になっている。このようにリ
ファレンスブロックと発振ブロックのディレイセル数及
びスイッチを様々に設定することにより、１つの基準ク
ロックを用いて、より多くのフリーラン周波数を作成で
きるようになる。
【００２４】
【発明の効果】従来のＶＣＯ回路では、リファレンスブ
ロックと発振ブロックのディレイセル数が１種類である
ので１つの基準クロックでは分周比が１／２n の周波数
にしか対応できず、分周比が１／２n 以外の周波数を得
たい場合、２つ以上の基準クロックを用いなければなら
なかった。しかし、本発明により１つの基準クロックを
用いて、任意の発振周波数信号が得られるのでＸ’ｔａ
ｌ（水晶）などの高価な基準クロック発生器を削減でき
るため大きなコストダウンにつながる。また、発振回路
部が削減出来るため、消費電力の低下も期待出来る。
ロックと発振ブロックのディレイセル数が１種類である
ので１つの基準クロックでは分周比が１／２n の周波数
にしか対応できず、分周比が１／２n 以外の周波数を得
たい場合、２つ以上の基準クロックを用いなければなら
なかった。しかし、本発明により１つの基準クロックを
用いて、任意の発振周波数信号が得られるのでＸ’ｔａ
ｌ（水晶）などの高価な基準クロック発生器を削減でき
るため大きなコストダウンにつながる。また、発振回路
部が削減出来るため、消費電力の低下も期待出来る。
【図１】本発明のＶＣＯ回路のブロック図。
【図２】本発明のＶＣＯ回路のブロック図。
【図３】本発明のＶＣＯ回路のブロック図。
【図４】本発明及び従来例に用いられるＶＣＯ回路を構
成するディレイセルのブロック図、回路図及び等価回路
図。
成するディレイセルのブロック図、回路図及び等価回路
図。
【図５】従来のＶＣＯ回路のブロック図。
【図６】ＶＣＯ回路の発振周波数−入力電圧特性図。
【図７】本発明及び従来例のディスク再生装置のブロッ
ク図。
ク図。
１・・・１対のＭＯＳトランジスタ ２、８・・・イ
ンバータ、３・・・位相比較器、 ４・・・ローパス
フィルタ（ＬＰＦ）、５、５１、５２、５３、５４、５
５、５６、５７、５８・・・ディレイセル、６・・・分
周器、 ７、７′、７″・・・スイッチ、９・・・ピ
ックアップ、 １０・・・アンプ、１１・・・データ
処理回路、 １５・・・ディスク、１６・・・モー
タ、 １７・・・データスライス回路・１８・・・Ｐ
ＬＬ回路、 １９・・・モータ制御回路、２０・・・
システムコントローラ。
ンバータ、３・・・位相比較器、 ４・・・ローパス
フィルタ（ＬＰＦ）、５、５１、５２、５３、５４、５
５、５６、５７、５８・・・ディレイセル、６・・・分
周器、 ７、７′、７″・・・スイッチ、９・・・ピ
ックアップ、 １０・・・アンプ、１１・・・データ
処理回路、 １５・・・ディスク、１６・・・モー
タ、 １７・・・データスライス回路・１８・・・Ｐ
ＬＬ回路、 １９・・・モータ制御回路、２０・・・
システムコントローラ。
Claims (5)
- 【請求項１】 複数のディレイセルからなる第１のディ
レイセル群と、 複数のディレイセルからなる第２のディレイセル群から
なり、そのディレイ量によって発振する周波数が決まる
ように構成されたリングオシレータと、 前記第１のディレイセル群からディレイセル数を選択す
るスイッチと、 基準クロックと、この基準クロックが前記第１のディレ
イセル群を通った後の出力との位相を比較する位相検出
手段と、 前記位相検出手段の出力のうち低周波数成分のみを取り
出すフィルタ手段とを備え、 前記第１のディレイセル群、前記位相検出手段及び前記
フィルタ手段は、ディレイ量制御回路を構成し、前記第
１のディレイセル群の一方のゲートに第１の制御電圧が
入力し、前記第１のディレイセル群の他方のゲートに前
記フィルタ手段の出力が入力して前記第１のディレイセ
ル群のディレイ量が前記基準クロックの周期と一致する
ように前記フィルタ手段の出力が自動調整され、かつ前
記フィルタ手段の出力が前記第２のディレイセル群の一
方のゲートに入力し、前記第２のディレイセルの他方の
ゲートに前記第１の制御電圧と同じ値が第２の制御電圧
として入力した場合、第１のディレイセル数と、第２の
ディレイセル数との比によって決まる所望の周波数を発
振し、第２の制御電圧を変化させることにより前記周波
数を基準として発振周波数を変化させることができるこ
とを特徴とする電圧制御発振回路。 - 【請求項２】 複数のディレイセルからなる第１のディ
レイセル群と、 複数のディレイセルからなる第２のディレイセル群から
なり、そのディレイ量によって発振する周波数が決まる
ように構成されたリングオシレータと、 前記第２のディレイセル群からディレイセル数を選択す
るスイッチと、 基準クロックと、この基準クロックが前記第１のディレ
イセル群を通った後の出力との位相を比較する位相検出
手段と、 前記位相検出手段の出力のうち低周波数成分のみを取り
出すフィルタ手段とを備え、 前記第１のディレイセル群、前記位相検出手段及び前記
フィルタ手段は、ディレイ量制御回路を構成し、前記第
１のディレイセル群の一方のゲートに第１の制御電圧が
入力し、前記第１のディレイセル群の他方のゲートに前
記フィルタ手段の出力が入力して前記第１のディレイセ
ル群のディレイ量が前記基準クロックの周期と一致する
ように前記フィルタ手段の出力が自動調整され、かつ前
記フィルタ手段の出力が前記第２のディレイセル群の一
方のゲートに入力し、前記第２のディレイセルの他方の
ゲートに前記第１の制御電圧と同じ値が第２の制御電圧
として入力した場合、第１のディレイセル数と、第２の
ディレイセル数との比によって決まる所望の周波数を発
振し、第２の制御電圧を変化させることにより前記周波
数を基準として発振周波数を変化させることができるこ
とを特徴とする電圧制御発振回路。 - 【請求項３】 複数のディレイセルからなる第１のディ
レイセル群と、 複数のディレイセルからなる第２のディレイセル群から
なり、そのディレイ量によって発振する周波数が決まる
ように構成されたリングオシレータと、 前記第１のディレイセル群からディレイセル数を選択す
る第１のスイッチと、 前記第２のディレイセル群からディレイセル数を選択す
る第２のスイッチと、 基準クロックと、この基準クロックが前記第１のディレ
イセル群を通った後の出力との位相を比較する位相検出
手段と、 前記位相検出手段の出力のうち低周波数成分のみを取り
出すフィルタ手段とを備え、 前記第１のディレイセル群、前記位相検出手段及び前記
フィルタ手段は、ディレイ量制御回路を構成し、前記第
１のディレイセル群の一方のゲートに第１の制御電圧が
入力し、前記第１のディレイセル群の他方のゲートに前
記フィルタ手段の出力が入力して前記第１のディレイセ
ル群のディレイ量が前記基準クロックの周期と一致する
ように前記フィルタ手段の出力が自動調整され、かつ前
記フィルタ手段の出力が前記第２のディレイセル群の一
方のゲートに入力し、前記第２のディレイセルの他方の
ゲートに前記第１の制御電圧と同じ値が第２の制御電圧
として入力した場合、第１のディレイセル数と、第２の
ディレイセル数との比によって決まる所望の周波数を発
振し、第２の制御電圧を変化させることにより前記周波
数を基準として発振周波数を変化させることができるこ
とを特徴とする電圧制御発振回路。 - 【請求項４】 前記第１及び第２のディレイセル群を構
成するディレイセルは、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタのソース／ドレイン間
を電気的に接続し、かつ１対のゲートを有するトランジ
スタ対及びインバータからなることを特徴とする請求項
１乃至請求項３のいずれかに記載の電圧制御発振回路。 - 【請求項５】 ディスクに記録されたデータを光学的に
読み出し、電気信号に変換する光電変換手段と、 前記光電変換手段から供給される電気信号を増幅する増
幅器と、 前記増幅器から供給される電気信号から２値化された信
号を生成するデータスライス回路と、 前記データスライス回路から供給される２値化された信
号に基づき、データの再生速度の変化に応じたクロック
信号を生成するＰＬＬ回路と、 前記クロック信号に応じて、前記データスライス回路か
ら供給される前記２値化された信号を復調し、データを
再生するデータ処理回路とを備え、 前記ＰＬＬ回路は、位相比較回路と低域フィルタと請求
項１乃至請求項４のいずれかに記載の電圧制御発振回路
とを具備していることを特徴とするディスク再生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185733A JPH1116293A (ja) | 1997-06-26 | 1997-06-26 | 電圧制御発振回路及びディスク再生装置 |
| TW087110261A TW402806B (en) | 1997-06-26 | 1998-06-25 | Voltage control oscillator circuit and disk regeneration apparature |
| US09/104,995 US6064271A (en) | 1997-06-26 | 1998-06-26 | Voltage controlled oscillator circuit and disc reproducing apparatus |
| KR1019980024363A KR100276198B1 (ko) | 1997-06-26 | 1998-06-26 | 전압 제어 발진 회로 및 디스크 재생 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9185733A JPH1116293A (ja) | 1997-06-26 | 1997-06-26 | 電圧制御発振回路及びディスク再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116293A true JPH1116293A (ja) | 1999-01-22 |
Family
ID=16175916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9185733A Pending JPH1116293A (ja) | 1997-06-26 | 1997-06-26 | 電圧制御発振回路及びディスク再生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6064271A (ja) |
| JP (1) | JPH1116293A (ja) |
| KR (1) | KR100276198B1 (ja) |
| TW (1) | TW402806B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357951A (ja) * | 1999-06-15 | 2000-12-26 | Mitsubishi Electric Corp | 遅延回路、クロック生成回路及び位相同期回路 |
| FR2816135B1 (fr) * | 2000-10-30 | 2003-01-03 | St Microelectronics Sa | Generateur digital de taille reduite produisant des signaux d'horloge |
| JP3094707U (ja) * | 2002-12-17 | 2003-07-04 | アルプス電気株式会社 | 信号発生装置 |
| KR100862230B1 (ko) | 2006-12-29 | 2008-10-09 | 한국과학기술원 | 멀티-모듈러스 주파수 분주기 |
| CN104320136B (zh) * | 2014-11-04 | 2019-01-18 | 中国科学院微电子研究所 | 一种利用全数字标准单元实现的时钟信号生成器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0390226A1 (en) * | 1984-07-31 | 1990-10-03 | Yamaha Corporation | Jitter absorption circuit |
| JPS6369314A (ja) * | 1986-09-11 | 1988-03-29 | Sony Corp | Ｃｍｏｓ回路を用いた可変遅延装置 |
| DE69130043T2 (de) * | 1990-09-18 | 1999-04-15 | Fujitsu Ltd., Kawasaki, Kanagawa | Elektronische Anordnung mit einem Bezugsverzögerungsgenerator |
| US5585754A (en) * | 1993-04-02 | 1996-12-17 | Nec Corporation | Integrated digital circuit |
| JP2885650B2 (ja) * | 1993-11-11 | 1999-04-26 | 株式会社東芝 | ディスク再生装置 |
| US5487093A (en) * | 1994-05-26 | 1996-01-23 | Texas Instruments Incorporated | Autoranging digital analog phase locked loop |
| US5663665A (en) * | 1995-11-29 | 1997-09-02 | Cypress Semiconductor Corp. | Means for control limits for delay locked loop |
-
1997
- 1997-06-26 JP JP9185733A patent/JPH1116293A/ja active Pending
-
1998
- 1998-06-25 TW TW087110261A patent/TW402806B/zh not_active IP Right Cessation
- 1998-06-26 KR KR1019980024363A patent/KR100276198B1/ko not_active IP Right Cessation
- 1998-06-26 US US09/104,995 patent/US6064271A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6064271A (en) | 2000-05-16 |
| KR100276198B1 (ko) | 2000-12-15 |
| KR19990007377A (ko) | 1999-01-25 |
| TW402806B (en) | 2000-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040623 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040823 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041118 |