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JPH11162708A - 多層導電性ポリマ正温度係数デバイス - Google Patents

多層導電性ポリマ正温度係数デバイス

Info

Publication number
JPH11162708A
JPH11162708A JP10246927A JP24692798A JPH11162708A JP H11162708 A JPH11162708 A JP H11162708A JP 10246927 A JP10246927 A JP 10246927A JP 24692798 A JP24692798 A JP 24692798A JP H11162708 A JPH11162708 A JP H11162708A
Authority
JP
Japan
Prior art keywords
conductive polymer
electrode
layer
electrode portion
polymer ptc
Prior art date
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Withdrawn
Application number
JP10246927A
Other languages
English (en)
Inventor
Steven Darryl Hogge
スティーブン・ダリル・ホッジ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Bourns Multifuse Hong Kong Ltd
Original Assignee
Bourns Multifuse Hong Kong Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Bourns Multifuse Hong Kong Ltd filed Critical Bourns Multifuse Hong Kong Ltd
Publication of JPH11162708A publication Critical patent/JPH11162708A/ja
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C1/00—Details
    • H01C1/14—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors
    • H01C1/1406—Terminals or electrodes formed on resistive elements having positive temperature coefficient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/02—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient
    • H01C7/028—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material having positive temperature coefficient consisting of organic substances
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Microelectronics & Electronic Packaging (AREA)
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  • Physics & Mathematics (AREA)
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  • Thermistors And Varistors (AREA)

Abstract

(57)【要約】 【課題】 フートプリントが非常に小さくしかも保持電
流が比較的高いＳＭＴ（面取付け技術）導電性ポリマＰ
ＴＣを提供する。 【解決手段】 本発明の導電性ポリマＰＴＣデバイス
は、上部、下部、中心電極を具備し、第１のＰＴＣ導電
性ポリマ層が上部および下部電極間に配置され、第２の
ＰＴＣ導電性ポリマ層が中心電極と下部電極との間に配
置される。上部電極と下部電極は各々隔絶部分と主部分
とに分離される。上部および下部電極の隔絶部分は、入
力端子により相互にかつ中心電極に電気的に接続され
る。上部および下部電極の主部分上には、上部および下
部出力端子がそれぞれ設けられ、電気的に相互に接続さ
れる。得られたデバイスは、実際には並列に接続された
二つのＰＴＣデバイスであり、それにより電流路に対す
る実効断面積は増大され、所与のフートプリントに対し
て大保持電流が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に導電性ポ
リマの正温度係数（ＰＴＣ）デバイスの分野に関する。
特定すると、本発明は単一層以上の導電性ポリマ（重合
体）ＰＴＣ材料層を有する積層構造より成り、面取り付
け設置のために特に構成された導電性ポリマＰＴＣデバ
イスに関する。
【０００２】
【従来の技術】導電性ポリマから作られた素子を含む電
子デバイスがますます一般的となり、種々の応用に使用
されている。この種のデバイスは、例えば正温度係数の
抵抗を有するポリマ材料を採用する過電流保護や自己調
整ヒータの応用において広い用途を得ている。 Kampeの米国特許第3,823,217号、 van Konynenburgの米国特許第4,237,441号 Middlemann等の米国特許第4,238,812号 Middlemann等の米国特許第4,317,027号 Middlemann等の米国特許第4,329,726号 Middlemann等の米国特許第4,413,301号 Taylorの米国特許第4,426,633号 Walkerの米国特許第4,445,026号 McTavish等の米国特許第4,481,498号 Fouts,Jr等の米国特許第4,545,926号 Cherianの米国特許第4,639,818号 Ratellの米国特許第4,647,894号 Ratellの米国特許第4,647,896号 Carlomagnoの米国特許第4,685,025号 Deep 等の米国特許第4,774,024号 Klainer等の米国特許第4,689,475号 Nishii等の米国特許第4,732,701号 Nagahoriの米国特許第4,769,901号 Nagahoriの米国特許第4,787,135号 Kleiner等の米国特許第4,800,253号 yoshida等の米国特許第4,849,133号 Nagahoriの米国特許第4,876,439号 Deep等の米国特許第4,884,163号 Fang等の米国特許第4,907,340号 Jacobs等の米国特許第4,951,382号 Jacobs等の米国特許第4,951,384号 Jacobs等の米国特許第4,955,267号 Shafe等の米国特許第4,980,541号 Evnsの米国特許第5,049,850号 Jacobs等の米国特許第5,140,297号 Ueno等の米国特許第5,171,774号 Yamada等の米国特許第5,174,924号 Evansの米国特許第5,178,797号 Shafe等の米国特許第5,181,006号 Ohkita等の米国特許第5,190,697号 Jacobs等の米国特許第5,195,013号 Jacobs等の米国特許第5,227,946号 Sugayaの米国特許第5,241,741号 Baigire等の米国特許第5,250,228号 Sugayaの米国特許第5,280,263号 Hanada等の米国特許第5,398,793号
【０００３】導電性ポリマＰＴＣデバイス用の一つの一
般的形式の構造は、積層構造体と記述され得るものであ
る。積層導電性ポリマＰＴＣデバイスは、普通単一層の
導電性ポリマ材料を１対の金属性電極間に挟んで成るも
のである。しかして、電極は、好ましくは高導電性薄金
属箔より成るのがよい。例えば、Taylorの米国特許第4,
426,633号、Chan等の米国特許第5,089,801号、Plaskoの
米国特許第4,937,551号およびNagahoriの米国特許第4,7
87,135号ならびに国際公開No.WO97/06660号参照。
【０００４】この技術における比較的最近の発展は、２
またはそれ以上層の導電性ポリマ材料層が交番する金属
電極層（代表的には金属箔）により分離され、最外層が
同様に金属電極である多層の積層デバイスである。この
結果は、２またはそれ以上の並列接続導電性ポリマＰＴ
Ｃデバイスを単一パッケージに納めて成るデバイスであ
る。この多層構造の利点は、単一層のデバイスに比し
て、回路板上においてデバイスによって占められる表面
積（フートプリント）が減ぜられ、電流搬送容量が高い
ことである。
【０００５】回路板上における部品密度をより高くする
という要求に応ずる当たって、産業界の傾向は、スペー
ス節約法として面取り付け部品の使用の増加に向かって
いる。これまで入手し得る面取付けの導電性ポリマＰＴ
Ｃデバイスは、一般に、約9.5mm×約6.7mmの広いフート
プリントをもつパッケージに対して約2.5amp以下の保持
電流に限定された。最近、約4.7mm×3.4mmのフートプリ
ントをもつデバイスで約1.1ampの保持電流をもつものが
入手可能となった。このフートプリントは、しかしなお
現在の面取付け技術（ＳＭＴ）基準により比較的大きい
と考えられる。
【０００６】極小型のＳＭＴ導電性ポリマＰＴＣデバイ
スの設計における主たる制限ファクタは、限定された表
面積と抵抗率に関する下限であるが、これはポリマ材料
に導電性フィラー（代表的にはカーボンブラック）を包
含させることによって達成され得る。約0.2ohm-cm以下
の容積抵抗率をもつ有用なデバイスの製造は実際的でな
かった。まず、このような低い容積抵抗率を扱う場合、
製造工程に固有の困難性がある。第２に、このような低
い容積抵抗率を有するデバイスは、大きなＰＴＣ効果を
示さず、回路保護装置として非常に有用でない。
【０００７】導電性ポリマＰＴＣデバイスに対する定常
状態熱伝達式は、下式により表わすことができる。すな
わち、
【数１】 ０＝［Ｉ2Ｒ（ｆ（Ｔd））］−［Ｕ（Ｔd−Ｔa）］ ここで、Ｉはデバイス中を通る定常状態電流であり、Ｒ
（ｆ（Ｔd））は温度とその「抵抗/温度」特性関数すな
わち「Ｒ/Ｔ曲線」の関数であるデバイスの抵抗、Ｕは
デバイスの実効熱伝達係数、Ｔdはデバイスの温度、そ
してＴaは周囲温度である。
【０００８】この種のデバイスに対する「保持電流」
は、デバイスを低抵抗状態から高抵抗状態に作動するに
必要なＩの値として定義できる。Ｕが固定である所与の
デバイスに対して保持電流を増加する唯一の方法は、Ｒ
の値を減ずることである。
【０００９】任意の抵抗デバイスの抵抗を支配する式
は、下記のように表わせる。すなわち、
【数２】Ｒ＝ρＬ/Ａ ここでρは抵抗材料の容積抵抗率ohm-cm、Ｌは装置中の
電流路長cm，Ａは電流路の実効断面積cm2である。
【００１０】かくして、Ｒの値は、容積抵抗率ρを減ず
ることによって、あるいはデバイスの断面積Ａを増すこ
とによって減ずることができる。
【００１１】容積抵抗率ρの値は、ポリマ中に包含され
る導電性フィラーの値を増すことによって減ずることが
できる。しかしながら、これをなす実際的な制限は上に
記した。
【００１２】抵抗値Ｒを減ずるためのより実際的な手法
は、デバイスの断面積Ａを増すことである。実施が比較
的容易である（工程の観点から、および有用なＰＴＣ特
性をもつデバイスを製造する観点から）ことに加えて、
この方法は追加の利点を有する。一般的に、デバイスの
面積が増すと、熱伝達係数の値も増し、それにより保持
電流の値をさらに増大させる。
【００１３】しかしながら、ＳＭＴの応用においては、
デバイスの実効表面積またはフートプリントを最小化す
ることが必要である。これは、デバイスにおけるＰＴＣ
素子の実効断面積に厳しい制約を課する。かくして、所
与のフートプリントのデバイスに対して、達成され得る
最大保持電流値に固有の制限がある。他の見方をすれ
ば、フートプリントの低減は、実際的には保持電流値を
減ずることによってしか達成できない。
【００１４】
【発明が解決しようとする課題】このように、比較的高
い保持電流を達成する極小フートプリントのＳＭＴ導電
性ポリマＰＴＣデバイスの必要性が長い間感じられてい
たが、なお満足されていなかった。
【００１５】
【課題を解決するための手段】概括的に述べると、本発
明は、極小の回路板フートポイントを維持しながら比較
的高い保持電流を有する導電性ポリマＰＴＣデバイスを
提供する。この結果は、所与の回路板フートプリントに
対して電流路の実効断面積Ａが増大された多層構造によ
って達成される。実際には、本発明の多層構造体は、単
一の小フートプリント面取付けパッケージで電気的に並
列に接続された２または複数のＰＴＣデバイスを提供す
る。
【００１６】本発明は、その１側面において、１具体例
として、金属箔とＰＴＣ導電性ポリマの５層の交番層を
含み、相互に並列に接続された二つの導電性ポリマＰＴ
Ｃデバイスを形成するように導電性相互接続を具備しか
つ面取付け端末を形成するように構成された端末素子を
具備して成る導電性ポリマＰＴＣデバイスを提供する。
【００１７】詳述すると、箔層のうちの２枚がそれぞれ
上部および下部電極を形成し、他方第３の箔層が中心電
極を形成する。第１導電性ポリマ層が上部電極と中心電
極との間に位置づけられ、第２の導電性ポリマ層が中心
電極と下部電極との間に位置づけられる。上部電極と下
部電極の各々は、隔絶部分と主部分とに分けられる。上
部電極と下部電極の隔絶部分は、入力端子により相互に
かつ中心電極と電気的に接続される。上部電極および下
部電極の主部分上には、それぞれ上部出力端子および下
部出力端子が設けられる。上部出力端子と下部出力端子
とは、電気的に相互に接続されているが、中心電極から
は電気的に隔絶されている。
【００１８】このデバイスの電流路は、入力端子から中
心電極に至り、そこから導電性ポリマ層を経て出力端子
に至る。かくして、得られるデバイスは、実際上並列に
接続された二つのＰＴＣデバイスである。この構造は、
単一層のデバイスに比較して、フートプリントを増すこ
となく電流路に対する実効断面積を相当に増大させると
いう利点をもたらす。かくして、大保持電流が達成され
る。
【００１９】本発明は、その他の側面において、上述の
デバイスを製造する方法を提供する。この方法は、
（１）上部、下部および中心金属箔電極層を含み、上部
電極層と中心電極層とを第１のＰＴＣ導電性ポリマ層で
分離し、中心電極層と下部電極層とを第２のＰＴＣ導電
性ポリマで分離して成る積層体を提供し、（２）上部電
極層と下部電極層の各々の電気的隔絶部分を上部電極層
と下部電極層の主部分から分離し、（３）上部電極層と
下部電極層の隔絶部分を相互にかつ中心電極層に電気的
に接続する入力端子を形成し、（４）上部電極層の主部
分上に上部出力端子を、そして下部電極層の主部分上に
下部出力端子を形成し、そして（５）上部出力端子と下
部出力端子を相互に電気的に接続する諸ステップを含
む。最後に記したステップを遂行するに際し、中心電極
は両出力端子から電気的に隔絶されて維持されるねばな
らない。
【００２０】本発明の上述の利点ならびにその他の利点
は、以下の詳細な説明の通読により一層容易に理解され
よう。
【００２１】
【発明の実施の形態】図１を参照すると、この図には、
本発明に従い導電性ポリマ（重合体）ＰＴＣデバイスを
製造する方法における初ステップとして提供される積層
ウェブ １００が例示されている。積層ウェブ１００
は、金属箔と所望のＰＴＣ特性を有する導電性ポリマと
の５層の交番層より成る。詳述すると、積層ウェブ１０
０は、上部箔層１２と、下部箔層１４と、中心箔層１６
と、上部箔層１２と中心箔層１６との間に配された第１
の導電性ポリマ層１８と、中心箔層１６と下部箔層１４
との間に配された第２の導電性ポリマ層２０とを含む。
【００２２】導電性ポリマ層１８，２０は、例えば、所
望の電気的動作特性をもたらすある量のカーボンブラッ
クが混入された高密度ポリエチレン（ＨＤＰＥ）のよう
な任意の適当な導電性ポリマ組成物とし得る。例えば、
本発明の譲受人に譲渡された国際公開No.WO97/06660参
照。この特許も参照されたい。
【００２３】箔層１２，１４および１６は任意の適当な
金属箔より作ることができる。箔は銅が好ましいが、ニ
ッケルのような他の金属も容認し得る。箔層１２，１４
および１６が金属箔より成る場合、導電性ポリマ層と接
触する箔表面は、ポリマと銅間の望ましくない化学的反
応を防ぐために、ニッケルフラッシュ被覆（図示せず）
で被覆される。これらのポリマ接触面はまた、箔とポリ
マ間に良好な接着を提供する素面を形成するように、周
知の技術で「瘤状化」するのが好ましい。
【００２４】積層ウェブ１００それ自体は、Taylorの米
国特許第4,426,633号、Chan等の米国特許第5,089,801号
およびPlaskoの米国特許第4,937,551号およびNagahori
の米国特許第4,787,135号に例示されるように、技術上
周知の数種の適当なプロセスの任意のものにより形成し
得る。これらのプロセスについては、通常の３層でなく
５層の構造体を形成するように若干の変更が必要とされ
よう。例えば、国際公開No.WO97/06660に記載されるプ
ロセスは、その公開に記載されるプロセスに従って３層
（箔−ポリマ−箔）積層ウェブをまず形成し、ついでそ
の３層ウェブを利用し、そのプロセスに従って、それを
第２の押出し成形導電性ポリマウェブの一側に積層し、
そして第３の箔ウェブを他側に積層する。代わりに、同
時押出し法を採用し得るが、このプロセスにあっては多
層のＰＴＣ導電性ポリマ材料および金属箔が同時に形成
され、積層される。
【００２５】積層プロセスの結果、図１の５層積層ウェ
ブ１００が得られる。端子リードを取り付けるステップ
に先立ち、下記のプロセスステップが遂行されるのはこ
のウェブ１００の上においてである。かくして、図２な
いし図１１は明解にするため個々の積層ユニットのみを
示しているが、積層ユニットは、図２ないし図１１に例
示されるステップを通じて図１のウェブ１００の一部で
あることが理解されよう。したがって、図に示される個
々の積層ユニット１０は、端子リードの取付け前のすべ
てのプロセスステップが完了してしまうまでウェブ１０
０から分離（単一化）されない。５層積層ウェブ１００
が任意の適当なプロセスで形成された後、孔２１アレイ
がその中に形成される。これらの孔２１は、穿孔または
パンチングのような適当な方法で形成できる。図１に示
されるように、孔２１は交互の横断方向刻み線２３によ
り離間されていて、各孔２１が各隣接する１対の積層ユ
ニット１０対において１対の相補性半円筒形の溝２２を
形成するようになされている。かくして、単一化の後、
各積層ユニット１０は、図２，４および６に最もよく示
されるように一端部に半円筒形の溝２２を有している。
【００２６】図２および３は、個々の積層ユニット１０
が図１に例示されるプロセスにおける段階でどのように
見えるかを示している。図４および５を参照すると、こ
の図には次のプロセスステップが示されているが、この
次のプロセスステップは、上部箔層と下部箔層の主部か
ら、上部箔層および下部箔層の各々の電気的に隔絶され
る部分を分離することである。これは、技術上周知のホ
トレジストおよびエッチング法を採用する標準的プリン
ト回路板組立技術を使用することによって遂行される。
この結果、上部箔層１２は上部隔絶電極部分１２Ａと上
部主電極部分１２Ｂに分離され、下部箔層１４は下部隔
絶電極部分１４Ａと下部主電極部分１４Ｂに分離され
る。隔絶電極部分１２Ａ，１４Ａは、上部および下部隔
絶ギャップ２４，２６によりそれらの対応する主電極部
分１２Ｂ，１４Ｂから分離され、そしてこれらギャップ
の幅と形態は完成されたデバイスの所望の電気的特性に
依存し得る。
【００２７】図６および７は上部および下部の電気的隔
絶障壁２８，３０を上部および下部主電極部分１２Ｂ，
１４Ｂにそれぞれ適用するステップを例示している。障
壁２８，３０は、例えばガラス充填エポキシ樹脂のよう
な絶縁材料の薄層より形成され、そしてこの薄層は技術
上周知の従来技術により対応する上部および下部主電極
部分１２Ｂ，１４Ｂ上に適用または形成できる。上部お
よび下部隔絶障壁２８，３０は、上部および下部主電極
部分１２Ｂ，１４Ｂの縁部にそれぞれ隣接する上部およ
び下部の未被覆部分３２，３４を除き、ほぼ全上部およ
び下部主電極部分１２Ｂ，１４Ｂをそれぞれ覆う。隔絶
障壁２８，３０は、それぞれ上部および下部隔絶ギャッ
プ２４，２６中に延び出てもよい。
【００２８】図８および９は二つの金属メッキステップ
の第１のステップを例示している。第１メッキステップ
における金属メッキは好ましくは銅であるが錫またはニ
ッケルも使用できる。このステップにおいて、第１のメ
ッキ層３６が、上部および下部箔層１２，１４の隔絶障
壁２８，３０により被覆されない部分、すなわち上部お
よび下部隔絶電極部分１２Ａ，１４Ａと、上部および下
部主電極部分の未被覆部分３２，３４とに適用される。
この第１メッキ層３６はまた、孔２２の周囲面を被覆
し、それにより上部および下部隔絶電極部分１２Ａ，１
４Ａを相互にかつ中心箔層１６に電気的に接続する。第
１メッキ層３６の適用は、この適用に適当と認められる
任意の周知のメッキ技術により行える。
【００２９】図１０および１１は、二つの金属メッキス
テップの第２ステップを例示しており、そしてこのステ
ップにあっては、はんだ層が第１メッキ層３６の孔２２
内に配置される部分を含め第１メッキ層の頂部に適用さ
れる。このステップは、上部および下部隔絶電極部分１
２Ａ，１４Ａを相互にかつ中央電極となる中央箔層１６
に電気的に接続する入力端子３８の形成をもたらす。こ
の第２メッキステップはまた、それぞれ上部および下部
主電極部分１２Ｂ，１４Ｂ上に上部および下部出力端子
４０，４２の形成をもたらす。上部および下部出力端子
４０，４２は、相互にかつ中心電極１６から電気的に隔
絶されている。第１メッキステップと同様に、第２メッ
キステップはこの目的に適当であることが分かる任意の
周知の技術により遂行できる。
【００３０】この点にて、上述の単一化の段階が遂行さ
れるが、ここでは図１０および１１に示される製造段階
で、個々の積層ユニットが、上述のすべてのプロセスス
テップが遂行されてしまった積層ウェブ１００から分離
される。代わりに、積層ユニット１０は、単一のデバイ
スの幅でストリップに残してよい。
【００３１】最後に、図１２に示されるように、入力リ
ード４４を入力端子３８に取り付け、出力リード４６を
上部および下部出力端子４０，４２に取り付ける。出力
リード４６の中心電極１６からの電気的隔絶は、出力リ
ード４６の幾何形態により、あるいは絶縁層４８の出力
端子４６への適用によるかのいずれかにより達成し得
る。図１１に示されるように、両隔絶技術を使用しても
よい。リード４４，４６は、スルーホール板取付け用に
構成してもよいし、好ましくは図１１に示されるように
面取付け板への取付け用に構成してもよい。リード４
４，４６は、そのそれぞれの端子に取付け前または取付
け後に特定の取付けに向くように賦型してよい。リード
４４，４６の取付けで、導電性ポリマＰＴＣの製造は完
了する。
【００３２】過電流または類似の状況から保護されるべ
き部品を含む回路で採用されるとき、デバイス５０中の
電流路は、入力端子３８から中心電極１６を経、ついで
導電性ポリマ層１８，２０の各々を経てそれぞれ上部お
よび下部出力端子４０，４２に至る。かくして、デバイ
ス５０は、実際上並列に接続された二つのＰＴＣデバイ
スである。この構造は、単一層のデバイスと比較して、
フートプリントを増すことなく電流路に対して実効断面
積を相当に増すという利点をもたらす。かくして、所与
のフートプリントに対して、従来よりも大きな保持電流
を達成し得る。
【００３３】本発明は、非常に小さなフートプリントを
もち、割合に高い保持電流を達成するＳＭＴデバイスと
して実施できる。
【００３４】以上本発明の好ましい具体例を説明した
が、本具体例ならびにその製造方法は単に例示であるこ
とが理解されよう。関連する技術に精通したものであれ
ばデバイスおよびその製造方法の変更および変形を思い
付くことができよう。この種の変更は、特許請求の範囲
に記述される本発明の技術思想内にあるものである。
【００３５】
【発明の効果】上述の構造は、単一層のデバイスと比較
して、フートプリントを増すことなく電流路に対して実
効断面積を相当に増すという利点をもたらす。所与のフ
ートプリントに対して、従来よりも大きな保持電流を達
成し得る。本発明は、非常に小さなフートプリントをも
ち、比較的高い保持電流を達成するＳＭＴデバイスとし
て実施できる。本発明は、非常に小さなフートプリント
をもち、割合に高い保持電流を達成するＳＭＴデバイス
として実施できる。
【図面の簡単な説明】
【図１】本発明の交番金属箔および導電性層の積層ウェ
ブの斜視図で、本発明の製造方法のステップが個々の積
層ユニットへの個別化の前に遂行されることを示す図で
ある。
【図２】図１に示されるウェブに形成される個々の積層
ユニットの一つの斜視図で、図１に例示されるプロセス
における一段階にあるユニットを示す図である。個々の
ユニットは、本発明に従う導電性ポリマＰＴＣデバイス
を製造する方法における諸段階を例示する目的で図示さ
れている。
【図３】図２デバイスの３−３線による断面図である。
【図４】本発明のプロセスにおける次のステップを示す
図２の斜視図に類似の斜視図である。
【図５】図４のデバイスの５−５線による断面図であ
る。
【図６】本発明のプロセスにおける次のステップを示す
図４の斜視図に類似の斜視図である。
【図７】図６のデバイスの７−７線による断面図であ
る。
【図８】本発明のプロセスにおける次のステップを示す
図６の斜視図に類似の斜視図である。
【図９】図８のデバイスの９−９線による断面図であ
る。
【図１０】本発明のプロセスにおける次のステップを示
す図８の斜視図に類似の斜視図である。
【図１１】図１０のデバイスの１１−１１線による断面
図である。
【図１２】本発明の好ましい具体例に従う完成された導
電性ポリマＰＴＣデバイスの断面図である。
【符号の説明】
１２ 上部箔層 １２Ａ 上部隔絶電極部分 １２Ｂ 上部主電極部分 １４ 下部箔層 １４Ａ 下部隔絶電極部分 １４Ｂ 下部主電極部分 １６ 中心箔層又は中心電極 １８ 第１導電性ポリマ層 ２０ 第２導電性ポリマ層 ２１ 孔 ２２ 半円筒状溝 ２３ 交番の横断方向刻み線２３ ２４ 上部隔絶ギャップ ２６ 下部隔絶ギャップ ２８ 上部隔絶障壁 ３０ 下部隔絶障壁 ３２ 上部未被覆領域 ３４ 下部未被覆領域 ３６ 第１メッキ層 ３８ 入力端子 ４０ 上部出力端子 ４２ 下部出力端子 １００ 積層ウェブ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 相互に電気的に隔絶された第１および第
    ２の上部電極部分と、 相互に電気的に隔絶された第１および第２の下部電極部
    分と、 中心電極と、 上部電極部分と中心電極との間に配された導電性ポリマ
    材料の第１のＰＴＣ層と、 下部電極部分と中心電極との間に配された導電性ポリマ
    材料の第２のＰＴＣ層とを具備する導電性ポリマＰＴＣ
    デバイス。
  2. 【請求項２】 前記第１上部電極部分と、前記第１下部
    電極部分と、前記中心電極を相互に電気的に接続する入
    力端子と、 前記第２上部電極部分上の第１の出力端子と、 前記第２下部電極部分上の第２の出力端子を具備する請
    求項１記載の導電性ポリマＰＴＣデバイス。
  3. 【請求項３】 前記入力端子に接続される第１の導電性
    リードと、 前記第１および前記第２出力端子に接続され、前記中心
    電極から電気的に隔絶される第２の導電性リードを具備
    する請求項２記載の導電性ポリマＰＴＣデバイス。
  4. 【請求項４】 前記第１および第２上部電極部分が第１
    のギャップにより相互に隔絶され、前記第１および第２
    下部電極部分が第２のギャップにより相互に隔絶される
    請求項１記載の導電性ポリマＰＴＣデバイス。
  5. 【請求項５】 前記第１および第２上部電極部分が第１
    のギャップにより相互に隔絶され、前記第１および第２
    下部電極部分が第２のギャップにより相互に隔絶される
    請求項２記載の導電性ポリマＰＴＣデバイス。
  6. 【請求項６】 前記出力端子と前記第１上部電極部分と
    の間において前記第２上部電極部分上に配された上部絶
    縁層と、 前記第２出力端子と前記第１下部電極部分との間におい
    て前記第２下部電極部分上に配された上部絶縁層を具備
    する請求項５記載の導電性ポリマＰＴＣデバイス。
  7. 【請求項７】 （ａ）上部、下部および中心金属箔電極
    層を含み、前記上部および中心電極層が導電性ポリマの
    第１ＰＴＣ層により分離され、前記中心および下部電極
    層が導電性ポリマの第２のＰＴＣ層により分離された積
    層体を提供し、（ｂ）前記各上部および下部電極層の電
    気的隔絶部分を前記上部および下部電極層の主部分から
    分離し、（ｃ）前記上部および下部電極層の隔絶部分を
    相互にかつ前記中心電極層に電気的に接続する入力端子
    を形成し、（ｄ）前記上部電極層の主部分上に上部出力
    端子を、前記下部電極層の主部分上に下部出力端子を形
    成し、（ｅ）前記上部および下部出力端子を電気的に接
    続する諸段階を含む多層導電性ポリマＰＴＣデバイスの
    製造方法。
  8. 【請求項８】 前記の上部および下部出力端子を相互に
    電気的に接続するステップが、前記中心電極層と前記上
    部および下部出力端子間の電気的隔絶を維持する請求項
    ７記載の多層導電性ポリマＰＴＣデバイスの製造方法。
  9. 【請求項９】 前記積層体が、前記上部および下部電極
    層の隔絶部分、中心電極層および前記第１および第２Ｐ
    ＴＣ層中を延びる溝を有する端部表面を具備し、前記の
    入力端子を形成するステップがチャンネル内に入力端子
    を形成するステップを含む請求項７記載の多層導電性ポ
    リマＰＴＣデバイスの製造方法。
  10. 【請求項１０】 前記の各上部および下部電極層の電気
    的隔絶部分を前記上部および下部電極層の主部分から分
    離するステップが、前記上部電極層に第１のギャップを
    形成し、前記下部電極層に第２のギャップを形成するこ
    とによって遂行される請求項７記載の多層導電性ポリマ
    ＰＴＣデバイスの製造方法。
  11. 【請求項１１】 前記方法が、前記の上部および下部出
    力端子を形成するステップの前に、前記上部電極層の主
    部上に上部隔絶障壁層を、前記下部電極の主部上に下部
    隔絶障壁層を形成する段階を含み、前記上部出力端子が
    前記上部隔絶障壁が形成されない上部電極層の一部上に
    形成され、かつ前記出力端子が前記下部隔絶障壁が形成
    されない前記下部電極層の一部上に形成されるように、
    前記上部および下部隔絶障壁層が寸法設定される請求項
    １０記載の多層導電性ポリマＰＴＣデバイスの製造方
    法。
  12. 【請求項１２】中心電極により分離される上部および下
    部導電性ポリマＰＴＣ層と、 前記上部および下部導電性ポリマＰＴＣ層と中心電極と
    に電気的接触下にある入力端子と、 前記上部導電性ポリマＰＴＣ層と電気的接触下にある上
    部出力端子と、 前記下部導電性ポリマＰＴＣ層と電気的接触下にある下
    部出力端子とを具備し、電流路が、デバイス中を、入力
    端子から中心電極を経、そして前記各上部および下部導
    電性ポリマＰＴＣ層を経て前記上部および下部出力端子
    にまでそれぞれ設定される多層導電性ポリマＰＴＣデバ
    イス。
  13. 【請求項１３】 前記入力端子が第１の上部電極部分を
    介して前記上部導電性ポリマＰＴＣ層と電気的に接触下
    にあり、第１の下部電極部分を介して前記下部導電性ポ
    リマＰＴＣ層と電気的接触下にあり、前記上部出力端子
    が、前記第１上部電極部分から電気的に隔絶された第２
    の上部電極部分を介して前記上部導電性ポリマＰＴＣ層
    と電気的接触下にあり、前記下部出力端子が、前記第１
    上部電極部分から電気的に隔絶された第２の下部電極部
    分を介して下部導電性ポリマＰＴＣ層と電気的接触下に
    ある請求項１２記載の多層導電性ポリマＰＴＣデバイ
    ス。
  14. 【請求項１４】 前記入力端子に接続される第１の導電
    性リードと、前記上部および下部出力端子に接続され前
    記中心電極から電気的に隔絶されている第２の導電性リ
    ードを含む請求項１２記載の多層導電性ポリマＰＴＣデ
    バイス。
  15. 【請求項１５】 前記入力端子に接続される第１の導電
    性リードと、前記上部および下部出力端子に接続され前
    記中心電極から電気的に隔絶されている第２の導電性リ
    ードを具備する請求項１３記載の多層導電性ポリマＰＴ
    Ｃデバイス。
  16. 【請求項１６】 前記第１および第２上部電極部分が第
    １のギャップにより相互に離間され、前記第１および第
    ２下部電極部分が第２のギャップにより相互に隔絶され
    ている請求項１３記載の多層導電性ポリマＰＴＣデバイ
    ス。
  17. 【請求項１７】 前記第１および第２上部電極部分が第
    １のギャップにより相互に離間され、前記第１および第
    ２下部電極部分が第２のギャップにより相互に隔絶され
    ている請求項１５記載の多層導電性ポリマＰＴＣデバイ
    ス。
  18. 【請求項１８】 前記上部出力端子と前記第１上部電極
    部分との間において前記第２上部電極部分上に配された
    上部絶縁層と、前記下部出力端子と前記第１下部電極部
    分との間において前記第２下部電極部分上に配された下
    部絶縁層を具備する請求項１３記載の多層導電性ポリマ
    ＰＴＣデバイス。
  19. 【請求項１９】 前記上部出力端子と前記第１上部電極
    部分との間において前記第２上部電極部分上に配された
    上部絶縁層と、 前記下部出力端子と前記第１下部電極部分との間におい
    て前記第２下部電極部分上に配された下部絶縁層を具備
    する請求項１５記載の多層導電性ポリマＰＴＣデバイ
    ス。
  20. 【請求項２０】 前記上部出力端子と前記第１上部電極
    部分との間において前記第２上部電極部分上に配された
    上部絶縁層と、 前記下部出力端子と前記第１下部電極部分との間におい
    て前記第２下部電極部分上に配された下部絶縁層を具備
    する請求項１６記載の多層導電性ポリマＰＴＣデバイ
    ス。
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