JPH11154731A - 金属間キャパシタのインプリメンテーション - Google Patents
金属間キャパシタのインプリメンテーションInfo
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- JPH11154731A JPH11154731A JP10274259A JP27425998A JPH11154731A JP H11154731 A JPH11154731 A JP H11154731A JP 10274259 A JP10274259 A JP 10274259A JP 27425998 A JP27425998 A JP 27425998A JP H11154731 A JPH11154731 A JP H11154731A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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Abstract
(57)【要約】
【課題】 電力供給を害するスイッチングノイズの影響
を受けない多層集積回路の金属間キャパシタ及びそのイ
ンプリメンテーションの方法を提供する。 【解決手段】 これは、Ｐ型基板から少なくとも５つの
メタライゼーションのレベルを含んでいる。本発明の方
法は、キャパシタの端のメタライゼーションレベルの部
分の一方の側に、基板と最後のメタライゼーションレベ
ルとは異なるバイアス可能なレベルの少なくとも１つの
部分を残させる段階と、少なくともキャパシタ上で且つ
基板の部分に、２つのバイアス可能部分をバイアスする
段階とからなる。また、本発明の金属間キャパシタは、
キャパシタの端部分の２つのレベルが、バイアス可能な
レベルの一部分によって、基板及び最後のメタライゼー
ションレベルから、それぞれ分離されている。
を受けない多層集積回路の金属間キャパシタ及びそのイ
ンプリメンテーションの方法を提供する。 【解決手段】 これは、Ｐ型基板から少なくとも５つの
メタライゼーションのレベルを含んでいる。本発明の方
法は、キャパシタの端のメタライゼーションレベルの部
分の一方の側に、基板と最後のメタライゼーションレベ
ルとは異なるバイアス可能なレベルの少なくとも１つの
部分を残させる段階と、少なくともキャパシタ上で且つ
基板の部分に、２つのバイアス可能部分をバイアスする
段階とからなる。また、本発明の金属間キャパシタは、
キャパシタの端部分の２つのレベルが、バイアス可能な
レベルの一部分によって、基板及び最後のメタライゼー
ションレベルから、それぞれ分離されている。
Description
【０００１】
【発明の属する技術分野】本発明は、多層集積回路のキ
ャパシタのインプリメンテーションに関する。本発明
は、より詳細にはデジタル部及びアナログ部を含むコン
パウンド集積回路に適する。
ャパシタのインプリメンテーションに関する。本発明
は、より詳細にはデジタル部及びアナログ部を含むコン
パウンド集積回路に適する。
【０００２】
【従来の技術】ＣＭＯＳ技術のコンパウンド集積回路に
おいて、ＭＯＳトランジスタは、それらが回路のアナロ
グ部か又はデジタル部のどちらかに属するかによって、
異なるブロックに通常分けられている。アナログブロッ
ク及びデジタルブロックは、通常、互いに分離して、即
ち集積回路の異なるリードを用いて供給される。
おいて、ＭＯＳトランジスタは、それらが回路のアナロ
グ部か又はデジタル部のどちらかに属するかによって、
異なるブロックに通常分けられている。アナログブロッ
ク及びデジタルブロックは、通常、互いに分離して、即
ち集積回路の異なるリードを用いて供給される。
【０００３】いくつかの金属層を有するＨＣＭＯＳ技術
において、キャパシタは、通常、低メタライゼーション
レベルとすぐ上のレベルとの間に作られる。キャパシタ
の表面の大きさを減少するために、キャパシタは、通
常、低金属層部分の一方の側で２つの対称なキャパシタ
の組立によって作られる。
において、キャパシタは、通常、低メタライゼーション
レベルとすぐ上のレベルとの間に作られる。キャパシタ
の表面の大きさを減少するために、キャパシタは、通
常、低金属層部分の一方の側で２つの対称なキャパシタ
の組立によって作られる。
【０００４】図１は、いくつかの金属層を有するＨＣＭ
ＯＳ技術におけるキャパシタの従来の実施形態を概略的
に表している。ＭＯＳトランジスタを形成したＰ型基板
１の上に、連続デポジションと、ポリシリコン層２及び
いくつかの金属層３及び４のエッチングとが提供され
る。第２のポリシリコン層が提供されている。各層は、
通常、シリコン酸化物からなる誘電体層によって２つの
隣接する層を分離している。
ＯＳ技術におけるキャパシタの従来の実施形態を概略的
に表している。ＭＯＳトランジスタを形成したＰ型基板
１の上に、連続デポジションと、ポリシリコン層２及び
いくつかの金属層３及び４のエッチングとが提供され
る。第２のポリシリコン層が提供されている。各層は、
通常、シリコン酸化物からなる誘電体層によって２つの
隣接する層を分離している。
【０００５】本発明において、「メタライゼーションレ
ベル」は、ポリシリコン層又は金属層で参照される。
ベル」は、ポリシリコン層又は金属層で参照される。
【０００６】図１において、キャパシタは、層３及び層
４と層２及び層３との間のそれぞれ２つの金属間キャパ
シタＣ１及びＣ２から形成される。キャパシタの第１の
端子６は、中間層３に接触するパッドから形成される。
キャパシタの第２の端子７は、層２及び層４に接続され
る接触パッドから形成され、従ってキャパシタＣ１及び
Ｃ２は並列となる。他のレベルは、通常、例えば、異な
る素子から正供給電位Ｖｄｄへの接続のトラックを形成
するために用いられる少なくとも１つの金属層５を、レ
ベル４の上に提供する。基板１は、電位Ｖｓｓとなり、
通常グランドである。
４と層２及び層３との間のそれぞれ２つの金属間キャパ
シタＣ１及びＣ２から形成される。キャパシタの第１の
端子６は、中間層３に接触するパッドから形成される。
キャパシタの第２の端子７は、層２及び層４に接続され
る接触パッドから形成され、従ってキャパシタＣ１及び
Ｃ２は並列となる。他のレベルは、通常、例えば、異な
る素子から正供給電位Ｖｄｄへの接続のトラックを形成
するために用いられる少なくとも１つの金属層５を、レ
ベル４の上に提供する。基板１は、電位Ｖｓｓとなり、
通常グランドである。
【０００７】層２と基板１との間に、及び端子６から層
３への接続のトラックと基板１との間に、迷容量Ｃｐ及
びＣ’ｐがそれぞれ提供される。同様に、層５のエッチ
パターン（又は他の上位メタライゼーションレベル）が
インプリメントされたキャパシタの上にこの層が提供さ
れるならば、迷容量（図示なし）は、層４と層５との間
に、及び端子６から層３への接続と層５との間に表され
る。
３への接続のトラックと基板１との間に、迷容量Ｃｐ及
びＣ’ｐがそれぞれ提供される。同様に、層５のエッチ
パターン（又は他の上位メタライゼーションレベル）が
インプリメントされたキャパシタの上にこの層が提供さ
れるならば、迷容量（図示なし）は、層４と層５との間
に、及び端子６から層３への接続と層５との間に表され
る。
【０００８】図２は、従って端子６及び７の間に作られ
たキャパシタＣの等価で概略的な電気ダイアグラムが表
されている。明確には、迷容量のみが、基板１の側で考
慮されることになる。
たキャパシタＣの等価で概略的な電気ダイアグラムが表
されている。明確には、迷容量のみが、基板１の側で考
慮されることになる。
【０００９】
【発明が解決しようとする課題】回路動作で生じる問題
は、キャパシタＣの充電がノイズクロッシング容量Ｃｐ
及びＣ’ｐによって害され又は充電されることである。
グランドを害し、キャパシタの上に基板１を介して通過
する回路のデジタル部分からのスイッチングノイズのた
めに、この問題は、コンパウンド回路の特別なクリティ
カルとなる。
は、キャパシタＣの充電がノイズクロッシング容量Ｃｐ
及びＣ’ｐによって害され又は充電されることである。
グランドを害し、キャパシタの上に基板１を介して通過
する回路のデジタル部分からのスイッチングノイズのた
めに、この問題は、コンパウンド回路の特別なクリティ
カルとなる。
【００１０】この問題の重要性は、キャパシタに対して
所望される信号対ノイズ比と、従ってこのキャパシタの
充電レベルの重要性とに依存する。キャパシタによって
格納された充電レベルが低下し、スイッチングノイズの
影響が大きくなる。
所望される信号対ノイズ比と、従ってこのキャパシタの
充電レベルの重要性とに依存する。キャパシタによって
格納された充電レベルが低下し、スイッチングノイズの
影響が大きくなる。
【００１１】本発明は、サンプリングの蓄電キャパシタ
を必要とする称呼「自動零点規正」比較器を用いるアナ
ログ−デジタルコンバータの例となる用途に関する。
を必要とする称呼「自動零点規正」比較器を用いるアナ
ログ−デジタルコンバータの例となる用途に関する。
【００１２】このようなコンバータにおいて、最小定量
化可能な素子は、リファレンス電圧の値と、コンバータ
のビット数との機能である。例えば、１．５ボルトのオ
ーダのリファレンス電圧について、最小定量化可能な素
子は、８ビットコンバータの場合、６〜７ミリボルトの
オーダになる。蓄電容量によって導かれたノイズは、供
給電圧から、及び従ってリファレンス電圧から実質的に
独立している。従って、最小定量化可能な素子の値の減
少は信号対ノイズ比を変更し、一方で、集積回路の縮小
化が消費電力を減少するために供給電圧を減少すること
につながる。
化可能な素子は、リファレンス電圧の値と、コンバータ
のビット数との機能である。例えば、１．５ボルトのオ
ーダのリファレンス電圧について、最小定量化可能な素
子は、８ビットコンバータの場合、６〜７ミリボルトの
オーダになる。蓄電容量によって導かれたノイズは、供
給電圧から、及び従ってリファレンス電圧から実質的に
独立している。従って、最小定量化可能な素子の値の減
少は信号対ノイズ比を変更し、一方で、集積回路の縮小
化が消費電力を減少するために供給電圧を減少すること
につながる。
【００１３】同じ問題が、どのような金属間蓄電キャパ
シタにも生じ、その充電レベルがスイッチングノイズに
対して無視できないことに注目すべきである。
シタにも生じ、その充電レベルがスイッチングノイズに
対して無視できないことに注目すべきである。
【００１４】本発明は、集積回路の電力供給器をポリュ
ートできるスイッチングノイズから独立した金属間蓄電
キャパシタを作ることを目的とする。
ートできるスイッチングノイズから独立した金属間蓄電
キャパシタを作ることを目的とする。
【００１５】より詳細には、本発明は、多層集積回路の
金属間キャパシタのインプリメントの新しい方法を提供
することを目的とする。
金属間キャパシタのインプリメントの新しい方法を提供
することを目的とする。
【００１６】
【課題を解決するための手段】本発明の特徴は、金属間
キャパシタの端メタライゼーションレベルの一方の側
に、そして回路の各メタライゼーションレベルの前に、
バイアス可能な層の２つの部分を残存させるようにす
る。従って、本発明によれば、バイアス可能な層の少な
くとも一部分が、基板と、キャパシタのメタライゼーシ
ョンの第１の端レベルの一部分との間に提供される。パ
イルの他方の端において、バイアス可能な層の少なくと
も一部分が、キャパシタのメタライゼーションの第２の
端レベルの部分と、通常、回路供給トラックを形成した
金属層との間に提供される。
キャパシタの端メタライゼーションレベルの一方の側
に、そして回路の各メタライゼーションレベルの前に、
バイアス可能な層の２つの部分を残存させるようにす
る。従って、本発明によれば、バイアス可能な層の少な
くとも一部分が、基板と、キャパシタのメタライゼーシ
ョンの第１の端レベルの一部分との間に提供される。パ
イルの他方の端において、バイアス可能な層の少なくと
も一部分が、キャパシタのメタライゼーションの第２の
端レベルの部分と、通常、回路供給トラックを形成した
金属層との間に提供される。
【００１７】本発明の他の特徴は、バイアス可能な層の
両方の部分が集積回路グランドに接続されていることで
ある。従って、本発明は、回路の厚み内に、金属間キャ
パシタの一方の側に２つの冷却領域を介在する。
両方の部分が集積回路グランドに接続されていることで
ある。従って、本発明は、回路の厚み内に、金属間キャ
パシタの一方の側に２つの冷却領域を介在する。
【００１８】より詳細には、本発明は、多層集積回路の
金属間キャパシタのインプリメンテーションの方法を提
供しており、該回路は、Ｐ型基板から少なくとも５つの
メタライゼーションのレベルを含んでおり、この方法
は、キャパシタの端のメタライゼーションレベルの一方
の側の部分に、基板と最後のメタライゼーションレベル
とは異なるバイアス可能なレベルの少なくとも１つの部
分を残存させる段階と、少なくともキャパシタ上で、基
板の電位に２つのバイアス可能部分をバイアスする段階
とを含む。
金属間キャパシタのインプリメンテーションの方法を提
供しており、該回路は、Ｐ型基板から少なくとも５つの
メタライゼーションのレベルを含んでおり、この方法
は、キャパシタの端のメタライゼーションレベルの一方
の側の部分に、基板と最後のメタライゼーションレベル
とは異なるバイアス可能なレベルの少なくとも１つの部
分を残存させる段階と、少なくともキャパシタ上で、基
板の電位に２つのバイアス可能部分をバイアスする段階
とを含む。
【００１９】本発明の一実施形態によれば、キャパシタ
は３つのメタライゼーションレベルから形成されてお
り、該キャパシタの第１の端子は中間レベルに接触する
ように形成されており、第２の端子はキャパシタの端レ
ベルに共通に接触するように形成されている。
は３つのメタライゼーションレベルから形成されてお
り、該キャパシタの第１の端子は中間レベルに接触する
ように形成されており、第２の端子はキャパシタの端レ
ベルに共通に接触するように形成されている。
【００２０】本発明は、また、Ｐ型基板から少なくとも
５つのメタライゼーションレベルを含んでおり、キャパ
シタの端部分を規定する２つのレベルが、バイアス可能
なレベルの一部分によって、基板と最後のメタライゼー
ションレベルとからそれぞれ分離されている、多層集積
回路をインプリメントした金属間キャパシタを含む。
５つのメタライゼーションレベルを含んでおり、キャパ
シタの端部分を規定する２つのレベルが、バイアス可能
なレベルの一部分によって、基板と最後のメタライゼー
ションレベルとからそれぞれ分離されている、多層集積
回路をインプリメントした金属間キャパシタを含む。
【００２１】本発明の一実施形態によれば、各バイアス
可能部分は、基板電位に接続されている。
可能部分は、基板電位に接続されている。
【００２２】本発明の一実施形態によれば、コンパウン
ド集積回路内のインプリメントに適しており、バイアス
可能な部分は、該集積回路のアナロググランドに直接接
続されている。
ド集積回路内のインプリメントに適しており、バイアス
可能な部分は、該集積回路のアナロググランドに直接接
続されている。
【００２３】本発明の一実施形態によれば、第１、第２
及び第３の金属層の間に１つのポリシリコン層及び５つ
の金属層を含むＨＣＭＯＳ技術の回路内に、キャパシタ
がインプリメントされている。
及び第３の金属層の間に１つのポリシリコン層及び５つ
の金属層を含むＨＣＭＯＳ技術の回路内に、キャパシタ
がインプリメントされている。
【００２４】
【発明の実施の形態】本発明の前述した目的、特徴及び
効果は、添付図面に関する限定しない特別の実施形態
を、以下に詳細に説明していく。
効果は、添付図面に関する限定しない特別の実施形態
を、以下に詳細に説明していく。
【００２５】明確には、本発明の理解に必要な素子のみ
が、図面に表されており、以下に説明されている。
が、図面に表されており、以下に説明されている。
【００２６】図３は、本発明による金属間キャパシタの
一実施形態を表している。
一実施形態を表している。
【００２７】図３に表された実施形態は、メタライゼー
ションの６つのレベル、即ち基板２１から、１つのポリ
シリコン層２２と５つの金属層２３、２４、２５、２６
及び２７とを含む技術でインプリメントされている。こ
のような技術において、本発明による金属間キャパシタ
は、第１、第２及び第３の金属層２３、２４及び２５の
間に形成される。前述したように、キャパシタの表面の
大きさを最小にするために、キャパシタＣ１及びＣ２は
並列に係合されており、キャパシタの第１の端子６は層
２４に接触して規定されており、第２の端子７は層２３
及び２５に共通に接触して規定されている。
ションの６つのレベル、即ち基板２１から、１つのポリ
シリコン層２２と５つの金属層２３、２４、２５、２６
及び２７とを含む技術でインプリメントされている。こ
のような技術において、本発明による金属間キャパシタ
は、第１、第２及び第３の金属層２３、２４及び２５の
間に形成される。前述したように、キャパシタの表面の
大きさを最小にするために、キャパシタＣ１及びＣ２は
並列に係合されており、キャパシタの第１の端子６は層
２４に接触して規定されており、第２の端子７は層２３
及び２５に共通に接触して規定されている。
【００２８】上部金属層２７は、例えば、集積回路素子
の正供給トラックが作られた層である。
の正供給トラックが作られた層である。
【００２９】本発明によれば、金属間キャパシタ上の基
板２１及び層２３の間に提供されたメタライゼーション
レベルの部分（ここでは、ポリシリコン層２２）は、電
位Ｖｓｓ、即ちグランドにバイアスされる。同時に、第
４の金属層２６は、キャパシタの上部で少なくともその
部分で、電位Ｖｓｓにバイアスされる。
板２１及び層２３の間に提供されたメタライゼーション
レベルの部分（ここでは、ポリシリコン層２２）は、電
位Ｖｓｓ、即ちグランドにバイアスされる。同時に、第
４の金属層２６は、キャパシタの上部で少なくともその
部分で、電位Ｖｓｓにバイアスされる。
【００３０】グランドへのポリシリコン層２２の接続
は、キャパシタへの基板２１を通過するスイッチングノ
イズの干渉を妨げる。
は、キャパシタへの基板２１を通過するスイッチングノ
イズの干渉を妨げる。
【００３１】グランドへの第４の金属層２６の接続は、
Ｖｄｄにバイアスされた層２７から、従って正スイッチ
ングピークから、キャパシタを保護する。
Ｖｄｄにバイアスされた層２７から、従って正スイッチ
ングピークから、キャパシタを保護する。
【００３２】好ましくは、層２２及び層２６のバイアシ
ングは、デジタル部のグランドよりもスイッチングノイ
ズによって害され且つ影響を及ぼされることがずっと少
ない集積回路のアナログ部のグランドによって行われ
る。
ングは、デジタル部のグランドよりもスイッチングノイ
ズによって害され且つ影響を及ぼされることがずっと少
ない集積回路のアナログ部のグランドによって行われ
る。
【００３３】本発明の利点は、金属間キャパシタが、基
板と、供給が行われる上部メタライゼーション層との異
なる２つのレベルの間に囲まれることである。グランド
へのこれら２つのレベルをバイアスすることによって、
キャパシタは２つの冷却領域の間に囲まれることにな
り、基板２１及び第１のメタライゼーションレベルの間
と、最後のメタライゼーションレベル２７及び最後から
２番目のメタライゼーションレベル２６の間との迷容量
からそれを絶縁する。
板と、供給が行われる上部メタライゼーション層との異
なる２つのレベルの間に囲まれることである。グランド
へのこれら２つのレベルをバイアスすることによって、
キャパシタは２つの冷却領域の間に囲まれることにな
り、基板２１及び第１のメタライゼーションレベルの間
と、最後のメタライゼーションレベル２７及び最後から
２番目のメタライゼーションレベル２６の間との迷容量
からそれを絶縁する。
【００３４】実際に、層２２がパッドによってグランド
に直接接続されるために、負荷が空にされ、層２２と層
２３との間に結合されない。更に、端子６への層２４の
接続と基板２１との間の迷容量（Ｃ’ｐ、図１）が削減
され且つ除去される。
に直接接続されるために、負荷が空にされ、層２２と層
２３との間に結合されない。更に、端子６への層２４の
接続と基板２１との間の迷容量（Ｃ’ｐ、図１）が削減
され且つ除去される。
【００３５】正供給側において、パッドを用いてグラン
ドへの層２６の直接接続は、この接続が層２６及び層２
７の間の迷容量を介する間接的な接続よりも低いインピ
ーダンスを表すことに効果がある。従って、迷容量が同
じ振幅のオーダであるけれども、層２６によってもたら
されたグランドはノイズを含まない。特別な例として、
迷金属間容量の振幅のオーダは、２０〜１００フェムト
ファラッドのオーダであり、グランドへの接続の線のイ
ンピーダンスは数オームのオーダである。従って、通
常、数十ＭＨｚのオーダであるアナログ−デジタルコン
バータの動作周波数について、グランドへの接続の線の
インピーダンスは、迷容量のそれに対して完全に無視で
きるものである。
ドへの層２６の直接接続は、この接続が層２６及び層２
７の間の迷容量を介する間接的な接続よりも低いインピ
ーダンスを表すことに効果がある。従って、迷容量が同
じ振幅のオーダであるけれども、層２６によってもたら
されたグランドはノイズを含まない。特別な例として、
迷金属間容量の振幅のオーダは、２０〜１００フェムト
ファラッドのオーダであり、グランドへの接続の線のイ
ンピーダンスは数オームのオーダである。従って、通
常、数十ＭＨｚのオーダであるアナログ−デジタルコン
バータの動作周波数について、グランドへの接続の線の
インピーダンスは、迷容量のそれに対して完全に無視で
きるものである。
【００３６】本発明は、１つのポリシリコン層及び４つ
の金属層を含む技術において、金属間キャパシタのイン
プリメンテーションに適合することに注目すべきであ
る。この場合、キャパシタは、しかしながら、基板と、
正供給器を受け入れる最後の金属層との異なる２つのグ
ランドレベルを有するこのキャパシタをフレーム化する
ためにのみ２つのメタライゼーションレベルの間で作ら
れる。同時に、本発明は、５つ以上の金属層を含む回路
に適する。
の金属層を含む技術において、金属間キャパシタのイン
プリメンテーションに適合することに注目すべきであ
る。この場合、キャパシタは、しかしながら、基板と、
正供給器を受け入れる最後の金属層との異なる２つのグ
ランドレベルを有するこのキャパシタをフレーム化する
ためにのみ２つのメタライゼーションレベルの間で作ら
れる。同時に、本発明は、５つ以上の金属層を含む回路
に適する。
【００３７】もちろん、本発明は、当業者によれば容易
にできるであろう種々の変更、修正及び改善をすること
ができる。特に、前述した説明の中でアナログ−デジタ
ルコンバータに適したキャパシタに作られるけれども、
本発明は、キャパシタが電荷転送に用いられ、且つ信号
対ノイズ比を改善することが所望されるいずれかの用途
に用いることができる。
にできるであろう種々の変更、修正及び改善をすること
ができる。特に、前述した説明の中でアナログ−デジタ
ルコンバータに適したキャパシタに作られるけれども、
本発明は、キャパシタが電荷転送に用いられ、且つ信号
対ノイズ比を改善することが所望されるいずれかの用途
に用いることができる。
【００３８】このよな変更、修正及び改善はこの開示の
部分でしようとするものであり、本発明の技術的思想及
び見地の中でしようとするものである。従って、前述の
説明は、例としてのみであり、限定しようとするもので
はない。本発明は、特許請求の範囲及びそれらの均等物
に規定されたものにのみ限定される。
部分でしようとするものであり、本発明の技術的思想及
び見地の中でしようとするものである。従って、前述の
説明は、例としてのみであり、限定しようとするもので
はない。本発明は、特許請求の範囲及びそれらの均等物
に規定されたものにのみ限定される。
【図１】従来の金属間キャパシタの構成図である。
【図２】図１の構成図の等価回路図である。
【図３】本発明による金属間キャパシタの構成図であ
る。
る。
１、２１ 基板、Ｐ型基板 ２ ポリシリコン層 ３、４ 金属層 ６ キャパシタの第１の端子 ７ キャパシタの第２の端子 ２７ 最後のメタライゼーションレベル ２２、２６ バイアス可能なレベル ２３、２５ 端メタライゼーションレベル ２４ 中間メタライゼーションレベル
Claims (6)
- 【請求項１】 多層集積回路の金属間キャパシタ（Ｃ）
のインプリメンテーションの方法において、 Ｐ型基板（２１）から少なくとも５つのメタライゼーシ
ョンのレベルを含んでおり、 前記キャパシタの端メタライゼーションレベルの部分の
一方の側に、前記基板と最後のメタライゼーションレベ
ル（２７）とは異なる、少なくとも１つの部分のバイア
ス可能なレベル（２２、２６）を残存させる段階と、 少なくともキャパシタ上で、前記基板（２１）の電位に
２つのバイアス可能な部分をバイアスする段階とからな
ることを特徴とする方法。 - 【請求項２】 前記キャパシタ（Ｃ１、Ｃ２）が３つの
メタライゼーションレベル（２３、２４、２５）から形
成されており、該キャパシタの第１の端子（６）は中間
レベル（２４）に接触するように形成されており、第２
の端子（７）は前記キャパシタの端レベル（２３、２
５）に共通に接触することによって形成されていること
を特徴とする請求項１に記載の方法。 - 【請求項３】 多層集積回路をインプリメントした金属
間キャパシタにおいて、 Ｐ型基板（２１）から少なくとも５つのメタライゼーシ
ョンレベルを含んでおり、 前記キャパシタの端部分を規定する前記２つのレベル
（２３、２５）は、バイアス可能なレベル（２２、２
６）の一部分によって、前記基板（２１）及び最後のメ
タライゼーションレベル（２７）からそれぞれ分離され
ていることを特徴とする金属間キャパシタ。 - 【請求項４】 各バイアス可能部分（２２、２６）は、
前記基板電位に接続されることを特徴とする請求項３に
記載のキャパシタ。 - 【請求項５】 コンパウンド集積回路内にインプリメン
トされており、前記バイアス可能な部分（２２、２６）
は、該集積回路のアナロググランドに直接接続されてい
ることを特徴とする請求項３又は４に記載のキャパシ
タ。 - 【請求項６】 前記第１、第２及び第３の金属層（２
３、２４、２５）の間に、１つのポリシリコン層（２
２）及び５つの金属層を含むＨＣＭＯＳ技術の回路内に
インプリメントされていることを特徴とする請求項３か
ら５のいずれか１項に記載のキャパシタ。
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|---|---|---|---|
| FR9711966A FR2768852B1 (fr) | 1997-09-22 | 1997-09-22 | Realisation d'un condensateur intermetallique |
| FR9711966 | 1997-09-22 |
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|---|---|
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Family Applications (1)
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|---|---|
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| EP (1) | EP0903783B1 (ja) |
| JP (1) | JP3518798B2 (ja) |
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| FR (1) | FR2768852B1 (ja) |
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|---|---|---|---|---|
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-
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- 1998-09-14 US US09/152,854 patent/US6111742A/en not_active Expired - Lifetime
- 1998-09-18 EP EP98410105A patent/EP0903783B1/fr not_active Expired - Lifetime
- 1998-09-18 DE DE69831202T patent/DE69831202T2/de not_active Expired - Lifetime
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