JPH01297839A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01297839A JPH01297839A JP63128780A JP12878088A JPH01297839A JP H01297839 A JPH01297839 A JP H01297839A JP 63128780 A JP63128780 A JP 63128780A JP 12878088 A JP12878088 A JP 12878088A JP H01297839 A JPH01297839 A JP H01297839A
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- JP
- Japan
- Prior art keywords
- potential
- conductive layer
- analog
- signal line
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H10W20/495—
-
- H10W20/01—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H10W20/427—
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、ディジタル回路とアナログ回路とが混在した
半導体装置に関するものである。
半導体装置に関するものである。
（従来の技術）
ディジタル回路とアナログ回路とが混在する場合に、第
５図に示されるように、ｐ型半導体基板２１上にｎ型不
純物層から成りディジタル動作をするディジタル信号線
２２と、金属層から成りアナログ電位のアナログ信号線
２３とが絶縁膜２４を介して上下に重なり合うことがあ
る。この場合の等価回路は第６図のようであり、ディジ
タル信号線２２とアナログ信号線２３とは寄生容量２６
によって直接結合されることになる。
５図に示されるように、ｐ型半導体基板２１上にｎ型不
純物層から成りディジタル動作をするディジタル信号線
２２と、金属層から成りアナログ電位のアナログ信号線
２３とが絶縁膜２４を介して上下に重なり合うことがあ
る。この場合の等価回路は第６図のようであり、ディジ
タル信号線２２とアナログ信号線２３とは寄生容量２６
によって直接結合されることになる。
（発明が解決しようとする課題）
従ってディジタル信号線２２の電位が変化すると、寄生
容量２６を介してアナログ信号線２３のアナログ電位が
この変化に追従するという問題が □あった。このよう
な問題を解決するために、ディジタル信号線２２とアナ
ログ信号線２３とを上下に重なり合わないようにレイア
ウトする方法があるが、信号線の配線長が長くなり、レ
イアウト面積が大きくなって装置の小型化が図れないと
いう問題があった。また、このような問題は、アナログ
回路のみが存在し、アナログ信号線が上下に重なり合う
場合にも同様に起こるものである。
容量２６を介してアナログ信号線２３のアナログ電位が
この変化に追従するという問題が □あった。このよう
な問題を解決するために、ディジタル信号線２２とアナ
ログ信号線２３とを上下に重なり合わないようにレイア
ウトする方法があるが、信号線の配線長が長くなり、レ
イアウト面積が大きくなって装置の小型化が図れないと
いう問題があった。また、このような問題は、アナログ
回路のみが存在し、アナログ信号線が上下に重なり合う
場合にも同様に起こるものである。
本発明は上記事情に鑑み、ディジタル信号線とアナログ
信号線、又はアナログ信号線同士が上下に重なり合って
も信号線間の相互干渉が防止され、アナログ電位が一方
の信号の電位変化に影響されないように保護される半導
体装置を提供することを目的とする。
信号線、又はアナログ信号線同士が上下に重なり合って
も信号線間の相互干渉が防止され、アナログ電位が一方
の信号の電位変化に影響されないように保護される半導
体装置を提供することを目的とする。
（課題を解決するための手段）
上記目的は、半導体基板上に形成されアナログ信号又は
ディジタル信号を伝える第１の導電層と、その第１の導
電層の上方もしくは下方に絶縁膜を介して重なり合うよ
うに形成されアナログ信号を伝える第２の導電層と、前
記第１の導電層と前記第２の導電層との間にそれぞれ絶
縁膜を介して形成されると共に電位を固定された第３の
導電層とを備えたことを特徴とする半導体装置によって
達成される。
ディジタル信号を伝える第１の導電層と、その第１の導
電層の上方もしくは下方に絶縁膜を介して重なり合うよ
うに形成されアナログ信号を伝える第２の導電層と、前
記第１の導電層と前記第２の導電層との間にそれぞれ絶
縁膜を介して形成されると共に電位を固定された第３の
導電層とを備えたことを特徴とする半導体装置によって
達成される。
（作 用）
第１の導電層と第２の導電層との間の第３の導電層の電
位が固定されているため、第１の導電層と第２の導電層
とが相互に他方の導電層の電位の変化の影響を受けるこ
とがない。これにより、第２の導電層のアナログ電位、
あるいは第１及び第２の導電層のアナログ電位が保護さ
れる。
位が固定されているため、第１の導電層と第２の導電層
とが相互に他方の導電層の電位の変化の影響を受けるこ
とがない。これにより、第２の導電層のアナログ電位、
あるいは第１及び第２の導電層のアナログ電位が保護さ
れる。
（実施例）
本発明の一実施例について、その断面を表わした第１図
を参照して説明する。ｐ型半導体基板１の上面に、ｎ型
不純物層から成る第１の導電層としてのディジタル信号
線２が形成されている。その上部に、絶縁膜４を介して
重なり合うように金属層から成る第２の導電層としての
アナログ信号線３が形成されている。このディジタル信
号線２とアナログ信号線３との間に、金属層から成る第
３の導電層としての極板５が設けられている。この場合
の等価回路は第２図のようである。ディジタル信号線２
と極板５との間、及びアナログ信号線３と極板５との間
にそれぞれ寄生容量６が存在する。しかし極板５が接地
されているため、ディジタル信号線２とアナログ信号線
３とが相互に一方の電位変化の影響を受けることがない
。これによりディジタル信号線２とアナログ信号線３と
を上下に重なり合うように配線しても、ディジタル信号
線２の電位変化にアナログ信号線３の電位が追従するこ
とがない。
を参照して説明する。ｐ型半導体基板１の上面に、ｎ型
不純物層から成る第１の導電層としてのディジタル信号
線２が形成されている。その上部に、絶縁膜４を介して
重なり合うように金属層から成る第２の導電層としての
アナログ信号線３が形成されている。このディジタル信
号線２とアナログ信号線３との間に、金属層から成る第
３の導電層としての極板５が設けられている。この場合
の等価回路は第２図のようである。ディジタル信号線２
と極板５との間、及びアナログ信号線３と極板５との間
にそれぞれ寄生容量６が存在する。しかし極板５が接地
されているため、ディジタル信号線２とアナログ信号線
３とが相互に一方の電位変化の影響を受けることがない
。これによりディジタル信号線２とアナログ信号線３と
を上下に重なり合うように配線しても、ディジタル信号
線２の電位変化にアナログ信号線３の電位が追従するこ
とがない。
次に本発明の他の実施例について、その断面を示す第３
図を用いて説明する。第１図に示した一実施例と比較し
、ｎ型不純物層から成るディジタル信号線２が、金属層
から成るディジタル信号線１２に置き換わった点が異な
る。この場合も同様に、ディジタル信号線１２とアナロ
グ信号線１３との間に設けられた極板が接地されて電位
が固定されているため、それぞれの信号線の電位変化に
伴う相互干渉が抑えられて、アナログ信号線３の電位が
保護される。
図を用いて説明する。第１図に示した一実施例と比較し
、ｎ型不純物層から成るディジタル信号線２が、金属層
から成るディジタル信号線１２に置き換わった点が異な
る。この場合も同様に、ディジタル信号線１２とアナロ
グ信号線１３との間に設けられた極板が接地されて電位
が固定されているため、それぞれの信号線の電位変化に
伴う相互干渉が抑えられて、アナログ信号線３の電位が
保護される。
以下、本発明が適用される具体的な回路の一例を挙げて
その概略について説明する。これは、あるアナログ入力
電位Ｖ の比較電位ｖＲＥＦに対ＴＮ する大小を比較判定する比較器であってＡ／Ｄコンバー
タ等に使用されるものであり、第４図にその回路図を示
す。
その概略について説明する。これは、あるアナログ入力
電位Ｖ の比較電位ｖＲＥＦに対ＴＮ する大小を比較判定する比較器であってＡ／Ｄコンバー
タ等に使用されるものであり、第４図にその回路図を示
す。
この比較器は、微小な電位差を識別できるように増幅用
インバータ５４〜５６の入力を動作点電位■ｔｈｅに設
定するための伝送ゲート４２〜４７を有している。まず
伝送ゲート４２〜４７を導通させることによって増幅用
インバータ５４〜５６の入力を全て動作点電位Ｖｔｈｅ
にする。同時に伝送ゲート３８〜４１を導通させてアナ
ログ入力電位■４□、を端子３２に印加し、アナログ人
力電位ｖＡＩＮと増幅用インバータ５４の動作点電位Ｖ
ｔｈｏとの電位差によりコンデンサ５７にある電気量を
充電させる。
インバータ５４〜５６の入力を動作点電位■ｔｈｅに設
定するための伝送ゲート４２〜４７を有している。まず
伝送ゲート４２〜４７を導通させることによって増幅用
インバータ５４〜５６の入力を全て動作点電位Ｖｔｈｅ
にする。同時に伝送ゲート３８〜４１を導通させてアナ
ログ入力電位■４□、を端子３２に印加し、アナログ人
力電位ｖＡＩＮと増幅用インバータ５４の動作点電位Ｖ
ｔｈｏとの電位差によりコンデンサ５７にある電気量を
充電させる。
次に伝送ゲート３８．３９を非導通にしてノード■を浮
かせ、伝送ゲート４２〜４７を非導通にして増幅用イン
バータ５４〜５６を動作可能状態とする。この時コンデ
ンサ５７に充電される電気量Ｑはコンデンサ５７の容量
をＣとすると、Ｑ＝Ｃ（ＶＡ、Ｎ−ｖｌｈｏ）
−（１）となる。
かせ、伝送ゲート４２〜４７を非導通にして増幅用イン
バータ５４〜５６を動作可能状態とする。この時コンデ
ンサ５７に充電される電気量Ｑはコンデンサ５７の容量
をＣとすると、Ｑ＝Ｃ（ＶＡ、Ｎ−ｖｌｈｏ）
−（１）となる。
次に伝送ゲート４０．４１を導通させて、端子３６に比
較電位ＶＲＥＰを印加する。これによりノードｌ及びノ
ードＡの電位が変化する。この時のノードＡの電位を■
とすると、コンデンサ５７に充電される電気量Ｑは Ｑ＝Ｃ（ＶＲ，Ｐ−Ｖ、 ） −（２）と
なる。ここで（１）、 （２）式のＱの値は等しいと
すると、 ノードＡの電位Ｖ は ｖ＝（ｖ −ｖ ）十ｖ ・・・（３）
ｘ ＲＥＰ ＡＩＮ ｔｈｅと表わさ
れ、比較電位Ｖ１？。、とアナログ入力電位ｖＡＩＮと
の大小により増幅インバータ５４の出力が決定される。
較電位ＶＲＥＰを印加する。これによりノードｌ及びノ
ードＡの電位が変化する。この時のノードＡの電位を■
とすると、コンデンサ５７に充電される電気量Ｑは Ｑ＝Ｃ（ＶＲ，Ｐ−Ｖ、 ） −（２）と
なる。ここで（１）、 （２）式のＱの値は等しいと
すると、 ノードＡの電位Ｖ は ｖ＝（ｖ −ｖ ）十ｖ ・・・（３）
ｘ ＲＥＰ ＡＩＮ ｔｈｅと表わさ
れ、比較電位Ｖ１？。、とアナログ入力電位ｖＡＩＮと
の大小により増幅インバータ５４の出力が決定される。
同様のことが増幅用インバータ５５．５６にも当てはま
り、このようにしてアナログ入力電位■ と比較電位
ＶＲＥＰとの比較がＡＩＮ 可能となる。
り、このようにしてアナログ入力電位■ と比較電位
ＶＲＥＰとの比較がＡＩＮ 可能となる。
以上の回路において、小型化を図るために伝送ゲート４
２〜４７を開閉する信号線Ｇ、 ＨとノードＡとを半導
体チップ上で上下に交差させた場合、寄生容量６１，６
２で両者が結合されることとなる。ノードＧ、Ｈはディ
ジタル動作をし、ノードＡはアナログ電位を扱う。この
ため増幅用インバータ５４〜５６の動作点電位ＶＬｈｏ
設定終了段階において伝送ゲート４２〜４７を閉じる時
に、ノードＧ、Ｈの電位変化がノードＡのアナログ電位
に影響を与え、正しい動作点電位ｖｔｈｅの設定を妨げ
ることになる。
２〜４７を開閉する信号線Ｇ、 ＨとノードＡとを半導
体チップ上で上下に交差させた場合、寄生容量６１，６
２で両者が結合されることとなる。ノードＧ、Ｈはディ
ジタル動作をし、ノードＡはアナログ電位を扱う。この
ため増幅用インバータ５４〜５６の動作点電位ＶＬｈｏ
設定終了段階において伝送ゲート４２〜４７を閉じる時
に、ノードＧ、Ｈの電位変化がノードＡのアナログ電位
に影響を与え、正しい動作点電位ｖｔｈｅの設定を妨げ
ることになる。
ここでノードＡを動作点電位Ｖｔｈｅに設定しようとし
たところ、寄生容量６１．６２の影響によって実際には
Ｖｔｈｅ＋ΔＶという電位に設定されれたとする。この
場合にコンデンサ５７に充電される電気量Ｑ′は Ｑ ’ ＝Ｃ（Ｖ ＡＩＮ Ｖ工り。−ΔＶ） ・
・・（４）となり、比較動作後のノードＡの電位Ｖ は
■ ＝（ＶＲＥＦ−ＶＡＩＮ十ΔＶ）＋Ｖ、ｌ、。
たところ、寄生容量６１．６２の影響によって実際には
Ｖｔｈｅ＋ΔＶという電位に設定されれたとする。この
場合にコンデンサ５７に充電される電気量Ｑ′は Ｑ ’ ＝Ｃ（Ｖ ＡＩＮ Ｖ工り。−ΔＶ） ・
・・（４）となり、比較動作後のノードＡの電位Ｖ は
■ ＝（ＶＲＥＦ−ＶＡＩＮ十ΔＶ）＋Ｖ、ｌ、。
・・・（５）
となる。従って比較電位ＶＲＥＰとアナログ入力電位Ｖ
との比較ではなく、比較電位ＶＲＥＰ＋ＩＮ ΔＶと入力電位ＶＡＩＮとの比較をしていることになり
、正確な比較判定を行うことができない。
との比較ではなく、比較電位ＶＲＥＰ＋ＩＮ ΔＶと入力電位ＶＡＩＮとの比較をしていることになり
、正確な比較判定を行うことができない。
このようなアナログ電位の誤変動を抑えるために本発明
を適用することは、極めて有用である。
を適用することは、極めて有用である。
即ち、ノードＡとＧとの間、及びノードＡとＨとの間に
それぞれ電位を固定した第１図の極板５に相当するもの
を設けることにより、ノードＡのアナログ電位を保護す
ることができる。
それぞれ電位を固定した第１図の極板５に相当するもの
を設けることにより、ノードＡのアナログ電位を保護す
ることができる。
本実施例で示した構成は一例であり、本発明を限定する
ものではない。例えば、本実施例ではアナログ信号線と
ディジタル信号線との組合せとなっているが、共にアナ
ログ信号線が上下に重なり合う場合にも同様に本発明を
適用することができる。この場合には一方のアナログ信
号線の電位変化の影響を他方のアナログ信号線の電位が
受けることがなく、共にアナログ電位が保護される。ま
た第３の導電層の電位を接地電位としているが、信号線
の電位変化の影響を受けない固定電位であればどのよう
な電位であってもよい。さらに信号線が上下に三段以上
型なり合うような場合には、それぞれの信号線の間に電
位を固定した導電層を形成することによって、同様に本
発明を適用することが可能である。
ものではない。例えば、本実施例ではアナログ信号線と
ディジタル信号線との組合せとなっているが、共にアナ
ログ信号線が上下に重なり合う場合にも同様に本発明を
適用することができる。この場合には一方のアナログ信
号線の電位変化の影響を他方のアナログ信号線の電位が
受けることがなく、共にアナログ電位が保護される。ま
た第３の導電層の電位を接地電位としているが、信号線
の電位変化の影響を受けない固定電位であればどのよう
な電位であってもよい。さらに信号線が上下に三段以上
型なり合うような場合には、それぞれの信号線の間に電
位を固定した導電層を形成することによって、同様に本
発明を適用することが可能である。
以上説明したように本発明の半導体装置は、上下に絶縁
膜を介して重なり合うように形成した第１の導電層と第
２の導電層との間に電位を固定した第３の導電層を設け
たことにより、第１の導電層と第２の導電層との間の電
位変化に伴う相互干渉が抑えられる。これにより、装置
の小型化を図るためにディジタル信号線とアナログ信号
線、又はアナログ信号線同士を上下に重なり合うように
配線した場合にも、アナログ電位を他方の信号線の電位
変化の影響を受けないように保護することができる。
膜を介して重なり合うように形成した第１の導電層と第
２の導電層との間に電位を固定した第３の導電層を設け
たことにより、第１の導電層と第２の導電層との間の電
位変化に伴う相互干渉が抑えられる。これにより、装置
の小型化を図るためにディジタル信号線とアナログ信号
線、又はアナログ信号線同士を上下に重なり合うように
配線した場合にも、アナログ電位を他方の信号線の電位
変化の影響を受けないように保護することができる。
第１図は本発明の一実施例の半導体装置の断面図、第２
図は同半導体装置の等価回路図、第３図は本発明の他の
実施例の半導体装置の断面図、第４図は本発明が適用可
能な回路の一例を示す回路図、第５図は従来の半導体装
置の断面図、第６図は同半導体装置の等価回路図である
。 １．１１．２１・・・半導体基板、２． １２． ２２
・・・ディジタル信号線、３，１３．２３・・・アナロ
グ信号線、４，１４．２４・・・絶縁膜、６，２６・・
・寄生容量、５．１５・・・極板、３８〜５０・・・伝
送ゲート、５１〜６０・・・増幅用インバータ、６１．
６２・・・寄生容量 出願人代理人 佐 藤 −雄
図は同半導体装置の等価回路図、第３図は本発明の他の
実施例の半導体装置の断面図、第４図は本発明が適用可
能な回路の一例を示す回路図、第５図は従来の半導体装
置の断面図、第６図は同半導体装置の等価回路図である
。 １．１１．２１・・・半導体基板、２． １２． ２２
・・・ディジタル信号線、３，１３．２３・・・アナロ
グ信号線、４，１４．２４・・・絶縁膜、６，２６・・
・寄生容量、５．１５・・・極板、３８〜５０・・・伝
送ゲート、５１〜６０・・・増幅用インバータ、６１．
６２・・・寄生容量 出願人代理人 佐 藤 −雄
Claims (1)
- 半導体基板上に形成されアナログ信号又はディジタル
信号を伝える第１の導電層と、その第１の導電層の上方
もしくは下方に絶縁膜を介して重なり合うように形成さ
れアナログ信号を伝える第２の導電層と、前記第１の導
電層と前記第２の導電層との間にそれぞれ絶縁膜を介し
て形成されると共に電位を固定された第３の導電層とを
備えたことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128780A JPH01297839A (ja) | 1988-05-26 | 1988-05-26 | 半導体装置 |
| KR1019890007065A KR920008420B1 (ko) | 1988-05-26 | 1989-05-26 | 반도체장치 |
| EP19890109477 EP0353414A3 (en) | 1988-05-26 | 1989-05-26 | Semiconductor device comprising conductive layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63128780A JPH01297839A (ja) | 1988-05-26 | 1988-05-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01297839A true JPH01297839A (ja) | 1989-11-30 |
Family
ID=14993278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63128780A Pending JPH01297839A (ja) | 1988-05-26 | 1988-05-26 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0353414A3 (ja) |
| JP (1) | JPH01297839A (ja) |
| KR (1) | KR920008420B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473144A3 (en) * | 1990-08-28 | 1992-04-15 | Nec Corporation | Semiconductor integrated circuit comprising interconnections |
| US5663677A (en) * | 1995-03-30 | 1997-09-02 | Lucent Technologies Inc. | Integrated circuit multi-level interconnection technique |
| EP0837503A3 (en) * | 1996-10-16 | 1998-07-15 | Digital Equipment Corporation | Reference plane metallization on an integrated circuit |
| FR2768852B1 (fr) * | 1997-09-22 | 1999-11-26 | Sgs Thomson Microelectronics | Realisation d'un condensateur intermetallique |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339084A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Silicon gate mis semiconductor device |
| JPS53130991A (en) * | 1977-04-20 | 1978-11-15 | Matsushita Electric Ind Co Ltd | Semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0154685B1 (en) * | 1980-01-25 | 1990-04-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5994849A (ja) * | 1982-11-24 | 1984-05-31 | Nec Corp | 半導体集積回路装置 |
| JPS60192359A (ja) * | 1984-03-14 | 1985-09-30 | Nec Corp | 半導体メモリ装置 |
| JPS60206161A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体集積回路 |
-
1988
- 1988-05-26 JP JP63128780A patent/JPH01297839A/ja active Pending
-
1989
- 1989-05-26 KR KR1019890007065A patent/KR920008420B1/ko not_active Expired
- 1989-05-26 EP EP19890109477 patent/EP0353414A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR920008420B1 (ko) | 1992-09-28 |
| KR900019220A (ko) | 1990-12-24 |
| EP0353414A2 (en) | 1990-02-07 |
| EP0353414A3 (en) | 1990-10-31 |
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