JPH11149791A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電気的にデータの書込みが可能な不揮発性半
導体記憶装置において、各メモリセルのしきい値電圧
（Ｖｔ）のばらつきを抑え、書込み時間の短縮化を図
る。 【解決手段】 書込み回路６を、ソースがＹゲートＭＹ
１〜ＭＹ３のドレインに接続され、ドレインが抵抗ＲＬ
を介して電源１１に接続されたＮｃｈトランジスタＭＮ
と、ＮｃｈトランジスタＭＮのドレイン電圧ＶＬを入力
し、このドレイン電圧ＶＬが予め設定した書込み終了判
定レベルに達したときに書込み終了信号を出力するレベ
ルシフタ回路７と、書込み制御信号とレベルシフタ回路
７の書込み終了信号とを入力し、書込み制御信号に応答
してＮｃｈトランジスタＭＮをオンして書込み動作を開
始させ、レベルシフタ回路の書込み終了信号７に応答し
てＮｃｈトランジスタＭＮをオフし書込み動作を終了さ
せる書込み動作切り換え回路８とで構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＥＰＲＯＭ，ＥＥ
ＰＲＯＭ，フラッシュＥＥＰＲＯＭ等の電気的にデータ
書込みが可能な不揮発性半導体記憶装置に関するもので
ある。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置として
は、プログラムのデバッグ用や、磁気ディスクの置き換
え用途に対する要望が強まり、データの書換が可能なＥ
ＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭに対
する要望が高まっている。以下に従来の不揮発性半導体
記憶装置としてフラッシュＥＥＰＲＯＭを例に説明す
る。

【０００３】図１１は一般的なフラッシュＥＥＰＲＯＭ
の構成を示す回路図である。図１１において、１はメモ
リセルアレーの行を選択するＸデコーダ、２はメモリセ
ルアレーの列を選択するＹデコーダ、３はソース制御回
路、４はセンスアンプ回路、５は書込み回路、Ｍ（ｉ，
ｊ）（ｉ＝１〜３，ｊ＝１〜３）はメモリセル、ＭＹｊ
（ｊ＝１〜３）はＹゲート、ＷＬｉ（ｉ＝１〜３）はワ
ード線、ＢＬｊ（ｊ＝１〜３）はビット線、ＹＧｉ（ｉ
＝１〜３）はデコード信号線である。

【０００４】メモリセルＭ（ｉ，ｊ）はフローティング
ゲートを有する二重ゲート構造のトランジスタで形成さ
れ、３行３列のマトリックス状にアレー配置されてい
る。各メモリセルＭ（ｉ，ｊ）のコントロールゲートは
Ｘデコーダ１の出力線であるワード線ＷＬｉに接続さ
れ、各メモリセルＭ（ｉ，ｊ）のドレインは、ビット線
ＢＬｊに各々接続されている。各メモリセルＭ（ｉ，
ｊ）のソースは、共通に接続されてソース制御回路３に
接続されている。各ビット線ＢＬｊは各々ＹゲートＭＹ
ｊのソースに接続され、各ＹゲートＭＹｊのゲートは、
Ｙデコーダ２の出力線であるデコード信号線ＹＧｉに接
続され、各ＹゲートＭＹｊのドレインは、共通に接続さ
れてセンスアンプ回路４および書込み回路５に接続され
ている。

【０００５】フラッシュＥＥＰＲＯＭのＲＯＭデータ
は、その“１”、“０”に応じて、各メモリセルＭ
（ｉ，ｊ）のしきい値電圧（以下「Ｖｔ」という）を、
例えばＲＯＭデータが“１”の場合には０Ｖ＜Ｖｔ＜１
Ｖ、ＲＯＭデータが“０”の場合にはＶｔ＞電源電圧の
ように設定され、ワード線ＷＬｉに“Ｈ”レベル（電源
電圧）入力時に、ＲＯＭデータが“１”の場合はメモリ
セルＭ（ｉ，ｊ）はオンし、またＲＯＭデータが“０”
の場合はメモリセルＭ（ｉ，ｊ）はオフ状態のままとな
る。

【０００６】フラッシュＥＥＰＲＯＭにおいて、メモリ
セルのデータ書込みおよび消去動作を図１２を用いて説
明する。図１２はメモリセルのＶｔを表わすものであ
り、横軸はゲート電圧、縦軸はメモリセルのドレイン電
流を表わす。メモリセルにデータを書き込む際は、例え
ばソースをグランドレベルにしておき、コントロールゲ
ート、ドレインに電圧をかけるとフローティングゲート
にエレクトロンのアバランシェ現象が生じてフローティ
ングゲートに電荷がたまり、メモリセルのＶｔが高くな
ってソース、ドレイン間を遮断状態にすることができる
（図１２の書込み状態）。データを消去する際は、例え
ばコントロールゲートをグランドレベルにしておき、ド
レインを開放し、ソースに電圧をかけると、フローティ
ングゲートにたまった電荷がソース側へ抜けていき、メ
モリセルのＶｔが低くなって、トランジスタをもとの状
態に戻すことができる（図１２の消去状態）。

【０００７】上記書込み動作を図１１の回路において、
メモリセルＭ（２，２）に実施する場合の具体的な動作
について説明する。ソース制御回路３により、メモリセ
ルのソースをグランドレベルにしておき、Ｘデコーダ１
によって、メモリセルＭ（２，２）のゲートにつながる
ワード線ＷＬ２を“Ｈ”にし、その他のワード線ＷＬ
１，ＷＬ３を“Ｌ”にする。さらに、メモリセルＭ
（２，２）のドレインにつながるビット線ＢＬ２のみが
センスアンプ回路４および書込み回路５に接続されるよ
うに、Ｙデコーダ２によって、ビット線ＢＬ２につなが
るＹゲートＭＹ２のゲートに接続されたデコード信号線
ＹＧ２のみを“Ｈ”にし、その他のデコード信号線ＹＧ
１，ＹＧ３を“Ｌ”にする。これらの設定により、メモ
リセルＭ（２，２）のみがセンスアンプ回路４および書
込み回路５の制御により、書込みおよびベリファイ動作
ができる。

【０００８】次に、書込み回路５により、一定時間メモ
リセルＭ（２，２）のドレインに電圧を印加し、書込み
を実施する。その後にセンスアンプ回路４により、ベリ
ファイを実施する。読み出したデータが“１”であれば
再度書込み動作を実施し、“０”であれば書込みが完了
しているので、動作を終了する。以上のように、書込み
を実施する際、書込みとベリファイの動作を繰り返すこ
とにより、書込み完了を判断する必要がある。よって、
書込み時間は書込みとベリファイ動作の繰り返し回数に
よって変化する。

【０００９】

【発明が解決しようとする課題】このように、フラッシ
ュＥＥＰＲＯＭ等の従来の不揮発性半導体記憶装置で
は、書込みを実施する際、書込みとベリファイ動作を繰
り返して書込み完了を判断しており、書込みとベリファ
イ動作を繰り返すため、書込み時間が長くなった。ま
た、書込みとベリファイ動作の繰り返し回数を少なくす
るためには一度の書込みに要する時間を長くすればよい
が、その場合、書込み後のＶｔ制御が困難になり、Ｖｔ
ばらつきが大きくなったり、過剰書込みによる信頼性的
不具合の可能性がある。

【００１０】本発明は、各メモリセルのしきい値電圧
（Ｖｔ）のばらつきを抑え、書込み時間の短縮化を図る
ことのできる不揮発性半導体記憶装置を提供することを
目的としている。

【００１１】

【課題を解決するための手段】請求項１記載の不揮発性
半導体記憶装置は、ドレインがビット線に接続されたト
ランジスタからなる電気的にデータの書込みが可能な不
揮発性メモリセルが行および列方向に所望の容量分配置
されたメモリセルアレーと、メモリセルアレーの行を選
択するＸデコーダと、メモリセルアレーの列を選択する
Ｙデコーダと、ビット線にソースが接続されＹデコーダ
の出力信号でオンオフ制御される列選択トランジスタ
と、不揮発性メモリセルにデータの書込みを行う書込み
回路とを備えた不揮発性半導体記憶装置であって、書込
み回路は、ソースが列選択トランジスタのドレインに接
続され、ドレインが抵抗を介して電源に接続されたＮチ
ャネルトランジスタと、Ｎチャネルトランジスタのドレ
イン電圧を入力し、このドレイン電圧が予め設定した書
込み終了判定レベルに達したときに書込み終了信号を出
力するレベルシフタ回路と、書込み制御信号とレベルシ
フタ回路の書込み終了信号とを入力し、書込み制御信号
に応答してＮチャネルトランジスタをオンして書込み動
作を開始させ、レベルシフタ回路の書込み終了信号に応
答してＮチャネルトランジスタをオフし書込み動作を終
了させる書込み動作切り換え回路とからなることを特徴
とする。

【００１２】この構成により、メモリセル毎の書込み特
性に関係なく、書込み後の各メモリセルのＶｔをばらつ
きなく揃えることができる。また、ベリファイ動作を書
込み動作とは別に実施する必要がないので、書込み時間
を短縮することができる。請求項２記載の不揮発性半導
体記憶装置は、ドレインがビット線に接続されたトラン
ジスタからなる電気的にデータの書込みが可能な不揮発
性メモリセルが行および列方向に所望の容量分配置され
たメモリセルアレーと、メモリセルアレーの行を選択す
るＸデコーダと、メモリセルアレーの列を選択するＹデ
コーダと、ビット線にソースが接続されＹデコーダの出
力信号でオンオフ制御される列選択トランジスタと、不
揮発性メモリセルにデータの書込みを行う書込み回路と
を備えた不揮発性半導体記憶装置であって、書込み回路
は、ソースが列選択トランジスタのドレインに接続さ
れ、ドレインが抵抗を介して電源に接続されたＮチャネ
ルトランジスタと、Ｎチャネルトランジスタのドレイン
電圧を入力し、このドレイン電圧が予め設定した書込み
終了判定レベルに達したときに書込み終了信号を出力す
るレベルシフタ回路と、書込み制御信号とレベルシフタ
回路の書込み終了信号と列選択トランジスタのドレイン
信号とを入力し、書込み制御信号に応答してＮチャネル
トランジスタをオンして書込み動作を開始させ、レベル
シフタ回路の書込み終了信号に応答してＮチャネルトラ
ンジスタのゲートに列選択トランジスタのドレイン信号
の反転信号を供給することによりＮチャネルトランジス
タの電流を減少させて書込み動作を終了させる書込み動
作切り換え回路とからなることを特徴とする。

【００１３】この構成により、メモリセル毎の書込み特
性に関係なく、書込み後の各メモリセルのＶｔをばらつ
きなく揃えることができる。また、ベリファイ動作を書
込み動作とは別に実施する必要がないので、書込み時間
を短縮することができる。請求項３記載の不揮発性半導
体記憶装置は、請求項２記載の不揮発性半導体記憶装置
において、読み出し動作時に、書込み動作切り換え回路
はＮチャネルトランジスタのゲートに列選択トランジス
タのドレイン信号の反転信号を供給し、レベルシフタ回
路の出力信号を読み出しデータとして出力することによ
り、書込み回路をセンスアンプ回路として用いるように
している。

【００１４】これにより、センスアンプ回路を別に設け
る必要がなく、小型化を図ることができる。請求項４記
載の不揮発性半導体記憶装置は、ドレインがビット線に
接続されたトランジスタからなる電気的にデータの書込
みが可能な不揮発性メモリセルが行および列方向に所望
の容量分配置されたメモリセルアレーと、メモリセルア
レーの行を選択するＸデコーダと、メモリセルアレーの
列を選択するＹデコーダと、ビット線にソースが接続さ
れＹデコーダの出力信号でオンオフ制御される列選択ト
ランジスタと、不揮発性メモリセルにデータの書込みを
行う書込み回路とを備えた不揮発性半導体記憶装置であ
って、書込み回路は、ドレインが列選択トランジスタの
ドレインに接続され、ソースが抵抗を介して電源に接続
されたＰチャネルトランジスタと、Ｐチャネルトランジ
スタのソース電圧を入力し、このソース電圧が予め設定
した書込み終了判定レベルに達したときに書込み終了信
号を出力するレベルシフタ回路と、書込み制御信号とレ
ベルシフタ回路の書込み終了信号とを入力し、書込み制
御信号に応答してＰチャネルトランジスタをオンして書
込み動作を開始させ、レベルシフタ回路の書込み終了信
号に応答してＰチャネルトランジスタをオフし書込み動
作を終了させる書込み動作切り換え回路とからなること
を特徴とする。

【００１５】この構成により、メモリセル毎の書込み特
性に関係なく、書込み後の各メモリセルのＶｔをばらつ
きなく揃えることができる。また、ベリファイ動作を書
込み動作とは別に実施する必要がないので、書込み時間
を短縮することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、本発明の実施の
形態では、従来例同様、フラッシュＥＥＰＲＯＭを例に
説明するが、ＥＰＲＯＭ，ＥＥＰＲＯＭ等、電気的にデ
ータ書込みが可能な不揮発性半導体記憶装置に適用でき
るものである。

【００１７】〔第１の実施の形態〕図１は本発明の第１
の実施の形態の不揮発性半導体記憶装置の構成図であ
る。図１において、６は書込み回路、７はレベルシフタ
回路、８は書込み動作切り換え回路、１１は電源、ＲＬ
は抵抗、ＭＮはＮｃｈ（Ｎチャネル）トランジスタであ
り、その他、図１１と同一部分には同一符号を付し、説
明を省略する。また、図２は同実施の形態におけるレベ
ルシフタ回路７の回路構成図であり、図３は書込み動作
切り換え回路８の回路構成図である。

【００１８】本実施の形態では、各Ｙゲート（列選択ト
ランジスタ）ＭＹｊ（ｊ＝１〜３）のドレインにセンス
アンプ回路４とともに接続された書込み回路６が、図１
１の書込み回路５と異なり、他の構成は図１１と同様で
ある。図１の書込み回路６は、ＮｃｈトランジスタＭＮ
と抵抗ＲＬとレベルシフタ回路７と書込み動作切り換え
回路８とから構成されている。各ＹゲートＭＹｊのドレ
インは、共通に接続されてＮｃｈトランジスタＭＮのソ
ースに接続されている。ＮｃｈトランジスタＭＮのドレ
インは、抵抗ＲＬを介して電源１１に接続されている。

【００１９】レベルシフタ回路７は、抵抗ＲＬとＮｃｈ
トランジスタＭＮとの接続点の電圧、言い換えればＮｃ
ｈトランジスタＭＮのドレインの電圧ＶＬ（以下「書込
み検出レベルＶＬ」という）を入力としている。このレ
ベルシフタ回路７は、例えば図２に示すように、Ｐｃｈ
トランジスタ２１とＮｃｈトランジスタ２２で構成され
たインバータ回路であり、通常のインバータ回路では入
力電圧が電源電圧の１／２で出力を反転するところを、
Ｐｃｈトランジスタ２１とＮｃｈトランジスタ２２との
サイズを調節することにより、所望の値で出力を反転す
るようにした回路である。

【００２０】書込み動作切り換え回路８は、レベルシフ
タ回路７の出力信号ＬＯと書込み制御信号とを入力し、
その出力信号ＣＯは、ＮｃｈトランジスタＭＮのゲート
に入力される。この書込み動作切り換え回路８は、例え
ば図３に示すような回路で実現され、書込み制御信号が
“Ｈ”レベルのときには出力信号ＣＯを“Ｌ”レベルに
し、書込み制御信号が“Ｌ”レベルのときには出力信号
ＣＯとして入力のレベルシフタ回路７の出力信号ＬＯと
同レベルを出力する回路である。なお、図３において、
３１，３２はＤフリップフロップからなるラッチ回路、
３３はＮＯＲ回路、３４，３５はＮｃｈトランジスタ、
３６，３７はインバータ回路である。

【００２１】以上のように構成される本実施の形態の不
揮発性半導体記憶装置の書込み時の動作について説明す
る。書込みを実施するセルを例えばメモリセルＭ（２，
２）とする。まず、ソース制御回路３により、メモリセ
ルのソースをグランドレベルにしておき、Ｘデコーダ１
によって、メモリセルＭ（２，２）のゲートにつながる
ワード線ＷＬ２を“Ｈ”にし、その他のワード線ＷＬ
１，ＷＬ３を“Ｌ”にする。さらに、メモリセルＭ
（２，２）のドレインにつながるビット線ＢＬ２のみが
センスアンプ回路４および書込み回路６に接続されるよ
うに、Ｙデコーダ２によって、ビット線ＢＬ２につなが
るＹゲートＭＹ２のゲートに接続されたデコード信号線
ＹＧ２のみを“Ｈ”にし、その他のデコード信号線ＹＧ
１，ＹＧ３を“Ｌ”にする。これらの設定により、メモ
リセルＭ（２，２）のみがセンスアンプ回路４および書
込み回路６の制御により、書込みおよびベリファイ動作
ができる。

【００２２】次に、書込み回路６により、書込みを実施
する。このときのタイミングチャートを図４に示す。書
込みを実施するときは、書込み回路６に入力される書込
み制御信号を“Ｌ”にする。これにより、書込み動作切
り換え回路８の出力信号ＣＯが“Ｈ”になり、Ｎｃｈト
ランジスタＭＮをＯＮ（オン）させる。このときに、メ
モリセルＭ（２，２）のドレインに書込みに必要なレベ
ルの電圧が印加されるように、電源１１のレベルおよび
抵抗ＲＬの値を調節しておく。以上の設定により、メモ
リセルＭ（２，２）に書込みが行われる。そして、Ｎｃ
ｈトランジスタＭＮがＯＮすることにより、書込み当初
の書込み検出レベルＶＬはレベルシフタ回路７の書込み
終了判定レベルＶＬｓよりも低下し、レベルシフタ回路
７の出力信号ＬＯは“Ｈ”になる。なお、レベルシフタ
回路７の書込み終了判定レベルＶＬｓは、メモリセルの
書込みが完了した時点、すなわちメモリセルが予定のＶ
ｔまで書き込まれた時点における書込み検出レベルＶＬ
の予定レベルとして設定しておく。

【００２３】そして、書込みが進むにつれ、メモリセル
Ｍ（２，２）のＶｔが高くなり、抵抗成分が大きくな
る。したがって、書込み検出レベルＶＬは、書込み当初
よりも高くなる。書込みが進んで、書込み検出レベルＶ
Ｌがレベルシフタ回路７の書込み終了判定レベルＶＬｓ
に達すると、レベルシフタ回路７の出力信号ＬＯが
“Ｈ”から“Ｌ”になる。このときの“Ｌ”の出力信号
ＬＯが書込み終了信号である。そして、書込み動作切り
換え回路８は、書込み終了信号を受けて、すなわちレベ
ルシフタ回路７からの入力信号ＬＯが“Ｌ”になると、
出力信号ＣＯが“Ｌ”レベルになる。すなわち、メモリ
セルＭ（２，２）への書込みが進むと書込み検出レベル
ＶＬが高くなる。予定のＶｔまで書き込まれると、レベ
ルシフタ回路７の出力信号ＬＯが反転し、書込み動作切
り換え回路８の出力信号ＣＯが“Ｌ”レベルになる。こ
の出力信号ＣＯが“Ｌ”レベルになると、Ｎｃｈトラン
ジスタＭＮがＯＦＦ（オフ）し、書込みが行われなくな
り、書込み動作が完了する。

【００２４】以上のように第１の実施の形態によれば、
書込み回路６を前述のように構成することにより、メモ
リセル毎の書込み特性に関係なく、書込み後のＶｔをば
らつきなく揃えることができる。また、ベリファイ動作
を書込み動作とは別に実施する必要がないので、書込み
時間を短縮することができる。 〔第２の実施の形態〕図５は本発明の第２の実施の形態
の不揮発性半導体記憶装置の構成図である。図５におい
て、９はセンスアンプ兼用書込み回路、１０は書込み動
作切り換え回路であり、その他、図１と同一部分には同
一符号を付し、説明を省略する。また、図６は同実施の
形態における書込み動作切り換え回路１０の回路構成図
である。

【００２５】本実施の形態では、図１のセンスアンプ回
路４および書込み回路６に代えて、センスアンプ兼用書
込み回路９が各Ｙゲート（列選択トランジスタ）ＭＹｊ
（ｊ＝１〜３）のドレインに接続されており、他の構成
は図１と同様である。図５のセンスアンプ兼用書込み回
路９は、ＮｃｈトランジスタＭＮと抵抗ＲＬとレベルシ
フタ回路７と書込み動作切り換え回路１０とから構成さ
れている。各ＹゲートＭＹｊのドレインは、共通に接続
されてＮｃｈトランジスタＭＮのソースに接続されてい
る。ＮｃｈトランジスタＭＮのドレインは、抵抗ＲＬを
介して電源１１に接続されている。

【００２６】レベルシフタ回路７は、抵抗ＲＬとＮｃｈ
トランジスタＭＮとの接続点の電圧、言い換えればＮｃ
ｈトランジスタＭＮのドレインの電圧ＶＬ（以下「書込
み検出レベルＶＬ」という）を入力とし、図２と同様の
構成である。書込み動作切り換え回路１０は、レベルシ
フタ回路７の出力信号ＬＯと書込み制御信号とＹゲート
ＭＹｊ（ｊ＝１〜３）のドレイン電圧とを入力し、その
出力信号ＣＯは、ＮｃｈトランジスタＭＮのゲートに入
力される。この書込み動作切り換え回路１０は、例えば
図６に示すような回路で実現され、書込み制御信号が
“Ｈ”レベルのときには出力信号ＣＯとしてＹゲートＭ
Ｙｊのドレインからの入力信号の反転信号を出力し、書
込み制御信号が“Ｌ”レベルのときには出力信号ＣＯと
して入力のレベルシフタ回路７の出力信号ＬＯと同レベ
ルを出力する回路である。なお、図６において、３９，
４０はインバータ回路、４１，４４，４５はＰｃｈトラ
ンジスタ、４２，４３，４６はＮｃｈトランジスタであ
り、その他の図３と対応する部分には同一符号を付し、
説明を省略する。

【００２７】以上のように構成される本実施の形態の不
揮発性半導体記憶装置の動作について説明する。まず、
書込み時の動作について説明する。書込みを実施するセ
ルを例えばメモリセルＭ（２，２）とする。まず、ソー
ス制御回路３により、メモリセルのソースをグランドレ
ベルにしておき、Ｘデコーダ１によって、メモリセルＭ
（２，２）のゲートにつながるワード線ＷＬ２を“Ｈ”
にし、その他のワード線ＷＬ１，ＷＬ３を“Ｌ”にす
る。さらに、メモリセルＭ（２，２）のドレインにつな
がるビット線ＢＬ２のみがセンスアンプ兼用書込み回路
９に接続されるように、Ｙデコーダ２によって、ビット
線ＢＬ２につながるＹゲートＭＹ２のゲートに接続され
たデコード信号線ＹＧ２のみを“Ｈ”にし、その他のデ
コード信号線ＹＧ１，ＹＧ３を“Ｌ”にする。これらの
設定により、メモリセルＭ（２，２）のみがセンスアン
プ兼用書込み回路９の制御により、書込みおよびベリフ
ァイ動作ができる。

【００２８】次に、センスアンプ兼用書込み回路９によ
り、書込みを実施する。このときのタイミングチャート
を図７に示す。書込みを実施するときは、センスアンプ
兼用書込み回路９に入力される書込み制御信号を“Ｌ”
にする。これにより、書込み動作切り換え回路１０の出
力信号ＣＯが“Ｈ”になり、ＮｃｈトランジスタＭＮを
ＯＮさせる。このときに、メモリセルＭ（２，２）のド
レインに書込みに必要なレベルの電圧が印加されるよう
に、電源１１のレベルおよび抵抗ＲＬの値を調節してお
く。以上の設定により、メモリセルＭ（２，２）に書込
みが行われる。そして、ＮｃｈトランジスタＭＮがＯＮ
することにより、書込み当初の書込み検出レベルＶＬは
レベルシフタ回路７の書込み終了判定レベルＶＬｓより
も低下し、レベルシフタ回路７の出力信号ＬＯは“Ｈ”
になる。なお、レベルシフタ回路７の書込み終了判定レ
ベルＶＬｓは、メモリセルの書込みが完了した時点、す
なわちメモリセルが予定のＶｔまで書き込まれた時点に
おける書込み検出レベルＶＬの予定レベルとして設定し
ておく。

【００２９】そして、書込みが進むにつれ、メモリセル
Ｍ（２，２）のＶｔが高くなり、抵抗成分が大きくな
る。したがって、書込み検出レベルＶＬは、書込み当初
よりも高くなる。書込みが進んで、書込み検出レベルＶ
Ｌがレベルシフタ回路７の書込み終了判定レベルＶＬｓ
に達すると、レベルシフタ回路７の出力信号ＬＯが
“Ｈ”から“Ｌ”になる。このときの“Ｌ”の出力信号
ＬＯが書込み終了信号である。そして、書込み動作切り
換え回路１０は、書込み終了信号を受けて、すなわちレ
ベルシフタ回路７からの入力信号ＬＯが“Ｌ”になる
と、出力信号ＣＯがＹゲートＭＹｊのドレインからの入
力信号の反転信号になる。すなわち、メモリセルＭ
（２，２）への書込みが進むと書込み検出レベルＶＬが
高くなる。予定のＶｔまで書き込まれると、レベルシフ
タ回路７の出力信号ＬＯが反転し、書込み動作切り換え
回路１０の出力信号ＣＯは、ＹゲートＭＹｊのドレイン
からの入力信号の反転信号となり、レベルが低くなる。
この出力信号ＣＯのレベルが低くなると、Ｎｃｈトラン
ジスタＭＮが電流を制御し、メモリセル（２，２）のド
レイン電圧が下がって書込みが行われなくなり、書込み
動作が完了する。

【００３０】つぎに、読み出し時の動作について説明す
る。読み出し動作では、書込み制御信号を“Ｈ”とする
ことにより、書込み動作切り換え回路１０は、Ｙゲート
ＭＹｊ（ｊ＝１〜３）のドレインからの入力信号を反転
させてＮｃｈトランジスタＭＮのゲートへ出力するフィ
ードバック用インバータとして動作し、レベルシフタ回
路７の出力信号ＬＯを読み出しデータとして外部へ出力
することにより、センスアンプ兼用書込み回路９はセン
スアンプ回路として動作する。このようにセンスアンプ
回路として使用する場合、メモリセルのドレイン電圧を
通常０〜１Ｖ近辺で制御する必要がある。また、読み出
し動作時にも、ソース制御回路３はメモリセルのソース
をグランドレベルに設定している。なお、メモリセルの
ゲートレベルは書込み時の方が読み出し時よりも高く設
定されている。

【００３１】以上のように第２の実施の形態によれば、
センスアンプ兼用書込み回路９を前述のように構成する
ことにより、メモリセル毎の書込み特性に関係なく、書
込み後のＶｔをばらつきなく揃えることができる。ま
た、ベリファイ動作を書込み動作とは別に実施する必要
がないので、書込み時間を短縮することができる。さら
に、読み出し動作にもセンスアンプ兼用書込み回路９を
用いるため、別にセンスアンプ回路を必要とせず、小型
化を図ることができる。なお、別にセンスアンプ回路を
設け、センスアンプ兼用書込み回路９を書込み回路専用
として使用することもできる。

【００３２】〔第３の実施の形態〕図８は本発明の第３
の実施の形態の不揮発性半導体記憶装置の構成図であ
る。図８において、６′は書込み回路、１２は書込み動
作切り換え回路、ＭＰはＰｃｈ（Ｐチャネル）トランジ
スタであり、その他、図１と同一部分には同一符号を付
し、説明を省略する。また、図９は同実施の形態におけ
る書込み動作切り換え回路１２の回路構成図である。

【００３３】本実施の形態では、各Ｙゲート（列選択ト
ランジスタ）ＭＹｊ（ｊ＝１〜３）のドレインにセンス
アンプ回路４とともに接続された書込み回路６′が、図
１の書込み回路６と異なり、他の構成は図１と同様であ
る。すなわち、本実施の形態では、図１のＮｃｈトラン
ジスタＭＮに代えて、ＰｃｈトランジスタＭＰを用いる
とともに、図１の書込み動作切り換え回路８（図３参
照）に代えて、図９に示される書込み動作切り換え回路
１２を用いている。各ＹゲートＭＹｊのドレインは、共
通に接続されてＰｃｈトランジスタＭＰのドレインに接
続されている。ＰｃｈトランジスタＭＰのソースは、抵
抗ＲＬを介して電源１１に接続されている。

【００３４】レベルシフタ回路７は、抵抗ＲＬとＰｃｈ
トランジスタＭＰとの接続点の電圧、言い換えればＰｃ
ｈトランジスタＭＰのソースの電圧ＶＬ（以下「書込み
検出レベルＶＬ」という）を入力としている。このレベ
ルシフタ回路７は、例えば図２に示されている。書込み
動作切り換え回路１２は、レベルシフタ回路７の出力信
号ＬＯと書込み制御信号とを入力し、その出力信号ＣＯ
は、ＰｃｈトランジスタＭＰのゲートに入力される。こ
の書込み動作切り換え回路１２は、例えば図９に示すよ
うな回路で実現され、書込み制御信号が“Ｈ”レベルの
ときには出力信号ＣＯを“Ｈ”レベルにし、書込み制御
信号が“Ｌ”レベルのときには出力信号ＣＯとして入力
のレベルシフタ回路７の出力信号ＬＯの反転信号を出力
する回路である。なお、図９において、３８はインバー
タ回路であり、その他の図３と対応する部分には同一符
号を付し、説明を省略する。

【００３５】以上のように構成される本実施の形態の不
揮発性半導体記憶装置の書込み時の動作について説明す
る。書込みを実施するセルを例えばメモリセルＭ（２，
２）とする。まず、ソース制御回路３により、メモリセ
ルのソースをグランドレベルにしておき、Ｘデコーダ１
によって、メモリセルＭ（２，２）のゲートにつながる
ワード線ＷＬ２を“Ｈ”にし、その他のワード線ＷＬ
１，ＷＬ３を“Ｌ”にする。さらに、メモリセルＭ
（２，２）のドレインにつながるビット線ＢＬ２のみが
センスアンプ回路４および書込み回路６′に接続される
ように、Ｙデコーダ２によって、ビット線ＢＬ２につな
がるＹゲートＭＹ２のゲートに接続されたデコード信号
線ＹＧ２のみを“Ｈ”にし、その他のデコード信号線Ｙ
Ｇ１，ＹＧ３を“Ｌ”にする。これらの設定により、メ
モリセルＭ（２，２）のみがセンスアンプ回路４および
書込み回路６′の制御により、書込みおよびベリファイ
動作ができる。

【００３６】次に、書込み回路６′により、書込みを実
施する。このときのタイミングチャートを図１０に示
す。書込みを実施するときは、書込み回路６′に入力さ
れる書込み制御信号を“Ｌ”にする。これにより、書込
み動作切り換え回路１２の出力信号ＣＯが“Ｌ”にな
り、ＰｃｈトランジスタＭＰをＯＮさせる。このとき
に、メモリセルＭ（２，２）のドレインに書込みに必要
なレベルの電圧が印加されるように、電源１１のレベル
および抵抗ＲＬの値を調節しておく。以上の設定によ
り、メモリセルＭ（２，２）に書込みが行われる。そし
て、ＰｃｈトランジスタＭＰがＯＮすることにより、書
込み当初の書込み検出レベルＶＬはレベルシフタ回路７
の書込み終了判定レベルＶＬｓよりも低下し、レベルシ
フタ回路７の出力信号ＬＯは“Ｈ”になる。

【００３７】そして、書込みが進むにつれ、メモリセル
Ｍ（２，２）のＶｔが高くなり、抵抗成分が大きくな
る。したがって、書込み検出レベルＶＬは、書込み当初
よりも高くなる。書込みが進んで、書込み検出レベルＶ
Ｌがレベルシフタ回路７の書込み終了判定レベルＶＬｓ
に達すると、レベルシフタ回路７の出力信号ＬＯが
“Ｈ”から“Ｌ”になる。このときの“Ｌ”の出力信号
ＬＯが書込み終了信号であり、書込み動作切り換え回路
１２は、書込み終了信号を受けて、すなわちレベルシフ
タ回路７からの入力信号ＬＯが“Ｌ”になると、出力信
号ＣＯが“Ｈ”レベルになる。すなわち、メモリセルＭ
（２，２）への書込みが進むと書込み検出レベルＶＬが
高くなる。予定のＶｔまで書き込まれると、レベルシフ
タ回路７の出力信号ＬＯが反転し、書込み動作切り換え
回路１２の出力信号ＣＯが“Ｈ”レベルになる。この出
力信号ＣＯが“Ｈ”レベルになると、Ｐｃｈトランジス
タＭＰがＯＦＦし、書込みが行われなくなり、書込み動
作が完了する。

【００３８】以上のように第３の実施の形態によれば、
書込み回路６′を前述のように構成することにより、メ
モリセル毎の書込み特性に関係なく、書込み後のＶｔを
ばらつきなく揃えることができる。また、ベリファイ動
作を書込み動作とは別に実施する必要がないので、書込
み時間を短縮することができる。なお、上記第１，第２
および第３の実施の形態では、メモリセルアレーを、３
行３列としたが、これに限られるものでないことは言う
までもない。

【００３９】

【発明の効果】以上のように本発明は、書込み回路を、
列選択トランジスタのドレインと電源との間に電源側に
抵抗を介して接続したＮチャネル（またはＰチャネル）
トランジスタと、Ｎチャネルトランジスタのドレイン電
圧（またはＰチャネルトランジスタのソース電圧）が予
め設定した書込み終了判定レベルに達したときに書込み
終了信号を出力するレベルシフタ回路と、書込み制御信
号に応答してＮチャネル（またはＰチャネル）トランジ
スタをオンして書込み動作を開始させ、レベルシフタ回
路の書込み終了信号に応答してＮチャネル（またはＰチ
ャネル）トランジスタを制御して書込み動作を終了させ
る書込み動作切り換え回路とで構成したことにより、メ
モリセル毎の書込み特性に関係なく、書込み後の各メモ
リセルのＶｔをばらつきなく揃えることができる。ま
た、ベリファイ動作を書込み動作とは別に実施する必要
がないので、書込み時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置の構成を示す回路図。

【図２】本発明の第１の実施の形態におけるレベルシフ
タ回路の構成を示す回路図。

【図３】本発明の第１の実施の形態における書込み動作
切り換え回路の構成を示す回路図。

【図４】本発明の第１の実施の形態におけるタイミング
チャート。

【図５】本発明の第２の実施の形態の不揮発性半導体記
憶装置の構成を示す回路図。

【図６】本発明の第２の実施の形態における書込み動作
切り換え回路の構成を示す回路図。

【図７】本発明の第２の実施の形態におけるタイミング
チャート。

【図８】本発明の第３の実施の形態の不揮発性半導体記
憶装置の構成を示す回路図。

【図９】本発明の第３の実施の形態における書込み動作
切り換え回路の構成を示す回路図。

【図１０】本発明の第３の実施の形態におけるタイミン
グチャート。

【図１１】従来の不揮発性半導体記憶装置の構成を示す
回路図。

【図１２】従来の不揮発性半導体記憶装置であるフラッ
シュＥＥＰＲＯＭの書込みおよび消去状態におけるメモ
リセルの状態を示す図。

【符号の説明】

１ Ｘデコーダ ２ Ｙデコーダ ３ ソース制御回路 ４ センスアンプ回路 ５ 書込み回路 ６ 書込み回路 ６′ 書込み回路 ７ レベルシフタ回路 ８ 書込み動作切り換え回路 ９ センスアンプ兼用書込み回路 １０ 書込み動作切り換え回路 １１ 電源 １２ 書込み動作切り換え回路 ＲＬ 抵抗 ＭＮ Ｎチャネルトランジスタ ＭＹ１〜ＭＹ３ Ｙゲート（列選択トランジスタ） ＢＬ１〜ＢＬ３ ビット線 ＭＰ Ｐチャネルトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ドレインがビット線に接続されたトラン
   ジスタからなる電気的にデータの書込みが可能な不揮発
   性メモリセルが行および列方向に所望の容量分配置され
   たメモリセルアレーと、前記メモリセルアレーの行を選
   択するＸデコーダと、前記メモリセルアレーの列を選択
   するＹデコーダと、前記ビット線にソースが接続され前
   記Ｙデコーダの出力信号でオンオフ制御される列選択ト
   ランジスタと、前記不揮発性メモリセルにデータの書込
   みを行う書込み回路とを備えた不揮発性半導体記憶装置
   であって、 前記書込み回路は、 ソースが前記列選択トランジスタのドレインに接続さ
   れ、ドレインが抵抗を介して電源に接続されたＮチャネ
   ルトランジスタと、 前記Ｎチャネルトランジスタのドレイン電圧を入力し、
   このドレイン電圧が予め設定した書込み終了判定レベル
   に達したときに書込み終了信号を出力するレベルシフタ
   回路と、 書込み制御信号と前記レベルシフタ回路の書込み終了信
   号とを入力し、前記書込み制御信号に応答して前記Ｎチ
   ャネルトランジスタをオンして書込み動作を開始させ、
   前記レベルシフタ回路の書込み終了信号に応答して前記
   Ｎチャネルトランジスタをオフし書込み動作を終了させ
   る書込み動作切り換え回路とからなることを特徴とする
   不揮発性半導体記憶装置。
2. 【請求項２】 ドレインがビット線に接続されたトラン
   ジスタからなる電気的にデータの書込みが可能な不揮発
   性メモリセルが行および列方向に所望の容量分配置され
   たメモリセルアレーと、前記メモリセルアレーの行を選
   択するＸデコーダと、前記メモリセルアレーの列を選択
   するＹデコーダと、前記ビット線にソースが接続され前
   記Ｙデコーダの出力信号でオンオフ制御される列選択ト
   ランジスタと、前記不揮発性メモリセルにデータの書込
   みを行う書込み回路とを備えた不揮発性半導体記憶装置
   であって、 前記書込み回路は、 ソースが前記列選択トランジスタのドレインに接続さ
   れ、ドレインが抵抗を介して電源に接続されたＮチャネ
   ルトランジスタと、 前記Ｎチャネルトランジスタのドレイン電圧を入力し、
   このドレイン電圧が予め設定した書込み終了判定レベル
   に達したときに書込み終了信号を出力するレベルシフタ
   回路と、 書込み制御信号と前記レベルシフタ回路の書込み終了信
   号と前記列選択トランジスタのドレイン信号とを入力
   し、前記書込み制御信号に応答して前記Ｎチャネルトラ
   ンジスタをオンして書込み動作を開始させ、前記レベル
   シフタ回路の書込み終了信号に応答して前記Ｎチャネル
   トランジスタのゲートに前記列選択トランジスタのドレ
   イン信号の反転信号を供給することにより前記Ｎチャネ
   ルトランジスタの電流を減少させて書込み動作を終了さ
   せる書込み動作切り換え回路とからなることを特徴とす
   る不揮発性半導体記憶装置。
3. 【請求項３】 読み出し動作時に、書込み動作切り換え
   回路はＮチャネルトランジスタのゲートに列選択トラン
   ジスタのドレイン信号の反転信号を供給し、レベルシフ
   タ回路の出力信号を読み出しデータとして出力すること
   により、書込み回路をセンスアンプ回路として用いるよ
   うにした請求項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 ドレインがビット線に接続されたトラン
   ジスタからなる電気的にデータの書込みが可能な不揮発
   性メモリセルが行および列方向に所望の容量分配置され
   たメモリセルアレーと、前記メモリセルアレーの行を選
   択するＸデコーダと、前記メモリセルアレーの列を選択
   するＹデコーダと、前記ビット線にソースが接続され前
   記Ｙデコーダの出力信号でオンオフ制御される列選択ト
   ランジスタと、前記不揮発性メモリセルにデータの書込
   みを行う書込み回路とを備えた不揮発性半導体記憶装置
   であって、 前記書込み回路は、 ドレインが前記列選択トランジスタのドレインに接続さ
   れ、ソースが抵抗を介して電源に接続されたＰチャネル
   トランジスタと、 前記Ｐチャネルトランジスタのソース電圧を入力し、こ
   のソース電圧が予め設定した書込み終了判定レベルに達
   したときに書込み終了信号を出力するレベルシフタ回路
   と、 書込み制御信号と前記レベルシフタ回路の書込み終了信
   号とを入力し、前記書込み制御信号に応答して前記Ｐチ
   ャネルトランジスタをオンして書込み動作を開始させ、
   前記レベルシフタ回路の書込み終了信号に応答して前記
   Ｐチャネルトランジスタをオフし書込み動作を終了させ
   る書込み動作切り換え回路とからなることを特徴とする
   不揮発性半導体記憶装置。