JPH11110334A - データ処理回路およびそれを備えた画像形成装置 - Google Patents
データ処理回路およびそれを備えた画像形成装置Info
- Publication number
- JPH11110334A JPH11110334A JP10774198A JP10774198A JPH11110334A JP H11110334 A JPH11110334 A JP H11110334A JP 10774198 A JP10774198 A JP 10774198A JP 10774198 A JP10774198 A JP 10774198A JP H11110334 A JPH11110334 A JP H11110334A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- data
- request
- priority
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 データバスをバッファにより分離／接続し、
優先順位の低い要求の制御信号を出力待機して順位の高
い要求の処理終了後の、低い要求の処理開始時間を短縮
する。 【解決手段】 プリンタエンジン５からＲＡＭ７のビデ
オデータ要求の発生により、デバイスのバーストリード
処理の途中で、ビデオデータ要求を挿入させる。デバイ
スはアクセス制御信号を出力した状態で、双方向バッフ
ァ21はＲＡＭ７とデバイスのデータバスを切り離す。ビ
デオデータ要求はＤＭＡにより、ＲＡＭ７からＲＡＭア
クセス制御信号の指定するビデオデータを取り込み、プ
リンタエンジン５へ送られる。このとき、バーストリー
ドを行っていたデバイスアクセス制御信号とデバイスは
待機状態となる。ＲＡＭ７のビデオデータ出力終了後、
バッファ制御信号でデータバスを接続しバーストリード
の動作を再開させる。
優先順位の低い要求の制御信号を出力待機して順位の高
い要求の処理終了後の、低い要求の処理開始時間を短縮
する。 【解決手段】 プリンタエンジン５からＲＡＭ７のビデ
オデータ要求の発生により、デバイスのバーストリード
処理の途中で、ビデオデータ要求を挿入させる。デバイ
スはアクセス制御信号を出力した状態で、双方向バッフ
ァ21はＲＡＭ７とデバイスのデータバスを切り離す。ビ
デオデータ要求はＤＭＡにより、ＲＡＭ７からＲＡＭア
クセス制御信号の指定するビデオデータを取り込み、プ
リンタエンジン５へ送られる。このとき、バーストリー
ドを行っていたデバイスアクセス制御信号とデバイスは
待機状態となる。ＲＡＭ７のビデオデータ出力終了後、
バッファ制御信号でデータバスを接続しバーストリード
の動作を再開させる。
Description
【０００１】
【発明の属する技術分野】本発明は、レーザプリンタ，
デジタル複写機等の画像形成装置であって、メモリアク
セスの制御を行うデータ処理回路およびそれを備えた画
像形成装置に関するものである。
デジタル複写機等の画像形成装置であって、メモリアク
セスの制御を行うデータ処理回路およびそれを備えた画
像形成装置に関するものである。
【０００２】
【従来の技術】近年、マルチメディア機器が注目されて
おり、そこで取り扱われるデータは映像，音声および文
字等のすべてをデジタル信号として処理が行われる。こ
のデジタル信号に変換される情報において、特に映像の
データに関しては音声，文字のデータに比べ、その量は
膨大なものとなる。
おり、そこで取り扱われるデータは映像，音声および文
字等のすべてをデジタル信号として処理が行われる。こ
のデジタル信号に変換される情報において、特に映像の
データに関しては音声，文字のデータに比べ、その量は
膨大なものとなる。
【０００３】従来のこれらデジタル信号のデータを取り
扱うデータ処理回路および画像形成装置として、特開平
８−314793号公報に記載されるような、メモリアクセス
制御方法および該方法を適用した半導体集積回路および
画像復号装置がある。この半導体集積回路および画像復
号装置は、メモリに対する複数のアクセスを、その各ア
クセスの優先順位をそのときの状態に応じて変更し、そ
の変更された優先順位に応じてメモリアクセスの調停お
よびスケジューリングを行って、特定のメモリアクセス
への集中や無効期間の発生等を防止するように構成した
ものである。
扱うデータ処理回路および画像形成装置として、特開平
８−314793号公報に記載されるような、メモリアクセス
制御方法および該方法を適用した半導体集積回路および
画像復号装置がある。この半導体集積回路および画像復
号装置は、メモリに対する複数のアクセスを、その各ア
クセスの優先順位をそのときの状態に応じて変更し、そ
の変更された優先順位に応じてメモリアクセスの調停お
よびスケジューリングを行って、特定のメモリアクセス
への集中や無効期間の発生等を防止するように構成した
ものである。
【０００４】また、これまでの機種では、デジタル信号
として、特にそのデータ量が大きい画像データを処理す
るようなバーストリードの最中に、それより優先順位の
高いアクセスの要求が来た場合、バーストリードを途中
で止めて(アドレス，チップセレクト等の制御信号の出
力をすべて停止して)、その優先順位の高いアクセスを
開始しその処理が終わると、中断した制御信号を再出力
してバーストリードを再開する。
として、特にそのデータ量が大きい画像データを処理す
るようなバーストリードの最中に、それより優先順位の
高いアクセスの要求が来た場合、バーストリードを途中
で止めて(アドレス，チップセレクト等の制御信号の出
力をすべて停止して)、その優先順位の高いアクセスを
開始しその処理が終わると、中断した制御信号を再出力
してバーストリードを再開する。
【０００５】さらに、前記の動作とは逆に、優先順位の
高いＲＡＭのデータ出力制御、ＲＡＭのリフレッシュ制
御、あるいはＲＡＭへのデータ格納制御の処理中に、各
デバイスへのローカルリード等のアクセス要求が発生し
た場合、処理中のＲＡＭへのデータ出力制御、リフレッ
シュ制御、あるいはデータ格納制御である優先順位の高
い処理が終了してから、各デバイスの制御を行うデバイ
スのアクセス制御信号を出力し、アクセス要求として発
生したローカルリード等の処理を行っていた。
高いＲＡＭのデータ出力制御、ＲＡＭのリフレッシュ制
御、あるいはＲＡＭへのデータ格納制御の処理中に、各
デバイスへのローカルリード等のアクセス要求が発生し
た場合、処理中のＲＡＭへのデータ出力制御、リフレッ
シュ制御、あるいはデータ格納制御である優先順位の高
い処理が終了してから、各デバイスの制御を行うデバイ
スのアクセス制御信号を出力し、アクセス要求として発
生したローカルリード等の処理を行っていた。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな構成のデータ処理回路および画像形成装置におい
て、前記従来例で説明した特開平８−314793号公報に記
載された発明は、その状態に応じて優先順位を変えてい
るが、バーストリード等のように処理期間が長いアクセ
スの最中に優先順位の高いアクセスの要求が発生しても
バーストリードの処理が終了するまで待たなくてはいけ
ない。
うな構成のデータ処理回路および画像形成装置におい
て、前記従来例で説明した特開平８−314793号公報に記
載された発明は、その状態に応じて優先順位を変えてい
るが、バーストリード等のように処理期間が長いアクセ
スの最中に優先順位の高いアクセスの要求が発生しても
バーストリードの処理が終了するまで待たなくてはいけ
ない。
【０００７】また、バーストリードの処理を一旦中断し
て優先順位の高いアクセスの処理後に再開する場合に
は、アドレス、チップセレクト等の制御信号を再び出力
し直さなければならず、さらにはＲＯＭやＩＣカード等
の個々のデバイスによる出力遅延によっても、時間がか
かっていた。
て優先順位の高いアクセスの処理後に再開する場合に
は、アドレス、チップセレクト等の制御信号を再び出力
し直さなければならず、さらにはＲＯＭやＩＣカード等
の個々のデバイスによる出力遅延によっても、時間がか
かっていた。
【０００８】また、優先順位の高いアクセス要求の処理
中に優先順位の低い各デバイスのデータアクセス要求で
あるローカルリード等の処理が発生した場合、優先順位
の高い処理終了後にデバイスのアクセス制御信号を再出
力して、各デバイスにおいて発生した処理を行うことか
ら、その処理開始までの時間がかかるという問題があっ
た。
中に優先順位の低い各デバイスのデータアクセス要求で
あるローカルリード等の処理が発生した場合、優先順位
の高い処理終了後にデバイスのアクセス制御信号を再出
力して、各デバイスにおいて発生した処理を行うことか
ら、その処理開始までの時間がかかるという問題があっ
た。
【０００９】本発明は、前記従来技術の問題を解決する
ことに指向するものであり、バーストリード(優先順位
の低い要求)の処理最中に優先順位の高い要求のアクセ
ス処理が発生した場合に、優先順位の低い要求の処理を
完全に止めることなく、優先順位の低い要求の処理の途
中で前記の優先順位の高いアクセスの処理を行い、その
終了後における中断した処理の再開までの時間を短縮
し、さらには優先順位の高いアクセス処理中に発生した
ローカルリード(優先順位の低い要求)のデバイスへのア
クセス制御信号を出力させておき、優先順位の高いアク
セス処理の終了後に、出力させておいたアクセス制御信
号を用いて、優先順位の低い要求の処理開始時間を短縮
するデータ処理回路およびそれを備えた画像形成装置を
提供することを目的とする。
ことに指向するものであり、バーストリード(優先順位
の低い要求)の処理最中に優先順位の高い要求のアクセ
ス処理が発生した場合に、優先順位の低い要求の処理を
完全に止めることなく、優先順位の低い要求の処理の途
中で前記の優先順位の高いアクセスの処理を行い、その
終了後における中断した処理の再開までの時間を短縮
し、さらには優先順位の高いアクセス処理中に発生した
ローカルリード(優先順位の低い要求)のデバイスへのア
クセス制御信号を出力させておき、優先順位の高いアク
セス処理の終了後に、出力させておいたアクセス制御信
号を用いて、優先順位の低い要求の処理開始時間を短縮
するデータ処理回路およびそれを備えた画像形成装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、本発明に係るデータ処理回路およびそれを備えた画
像形成装置は、ＲＯＭやＩＣカード等の各デバイスとの
アクセス制御より、ＲＡＭのデータ出力制御あるいはリ
フレッシュ制御、さらにはホストコンピュータからＲＡ
Ｍへのデータ格納制御の方が優先順位を高いとする調停
を行う手段と、ＲＡＭや各デバイスとで共有され、その
間を接続するデータバスのＲＡＭと各デバイスとの間へ
挿入される双方向バッファを備えたことを特徴とする。
に、本発明に係るデータ処理回路およびそれを備えた画
像形成装置は、ＲＯＭやＩＣカード等の各デバイスとの
アクセス制御より、ＲＡＭのデータ出力制御あるいはリ
フレッシュ制御、さらにはホストコンピュータからＲＡ
Ｍへのデータ格納制御の方が優先順位を高いとする調停
を行う手段と、ＲＡＭや各デバイスとで共有され、その
間を接続するデータバスのＲＡＭと各デバイスとの間へ
挿入される双方向バッファを備えたことを特徴とする。
【００１１】また、ＲＡＭや各デバイスとで共有され、
その間を接続するデータバスのＲＡＭあるいは各デバイ
スと読み出し専用のデバイスとの間へ挿入される片方向
バッファを備えて構成したものである。
その間を接続するデータバスのＲＡＭあるいは各デバイ
スと読み出し専用のデバイスとの間へ挿入される片方向
バッファを備えて構成したものである。
【００１２】前記構成によれば、各デバイスの優先順位
の低い要求のアクセス処理中におけるＲＡＭへの優先順
位の高い要求により、デバイスからのアクセス制御信号
を出力したまま、データバスに挿入されたバッファへの
バッファ制御信号によって各デバイスをデータバスで分
離し、ＲＡＭへの優先順位の高い要求の動作を行うこと
ができる。
の低い要求のアクセス処理中におけるＲＡＭへの優先順
位の高い要求により、デバイスからのアクセス制御信号
を出力したまま、データバスに挿入されたバッファへの
バッファ制御信号によって各デバイスをデータバスで分
離し、ＲＡＭへの優先順位の高い要求の動作を行うこと
ができる。
【００１３】また、ＲＡＭへの優先順位の高い要求のア
クセス処理中における各デバイスの優先順位の低い要求
により、データバスに挿入されたバッファにより分離さ
れたデバイスからのアクセス制御信号を出力し、優先順
位の高い要求の動作終了後にバッファ制御信号によって
デバイスとデータバスを接続して、先に出力したままと
なっているデバイスのアクセス制御信号を用いて、すぐ
にデバイスのアクセス処理を開始することができる。
クセス処理中における各デバイスの優先順位の低い要求
により、データバスに挿入されたバッファにより分離さ
れたデバイスからのアクセス制御信号を出力し、優先順
位の高い要求の動作終了後にバッファ制御信号によって
デバイスとデータバスを接続して、先に出力したままと
なっているデバイスのアクセス制御信号を用いて、すぐ
にデバイスのアクセス処理を開始することができる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明にお
ける実施の形態を詳細に説明する。図１は本発明におけ
る実施の形態１の画像形成装置で、その一例であるプリ
ンタのコントローラの構成を示すブロック図である。図
１において、１はコントローラ、２はホストコンピュー
タ、３は、フォントデータ，プログラム，印刷データ等
の様々なデータを記憶しておく、フレキシブルディスク
装置やハードディスク装置からなるディスクドライブ、
４は、ユーザに現在の装置の状態を知らせたり、モード
指示を行うための入力をする操作パネル、５は実際に印
刷出力するための動作を行うプリンタエンジンである。
ける実施の形態を詳細に説明する。図１は本発明におけ
る実施の形態１の画像形成装置で、その一例であるプリ
ンタのコントローラの構成を示すブロック図である。図
１において、１はコントローラ、２はホストコンピュー
タ、３は、フォントデータ，プログラム，印刷データ等
の様々なデータを記憶しておく、フレキシブルディスク
装置やハードディスク装置からなるディスクドライブ、
４は、ユーザに現在の装置の状態を知らせたり、モード
指示を行うための入力をする操作パネル、５は実際に印
刷出力するための動作を行うプリンタエンジンである。
【００１５】また、６は、後述するプログラムＲＯＭに
格納されたプログラム、操作パネル４から入力されたモ
ード指示、およびホストコンピュータ２からのコマンド
によって、コントローラ１全体を制御するＣＰＵ、７は
ＣＰＵ６のワークメモリ，入力データのインプットバッ
ファメモリ，プリントデータのページバッファメモリ，
ダウンロードフォント用のメモリ等に使用するＲＡＭ、
８は操作パネル４から入力されたモード指示の内容など
を記憶しておく不揮発性のメモリのＮＶＲＡＭ、９はコ
ントローラ１の制御を行うプログラムが格納されている
プログラムＲＯＭ、10はフォントのパターンデータなど
を記憶するフォントＲＯＭ、11はフォントデータやプロ
グラムを格納し装置外部から供給するＩＣカードであ
る。
格納されたプログラム、操作パネル４から入力されたモ
ード指示、およびホストコンピュータ２からのコマンド
によって、コントローラ１全体を制御するＣＰＵ、７は
ＣＰＵ６のワークメモリ，入力データのインプットバッ
ファメモリ，プリントデータのページバッファメモリ，
ダウンロードフォント用のメモリ等に使用するＲＡＭ、
８は操作パネル４から入力されたモード指示の内容など
を記憶しておく不揮発性のメモリのＮＶＲＡＭ、９はコ
ントローラ１の制御を行うプログラムが格納されている
プログラムＲＯＭ、10はフォントのパターンデータなど
を記憶するフォントＲＯＭ、11はフォントデータやプロ
グラムを格納し装置外部から供給するＩＣカードであ
る。
【００１６】さらに、12は、ホストコンピュータ２と通
信を行う、通常はセントロニクスＩ／Ｆ(インターフェ
イス)，ＲＳ−232Ｃ等の規格からなるホストＩ／Ｆ、13
はディスクドライブ３と通信を行うためのディスクＩ／
Ｆ、14は操作パネル４とコマンドやステータスの通信を
行うパネルＩ／Ｆ、15はプリンタエンジン５とコマンド
やステータスおよび印刷データの通信を行うエンジンＩ
／Ｆ、16は、セントロニクスやＲＳ−232ＣおよびＡppl
e talk，ＴＣＰ／ＩＰプロトコルのネットワーク等のＩ
／Ｆを有し、各Ｉ／Ｆに対応したホストコンピュータ２
などからのデータを受け取ることができるオプションボ
ードである。
信を行う、通常はセントロニクスＩ／Ｆ(インターフェ
イス)，ＲＳ−232Ｃ等の規格からなるホストＩ／Ｆ、13
はディスクドライブ３と通信を行うためのディスクＩ／
Ｆ、14は操作パネル４とコマンドやステータスの通信を
行うパネルＩ／Ｆ、15はプリンタエンジン５とコマンド
やステータスおよび印刷データの通信を行うエンジンＩ
／Ｆ、16は、セントロニクスやＲＳ−232ＣおよびＡppl
e talk，ＴＣＰ／ＩＰプロトコルのネットワーク等のＩ
／Ｆを有し、各Ｉ／Ｆに対応したホストコンピュータ２
などからのデータを受け取ることができるオプションボ
ードである。
【００１７】また、図２は本実施の形態１におけるデー
タ処理回路であり、データバスの接続構成例を示すブロ
ック図である。ここで、前記図１で説明した構成要件と
対応するものには同一の符号を付してこれを示す。図２
において、５はプリンタエンジン、６はＣＰＵ、７はＲ
ＡＭ、８はＮＶＲＡＭ、９はプログラムＲＯＭ、10はフ
ォントＲＯＭ、11はＩＣカード、16はオプションボー
ド、20はＣＰＵＩ／Ｆ，エンジンＩ／Ｆ，アクセス信号
制御，データバス制御等の機能を有するＡＳＩＣ(Appli
cation Specific Integrated Circuit)、21は、ＡＳＩ
Ｃ20と共通のデータバスを介して接続されるＲＡＭ７
と、それ以外のデバイスであるＮＶＲＡＭ８，プログラ
ムＲＯＭ９，フォントＲＯＭ10，ＩＣカード11等を分離
／接続する双方向性のバッファとトライステートゲート
からなる双方向バッファ、22は別のＡＳＩＣである。さ
らに、図３は本実施の形態１の図２に示すデータ処理回
路の各制御信号の関係を示すタイミングチャートであ
る。
タ処理回路であり、データバスの接続構成例を示すブロ
ック図である。ここで、前記図１で説明した構成要件と
対応するものには同一の符号を付してこれを示す。図２
において、５はプリンタエンジン、６はＣＰＵ、７はＲ
ＡＭ、８はＮＶＲＡＭ、９はプログラムＲＯＭ、10はフ
ォントＲＯＭ、11はＩＣカード、16はオプションボー
ド、20はＣＰＵＩ／Ｆ，エンジンＩ／Ｆ，アクセス信号
制御，データバス制御等の機能を有するＡＳＩＣ(Appli
cation Specific Integrated Circuit)、21は、ＡＳＩ
Ｃ20と共通のデータバスを介して接続されるＲＡＭ７
と、それ以外のデバイスであるＮＶＲＡＭ８，プログラ
ムＲＯＭ９，フォントＲＯＭ10，ＩＣカード11等を分離
／接続する双方向性のバッファとトライステートゲート
からなる双方向バッファ、22は別のＡＳＩＣである。さ
らに、図３は本実施の形態１の図２に示すデータ処理回
路の各制御信号の関係を示すタイミングチャートであ
る。
【００１８】このように構成された、本実施の形態１に
おけるプリンタのコントローラ１内に図２に示すブロッ
ク図のようなデータ処理回路のデータバスの接続を構成
し、そのデータ処理回路によるメモリアクセス制御の動
作を図３のタイミングチャートを参照しながら説明す
る。
おけるプリンタのコントローラ１内に図２に示すブロッ
ク図のようなデータ処理回路のデータバスの接続を構成
し、そのデータ処理回路によるメモリアクセス制御の動
作を図３のタイミングチャートを参照しながら説明す
る。
【００１９】まず、図２に示すように、ＡＳＩＣ20に接
続されているプリンタエンジン５からＲＡＭ７に格納さ
れているビデオデータの出力(優先順位の高い)要求が発
生したとき、例えば、ＲＡＭ７は共有するデータバスを
介して、デバイスの１つであるＩＣカード11からバース
トリードの(優先順位の低い要求である)動作を行ってい
るとする。
続されているプリンタエンジン５からＲＡＭ７に格納さ
れているビデオデータの出力(優先順位の高い)要求が発
生したとき、例えば、ＲＡＭ７は共有するデータバスを
介して、デバイスの１つであるＩＣカード11からバース
トリードの(優先順位の低い要求である)動作を行ってい
るとする。
【００２０】図３に示す各クロック毎のバーストリード
処理の切れ目(Ｒ７からＲ０)において、ＡＳＩＣ20はビ
デオデータ出力の要求処理を挿入させる。このとき、Ｒ
１(図３に示す矢印Ａ)のタイミングでは、バーストリー
ド処理のデバイスアクセス制御信号(ＡＤＤress，／Ｃ
Ｓ，／Ｒead)を出力した状態で、バッファ制御信号(Ｄ
ＩＲ，／ＯＥ)によって(信号の変化は図示せず)、双方
向バッファ21はＲＡＭ７とその他の各デバイス(この例
ではＩＣカード11)とをデータバス上で切り離す。これ
により、ビデオデータ要求の処理はＤＭＡにより、ＲＡ
Ｍ７からＲＡＭアクセス制御信号の指定するビデオデー
タをＡＳＩＣ20へ取り込み、さらにプリンタエンジン５
へ送られ印刷出力される。このとき、先にバーストリー
ドを行っていたデバイスアクセス制御信号はＲ５(図３
に示す矢印Ｂ)の状態で、デバイスは待機状態となって
いる。ＲＡＭ７からのビデオデータの出力が終了した
後、バッファ制御信号によって切り離したデータバスの
接続を行って、Ｒ５の次のＲ６へ移りバーストリードの
動作を再開させる。
処理の切れ目(Ｒ７からＲ０)において、ＡＳＩＣ20はビ
デオデータ出力の要求処理を挿入させる。このとき、Ｒ
１(図３に示す矢印Ａ)のタイミングでは、バーストリー
ド処理のデバイスアクセス制御信号(ＡＤＤress，／Ｃ
Ｓ，／Ｒead)を出力した状態で、バッファ制御信号(Ｄ
ＩＲ，／ＯＥ)によって(信号の変化は図示せず)、双方
向バッファ21はＲＡＭ７とその他の各デバイス(この例
ではＩＣカード11)とをデータバス上で切り離す。これ
により、ビデオデータ要求の処理はＤＭＡにより、ＲＡ
Ｍ７からＲＡＭアクセス制御信号の指定するビデオデー
タをＡＳＩＣ20へ取り込み、さらにプリンタエンジン５
へ送られ印刷出力される。このとき、先にバーストリー
ドを行っていたデバイスアクセス制御信号はＲ５(図３
に示す矢印Ｂ)の状態で、デバイスは待機状態となって
いる。ＲＡＭ７からのビデオデータの出力が終了した
後、バッファ制御信号によって切り離したデータバスの
接続を行って、Ｒ５の次のＲ６へ移りバーストリードの
動作を再開させる。
【００２１】このように、データバスを双方向バッファ
21によりＲＡＭ７とその他のデバイスを分離すること
で、優先順位の異なる要求に対応するデータバスの負荷
を低減でき、さらに、バーストリードの途中から再びデ
ータ出力を行う各デバイスによる出力遅延を少なくで
き、一旦中断したバーストリードの再開処理時間を短く
することができる。
21によりＲＡＭ７とその他のデバイスを分離すること
で、優先順位の異なる要求に対応するデータバスの負荷
を低減でき、さらに、バーストリードの途中から再びデ
ータ出力を行う各デバイスによる出力遅延を少なくで
き、一旦中断したバーストリードの再開処理時間を短く
することができる。
【００２２】次に、図４は本発明における実施の形態２
の画像形成装置に備えたデータ処理回路であり、データ
バスの接続構成例を示すブロック図である。ここで、図
４は前記実施の形態１を示す図２とほぼ同様の構成であ
り、その構成部材に対応し実質的に同等のものには同一
の符号を付してこれを示し、その重複する分部は省略し
異なる部分のみを説明する。図４において、２はセント
ロニクスＩ／Ｆを介して後述するＡＳＩＣと接続される
ホストコンピュータ、23はＣＰＵＩ／Ｆ，エンジンＩ／
Ｆ，ホストＩ／Ｆ，アクセス信号制御，データバス制御
等の機能を有するＡＳＩＣである。また、図５は本実施
の形態２の図４に示すデータ処理回路の各制御信号の関
係を示すタイミングチャートである。
の画像形成装置に備えたデータ処理回路であり、データ
バスの接続構成例を示すブロック図である。ここで、図
４は前記実施の形態１を示す図２とほぼ同様の構成であ
り、その構成部材に対応し実質的に同等のものには同一
の符号を付してこれを示し、その重複する分部は省略し
異なる部分のみを説明する。図４において、２はセント
ロニクスＩ／Ｆを介して後述するＡＳＩＣと接続される
ホストコンピュータ、23はＣＰＵＩ／Ｆ，エンジンＩ／
Ｆ，ホストＩ／Ｆ，アクセス信号制御，データバス制御
等の機能を有するＡＳＩＣである。また、図５は本実施
の形態２の図４に示すデータ処理回路の各制御信号の関
係を示すタイミングチャートである。
【００２３】以上のように構成され、データ処理回路の
データバスの接続構成例を示す図４のブロック図と、そ
のデータ処理回路によるメモリアクセス制御の動作を図
５のタイミングチャートを参照しながら説明する。
データバスの接続構成例を示す図４のブロック図と、そ
のデータ処理回路によるメモリアクセス制御の動作を図
５のタイミングチャートを参照しながら説明する。
【００２４】いま、プリンタエンジン５とＲＡＭ７間に
おいて印刷するビデオデータのデータ出力制御(優先順
位の高い要求)の処理中とき、各デバイスの中からのロ
ーカルリード等のアクセス(優先順位の低い)要求が発生
すると(図５に示す矢印Ｃ)、Ｒ１のタイミングで、その
デバイスのデバイスアクセス制御信号(ＡＤＤress，／
ＣＳ，／Ｒead)を出力した状態で待機する。このとき前
記したＲＡＭ７のデータ出力制御がアクセス処理中であ
ることから、バッファ制御信号は(／ＣＥ；Ｈ)の状態
で、各デバイスとデータバスとは双方向バッファ21によ
り切り離されている。その後、Ｒ５(図５に示す矢印Ｄ)
で前記の制御処理中のものが終了したことを確認する
と、次のＲ６においてバッファ制御信号を(／ＣＥ；Ｌ)
の状態として、アクセス要求の発生したデバイスとデー
タバスを接続して、前記出力した状態で待機していたデ
バイスアクセス制御信号によるローカルリード等のアク
セス要求が直ちに実行される。
おいて印刷するビデオデータのデータ出力制御(優先順
位の高い要求)の処理中とき、各デバイスの中からのロ
ーカルリード等のアクセス(優先順位の低い)要求が発生
すると(図５に示す矢印Ｃ)、Ｒ１のタイミングで、その
デバイスのデバイスアクセス制御信号(ＡＤＤress，／
ＣＳ，／Ｒead)を出力した状態で待機する。このとき前
記したＲＡＭ７のデータ出力制御がアクセス処理中であ
ることから、バッファ制御信号は(／ＣＥ；Ｈ)の状態
で、各デバイスとデータバスとは双方向バッファ21によ
り切り離されている。その後、Ｒ５(図５に示す矢印Ｄ)
で前記の制御処理中のものが終了したことを確認する
と、次のＲ６においてバッファ制御信号を(／ＣＥ；Ｌ)
の状態として、アクセス要求の発生したデバイスとデー
タバスを接続して、前記出力した状態で待機していたデ
バイスアクセス制御信号によるローカルリード等のアク
セス要求が直ちに実行される。
【００２５】なお、前記実施の形態１および実施の形態
２においてバーストリードの途中に、データ出力制御と
してビデオデータをＲＡＭ７から読み出す場合を説明し
たが、ＲＡＭ７のリフレッシュ動作、ホストコンピュー
タ２からＲＡＭ７へのデータ格納動作を行う制御等の場
合であっても前記と同様の動作を行うことができる。
２においてバーストリードの途中に、データ出力制御と
してビデオデータをＲＡＭ７から読み出す場合を説明し
たが、ＲＡＭ７のリフレッシュ動作、ホストコンピュー
タ２からＲＡＭ７へのデータ格納動作を行う制御等の場
合であっても前記と同様の動作を行うことができる。
【００２６】また、図６は本発明における実施の形態３
の画像形成装置に備えたデータ処理回路であり、データ
バスの接続構成例を示すブロック図である。ここで、図
６は前記実施の形態２を示す図４の構成部材とほぼ同一
のものからなり、異なる点は図４の双方向バッファ21に
代えて後述する片方向バッファとして、さらに、データ
バスのＲＡＭ７あるいは各デバイスと読み出し専用のデ
バイスとの間に挿入されたものである。図６において、
24は、共通のデータバスを介して接続されるＡＳＩＣ2
3、ＲＡＭ７、およびＮＶＲＡＭ８等のデバイスと、そ
れ以外の読み出し専用のデバイスであるプログラムＲＯ
Ｍ９，フォントＲＯＭ10，ＩＣカード11を分離／接続す
る片方向性のバッファとトライステートゲートからなる
片方向バッファである。
の画像形成装置に備えたデータ処理回路であり、データ
バスの接続構成例を示すブロック図である。ここで、図
６は前記実施の形態２を示す図４の構成部材とほぼ同一
のものからなり、異なる点は図４の双方向バッファ21に
代えて後述する片方向バッファとして、さらに、データ
バスのＲＡＭ７あるいは各デバイスと読み出し専用のデ
バイスとの間に挿入されたものである。図６において、
24は、共通のデータバスを介して接続されるＡＳＩＣ2
3、ＲＡＭ７、およびＮＶＲＡＭ８等のデバイスと、そ
れ以外の読み出し専用のデバイスであるプログラムＲＯ
Ｍ９，フォントＲＯＭ10，ＩＣカード11を分離／接続す
る片方向性のバッファとトライステートゲートからなる
片方向バッファである。
【００２７】このように構成された、本実施の形態３に
おいて、前記実施の形態１または実施の形態２に記載し
て説明したように、優先順位の低い要求(読み出し専用
のデバイスからのバーストリード等)のアクセス処理中
に、ＲＡＭ７のデータ出力動作である優先順位の高い要
求が発生した時の動作、あるいは優先順位の高い要求の
アクセス処理中に優先順位の低い要求(読み出し専用の
デバイスからのローカルリード等)が発生した時の動作
は、両方向バッファ21に代えて片方向バッファ24により
読み出し専用のデバイスにて行われる以外は同様である
ことからその詳細な説明は省略する。また、本実施の形
態３において、ＩＣカード11を読み出し専用のデバイス
として説明したが、本実施の形態で例としたプリンタの
コントローラでは、フォントデータやプログラムを格納
し装置外部から供給する用途に使用するためであり、別
使用の目的に応じて書き込みを行うことも可能であり、
この使用目的に限定するものではない。
おいて、前記実施の形態１または実施の形態２に記載し
て説明したように、優先順位の低い要求(読み出し専用
のデバイスからのバーストリード等)のアクセス処理中
に、ＲＡＭ７のデータ出力動作である優先順位の高い要
求が発生した時の動作、あるいは優先順位の高い要求の
アクセス処理中に優先順位の低い要求(読み出し専用の
デバイスからのローカルリード等)が発生した時の動作
は、両方向バッファ21に代えて片方向バッファ24により
読み出し専用のデバイスにて行われる以外は同様である
ことからその詳細な説明は省略する。また、本実施の形
態３において、ＩＣカード11を読み出し専用のデバイス
として説明したが、本実施の形態で例としたプリンタの
コントローラでは、フォントデータやプログラムを格納
し装置外部から供給する用途に使用するためであり、別
使用の目的に応じて書き込みを行うことも可能であり、
この使用目的に限定するものではない。
【００２８】以上のことから、双方向バッファ21あるい
は片方向バッファ24によりデータバスから切り離された
各デバイスにおいて、アクセス要求が発生したときにデ
バイスアクセス制御信号を出力待機し、優先順位の高い
処理が終了してバッファ制御信号により各デバイスが双
方向バッファ21(片方向バッファ24)によって接続される
と、すぐに待機していたデバイスアクセス制御信号を獲
得することができ、発生していたアクセス要求を実行す
ることができる。
は片方向バッファ24によりデータバスから切り離された
各デバイスにおいて、アクセス要求が発生したときにデ
バイスアクセス制御信号を出力待機し、優先順位の高い
処理が終了してバッファ制御信号により各デバイスが双
方向バッファ21(片方向バッファ24)によって接続される
と、すぐに待機していたデバイスアクセス制御信号を獲
得することができ、発生していたアクセス要求を実行す
ることができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ＲＡＭや各デバイスと共有して接続されるデータバスに
双方向(片方向)バッファを設けることにより、データバ
スの各優先順位に対応した切り換え動作の負荷を低減
し、かつデータの伝搬遅延を抑えることができ、さらに
は、ＲＡＭと各デバイスとのバーストリード等の長期間
データバスを専有する処理中において、その処理が途中
で中断されても再開させる時間を短縮することができ、
結果として処理速度を速くすることができる。
ＲＡＭや各デバイスと共有して接続されるデータバスに
双方向(片方向)バッファを設けることにより、データバ
スの各優先順位に対応した切り換え動作の負荷を低減
し、かつデータの伝搬遅延を抑えることができ、さらに
は、ＲＡＭと各デバイスとのバーストリード等の長期間
データバスを専有する処理中において、その処理が途中
で中断されても再開させる時間を短縮することができ、
結果として処理速度を速くすることができる。
【００３０】また、優先順位の高いアクセス処理中に発
生した各デバイスのローカルリード等の優先順位の低い
アクセス要求であるデバイスアクセス制御信号を出力待
機させて、優先順位の高いアクセス処理の終了後に、バ
ッファ制御信号によって双方向(片方向)バッファが待機
しているデバイスとデータバスを接続するときのデバイ
スアクセス制御信号の獲得時間を短縮し、その処理速度
を向上させることができという効果を奏する。
生した各デバイスのローカルリード等の優先順位の低い
アクセス要求であるデバイスアクセス制御信号を出力待
機させて、優先順位の高いアクセス処理の終了後に、バ
ッファ制御信号によって双方向(片方向)バッファが待機
しているデバイスとデータバスを接続するときのデバイ
スアクセス制御信号の獲得時間を短縮し、その処理速度
を向上させることができという効果を奏する。
【図１】本発明における実施の形態１の画像形成装置
で、その一例であるプリンタのコントローラの構成を示
すブロック図
で、その一例であるプリンタのコントローラの構成を示
すブロック図
【図２】本実施の形態１におけるデータ処理回路であ
り、データバスの接続構成例を示すブロック図
り、データバスの接続構成例を示すブロック図
【図３】本実施の形態１の図２に示すデータ処理回路の
各制御信号の関係を示すタイミングチャート
各制御信号の関係を示すタイミングチャート
【図４】本発明における実施の形態２の画像形成装置に
備えたデータ処理回路であり、データバスの接続構成例
を示すブロック図
備えたデータ処理回路であり、データバスの接続構成例
を示すブロック図
【図５】本実施の形態２の図４に示すデータ処理回路の
各制御信号の関係を示すタイミングチャート
各制御信号の関係を示すタイミングチャート
【図６】本発明における実施の形態３の画像形成装置に
備えたデータ処理回路であり、データバスの接続構成例
を示すブロック図
備えたデータ処理回路であり、データバスの接続構成例
を示すブロック図
１ コントローラ ２ ホストコンピュータ ３ ディスクドライブ ４ 操作パネル ５ プリンタエンジン ６ ＣＰＵ ７ ＲＡＭ ８ ＮＶＲＡＭ ９ プログラムＲＯＭ 10 フォントＲＯＭ 11 ＩＣカード 12 ホストＩ／Ｆ 13 ディスクＩ／Ｆ 14 パネルＩ／Ｆ 15 エンジンＩ／Ｆ 16 オプションボード 20，23 ＡＳＩＣ 21 双方向バッファ 22 別のＡＳＩＣ 24 片方向バッファ。
Claims (11)
- 【請求項１】 ＲＯＭやＩＣカード等の各デバイスとの
アクセス制御より、ＲＡＭのデータ出力制御、ＲＡＭへ
のリフレッシュ制御あるいはホストコンピュータからＲ
ＡＭへのデータ格納制御の方が優先順位を高いとする調
停を行うデータ処理回路であって、前記ＲＡＭや前記各
デバイスとで共有され、その間を接続するデータバスの
ＲＡＭと各デバイスとの間へ挿入される双方向バッファ
を備えたことを特徴とするデータ処理回路。 - 【請求項２】 ＲＯＭやＩＣカード等の各デバイスとの
アクセス制御より、ＲＡＭのデータ出力制御、ＲＡＭへ
のリフレッシュ制御あるいはホストコンピュータからＲ
ＡＭへのデータ格納制御の方が優先順位を高いとする調
停を行うデータ処理回路であって、前記ＲＡＭや前記各
デバイスとで共有され、その間を接続するデータバスの
ＲＡＭあるいは各デバイスと読み出し専用のデバイスと
の間へ挿入される片方向バッファを備えたことを特徴と
するデータ処理回路。 - 【請求項３】 前記データ処理回路は、各デバイスの優
先順位の低い要求のアクセス処理中においてＲＡＭへの
優先順位の高い要求により、デバイスからのアクセス制
御信号は出力したまま、データバスに挿入されたバッフ
ァのバッファ制御信号によって前記デバイスを前記デー
タバスで分離し、前記ＲＡＭへの優先順位の高い要求の
動作を行うことを特徴とする請求項１または２記載のデ
ータ処理回路。 - 【請求項４】 前記データ処理回路は、ＲＡＭへの優先
順位の高い要求のアクセス処理中における各デバイスの
優先順位の低い要求により、データバスに挿入されたバ
ッファにより分離されるデバイスからアクセス制御信号
を出力し、前記優先順位の高い要求の動作終了後にバッ
ファ制御信号によって前記デバイスと前記データバスを
接続して、前記優先順位の低い要求の動作を行うことを
特徴とする請求項１または２記載のデータ処理回路。 - 【請求項５】 ＲＯＭやＩＣカード等の各デバイスとの
アクセス制御より、ＲＡＭのデータ出力制御、ＲＡＭへ
のリフレッシュ制御あるいはホストコンピュータからＲ
ＡＭへのデータ格納制御の方が優先順位を高いとする調
停を行う手段と、前記ＲＡＭや前記各デバイスとで共有
され、その間を接続するデータバスのＲＡＭと各デバイ
スとの間へ挿入される双方向バッファを備えたデータ処
理回路を有する画像形成装置であって、 前記各デバイスの優先順位の低い要求のアクセス処理中
において前記ＲＡＭへの優先順位の高い要求により、デ
バイスからのアクセス制御信号は出力したまま、前記デ
ータバスに挿入された前記双方向バッファのバッファ制
御信号によって前記デバイスを前記データバスで分離
し、前記ＲＡＭへの優先順位の高い要求の動作を行うこ
とを特徴とする画像形成装置。 - 【請求項６】 ＲＯＭやＩＣカード等の各デバイスとの
アクセス制御より、ＲＡＭのデータ出力制御、ＲＡＭへ
のリフレッシュ制御あるいはホストコンピュータからＲ
ＡＭへのデータ格納制御の方が優先順位を高いとする調
停を行う手段と、前記ＲＡＭや前記各デバイスとで共有
され、その間を接続するデータバスのＲＡＭと各デバイ
スとの間へ挿入される双方向バッファを備えたデータ処
理回路を有する画像形成装置であって、 前記ＲＡＭへの優先順位の高い要求のアクセス処理中に
おける前記各デバイスの優先順位の低い要求により、前
記データバスに挿入された双方向バッファにより分離さ
れるデバイスからアクセス制御信号を出力し、前記優先
順位の高い要求の動作終了後にバッファ制御信号によっ
て前記デバイスと前記データバスを接続して、前記優先
順位の低い要求の動作を行うことを特徴とする画像形成
装置。 - 【請求項７】 ＲＯＭやＩＣカード等の各デバイスとの
アクセス制御より、ＲＡＭのデータ出力制御、ＲＡＭへ
のリフレッシュ制御あるいはホストコンピュータからＲ
ＡＭへのデータ格納制御の方が優先順位を高いとする調
停を行う手段と、前記ＲＡＭや前記各デバイスとで共有
され、その間を接続するデータバスのＲＡＭあるいは各
デバイスと読み出し専用のデバイスとの間へ挿入される
片方向バッファを備えたデータ処理回路を有する画像形
成装置であって、 前記読み出し専用のデバイスの優先順位の低い要求のア
クセス処理中において前記ＲＡＭへの優先順位の高い要
求により、デバイスからのアクセス制御信号は出力した
まま、前記データバスに挿入された前記片方向バッファ
のバッファ制御信号によって前記デバイスを前記データ
バスで分離し、前記ＲＡＭへの優先順位の高い要求の動
作を行うことを特徴とする画像形成装置。 - 【請求項８】 ＲＯＭやＩＣカード等の各デバイスとの
アクセス制御より、ＲＡＭのデータ出力制御、ＲＡＭへ
のリフレッシュ制御あるいはホストコンピュータからＲ
ＡＭへのデータ格納制御の方が優先順位を高いとする調
停を行う手段と、前記ＲＡＭや前記各デバイスとで共有
され、その間を接続するデータバスのＲＡＭあるいは各
デバイスと読み出し専用のデバイスとの間へ挿入される
片方向バッファを備えたデータ処理回路を有する画像形
成装置であって、 前記ＲＡＭへの優先順位の高い要求のアクセス処理中に
おける前記読み出し専用のデバイスの優先順位の低い要
求により、前記データバスに挿入された片方向バッファ
により分離されるデバイスからアクセス制御信号を出力
し、前記優先順位の高い要求の動作終了後にバッファ制
御信号によって前記デバイスと前記データバスを接続し
て、前記優先順位の低い要求の動作を行うことを特徴と
する画像形成装置。 - 【請求項９】 前記画像形成装置におけるＲＡＭへの優
先順位の高い要求のアクセス制御は、前記ＲＡＭからビ
デオデータを取り込み印刷出力を行うプリンタエンジン
へ出力するデータ出力動作、前記ＲＡＭのリフレッシュ
動作、あるいはホストコンピュータから前記ＲＡＭへの
データ格納動作の何れか１つであることを特徴とする請
求項５，６，７または８記載の画像形成装置。 - 【請求項１０】 前記画像形成装置における各デバイス
の優先順位の低い要求のアクセス制御は、前記各デバイ
スのバーストリードあるいはローカルリードの動作であ
ることを特徴とする請求項５または６記載の画像形成装
置。 - 【請求項１１】 前記画像形成装置における読み出し専
用のデバイスの優先順位の低い要求のアクセス制御は、
前記読み出し専用のデバイスのバーストリードあるいは
ローカルリードの動作であることを特徴とする請求項７
または８記載の画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10774198A JPH11110334A (ja) | 1997-04-18 | 1998-04-17 | データ処理回路およびそれを備えた画像形成装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10166497 | 1997-04-18 | ||
| JP21067997 | 1997-08-05 | ||
| JP9-210679 | 1997-08-05 | ||
| JP9-101664 | 1997-08-05 | ||
| JP10774198A JPH11110334A (ja) | 1997-04-18 | 1998-04-17 | データ処理回路およびそれを備えた画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110334A true JPH11110334A (ja) | 1999-04-23 |
Family
ID=27309520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10774198A Pending JPH11110334A (ja) | 1997-04-18 | 1998-04-17 | データ処理回路およびそれを備えた画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427031B2 (en) | 2002-09-06 | 2008-09-23 | Renesas Technology Corp. | Semiconductor memory device |
-
1998
- 1998-04-17 JP JP10774198A patent/JPH11110334A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427031B2 (en) | 2002-09-06 | 2008-09-23 | Renesas Technology Corp. | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01277928A (ja) | 印刷装置 | |
| IL134870A (en) | Data transfer system for use in an information processing system | |
| US20060190637A1 (en) | Control apparatus, information processing apparatus, and data transferring method | |
| US7321438B2 (en) | Parallel processing for a first and second image data from one input image | |
| JPH10334037A (ja) | 通信ｄｍａ装置 | |
| US6122699A (en) | Data processing apparatus with bus intervention means for controlling interconnection of plural busses | |
| JPH11110334A (ja) | データ処理回路およびそれを備えた画像形成装置 | |
| JP3728641B2 (ja) | 画像形成装置 | |
| JP2000155738A (ja) | データ処理装置 | |
| JP3028998B2 (ja) | Ｄｍａ転送回路 | |
| JP2594673B2 (ja) | データ処理方法 | |
| JPH05120201A (ja) | データ処理装置 | |
| JPH0312768A (ja) | Ｉ／ｏコントローラ | |
| JPH08278939A (ja) | データ転送方法及びデータ転送装置 | |
| JPH02207363A (ja) | データ転送制御方式、デバイスコントローラ、およびメモリ・コントローラ | |
| JPH0374752A (ja) | ダイレクトメモリアクセス再開方式 | |
| JPH01291353A (ja) | データ転送制御装置 | |
| JP2006023808A (ja) | データ転送装置及びデータ転送方法 | |
| JPS6336543B2 (ja) | ||
| JPH05173936A (ja) | データ転送処理装置 | |
| JP2001101127A (ja) | データ読み書き装置及び該データ読み書き装置を備えた画像処理装置 | |
| JP2002278915A (ja) | 画像データ転送装置 | |
| JPH10283305A (ja) | 情報処理システム | |
| JP2001191620A (ja) | プリンタコントローラの制御方法及び該プリンタコントローラの制御方法を記録した記録媒体 | |
| JPS60186955A (ja) | Ｄｍａ制御方式 |