JPH1093362A - Ｏｔａおよびそれに用いる可変電流分配出力回路 - Google Patents
Ｏｔａおよびそれに用いる可変電流分配出力回路Info
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- JPH1093362A JPH1093362A JP8265217A JP26521796A JPH1093362A JP H1093362 A JPH1093362 A JP H1093362A JP 8265217 A JP8265217 A JP 8265217A JP 26521796 A JP26521796 A JP 26521796A JP H1093362 A JPH1093362 A JP H1093362A
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- 239000004065 semiconductor Substances 0.000 abstract description 3
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
- H03D7/14—Balanced arrangements
- H03D7/1425—Balanced arrangements with transistors
- H03D7/1433—Balanced arrangements with transistors using bipolar transistors
-
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- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
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- H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
- H03D2200/0001—Circuit elements of demodulators
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- H03D2200/0088—Reduction of intermodulation, nonlinearities, adjacent channel interference; intercept points of harmonics or intermodulation products
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】半導体集積回路上に形成される、Ｓ／Ｎ劣化の
少ないＯＴＡ、及びこれに用いる可変電流分配出力回路
の提供。 【解決手段】入力対、および出力対を構成する２つのト
ランジスタに差動入力信号が印加され、エミッタ抵抗を
介して定電流源で駆動され、それぞれの出力端子には、
それぞれの出力電流で駆動され、入力が共通接続された
差動対が接続され、前記差動対への入力電圧により出力
電流が設定されるか、ＯＴＡの出力対を構成するそれぞ
れの出力端子には、それぞれの出力電流で駆動され、入
力が共通接続された差動対が接続され、さらに前記２対
の差動対と入力が交叉接続され、定電流源で駆動される
極性の異なる２対の差動対が直列に接続され、前記差動
対への入力電圧により直列接続された２対の差動対の出
力対からの出力電流が設定される。
少ないＯＴＡ、及びこれに用いる可変電流分配出力回路
の提供。 【解決手段】入力対、および出力対を構成する２つのト
ランジスタに差動入力信号が印加され、エミッタ抵抗を
介して定電流源で駆動され、それぞれの出力端子には、
それぞれの出力電流で駆動され、入力が共通接続された
差動対が接続され、前記差動対への入力電圧により出力
電流が設定されるか、ＯＴＡの出力対を構成するそれぞ
れの出力端子には、それぞれの出力電流で駆動され、入
力が共通接続された差動対が接続され、さらに前記２対
の差動対と入力が交叉接続され、定電流源で駆動される
極性の異なる２対の差動対が直列に接続され、前記差動
対への入力電圧により直列接続された２対の差動対の出
力対からの出力電流が設定される。
Description
【０００１】
【発明の属する技術分野】本発明は、差動回路に関し、
特に半導体集積回路上に形成して好適な、オペレーショ
ナルトランスコンダクタンスアンプ（Ｏperational Ｔr
ansconductanceＡｍｐ；「ＯＴＡ」と略記する）、及び
その出力回路に関する。
特に半導体集積回路上に形成して好適な、オペレーショ
ナルトランスコンダクタンスアンプ（Ｏperational Ｔr
ansconductanceＡｍｐ；「ＯＴＡ」と略記する）、及び
その出力回路に関する。
【０００２】
【従来の技術】この種の従来のバイポーラＯＴＡとして
は、図４に示すような「ギルバートゲインセル」の名で
知られたバイポーラＯＴＡがある。なお、ギルバートゲ
インセルについては、文献（B.Gilbert,“A Precise Fo
ur-Quadrant Analog Multiplier with Subnanosecond r
esponse",IEEE J. Solid-State Circuits, vol.SC-3, n
o.4, pp.353-365, Dec. 1968）等の記載が参照される。
は、図４に示すような「ギルバートゲインセル」の名で
知られたバイポーラＯＴＡがある。なお、ギルバートゲ
インセルについては、文献（B.Gilbert,“A Precise Fo
ur-Quadrant Analog Multiplier with Subnanosecond r
esponse",IEEE J. Solid-State Circuits, vol.SC-3, n
o.4, pp.353-365, Dec. 1968）等の記載が参照される。
【０００３】始めに、図４に示した従来技術を説明す
る。
る。
【０００４】ベース幅変調を無視すれば、トランジスタ
のコレクタ電流Ｉｃとベース−エミッタ間電圧ＶBEの関
係は、次式（１）で与えられる。
のコレクタ電流Ｉｃとベース−エミッタ間電圧ＶBEの関
係は、次式（１）で与えられる。
【０００５】
【数１】
【０００６】上式（１）において、ＩSは単位トランジ
スタの飽和電流、ＶTは熱電圧であり、ＶT＝ｋＴ／ｑと
表される。ただし、ｑは単位電子電荷、ｋはボルツマン
定数、Ｔは絶対温度である。
スタの飽和電流、ＶTは熱電圧であり、ＶT＝ｋＴ／ｑと
表される。ただし、ｑは単位電子電荷、ｋはボルツマン
定数、Ｔは絶対温度である。
【０００７】以下の回路解析においてはトランジスタの
直流電流増幅率は十分「１」に近いものとして、ベース
電流を無視する。
直流電流増幅率は十分「１」に近いものとして、ベース
電流を無視する。
【０００８】ギルバートゲインセルにおいては、図４に
示すように、入力信号をベースに入力しエミッタ抵抗Ｒ
を有する入差動対Ｑ１、Ｑ２の負荷をダイオード負荷
（すなわちダイオード接続されたトランジスタＱ３、Ｑ
４）として差動電流の変化を対数圧縮し、ダイオード端
子間電圧をエミッタ抵抗を持たない差動対Ｑ５、Ｑ６で
増幅して、差動出力電流ΔＩｃを出力していた。
示すように、入力信号をベースに入力しエミッタ抵抗Ｒ
を有する入差動対Ｑ１、Ｑ２の負荷をダイオード負荷
（すなわちダイオード接続されたトランジスタＱ３、Ｑ
４）として差動電流の変化を対数圧縮し、ダイオード端
子間電圧をエミッタ抵抗を持たない差動対Ｑ５、Ｑ６で
増幅して、差動出力電流ΔＩｃを出力していた。
【０００９】このギルバートゲインセルにおいて、入力
段の差動対のエミッタ抵抗Ｒに流れる電流をｉとおく
と、キルヒホフの電圧則から次式（２）が成り立つ。こ
こで、ＶBE1、ＶBE2はトランジスタＱ１、Ｑ２のベース
・エミッタ間電圧、ＶINは入力信号電圧である。
段の差動対のエミッタ抵抗Ｒに流れる電流をｉとおく
と、キルヒホフの電圧則から次式（２）が成り立つ。こ
こで、ＶBE1、ＶBE2はトランジスタＱ１、Ｑ２のベース
・エミッタ間電圧、ＶINは入力信号電圧である。
【００１０】ＶIN＝ＶBE1−ＶBE2＋Ｒｉ …(2)
【００１１】Ｒｉ>>ＶBE1−ＶBE2とすれば、上式（２）
から次式（３）が導かれる。
から次式（３）が導かれる。
【００１２】 ｉ＝{ＶIN−(VBE1−ＶBE2)}／Ｒ ≒ＶIN／Ｒ …(3)
【００１３】この電流ｉは、それぞれ、（Ｉ0＋ｉ）、
（Ｉ0−ｉ）の差動電流として（但し、Ｉ0は、トランジ
スタＱ１、Ｑ２のエミッタにそれぞれ接続された定電流
源Ｉ0の電流値）、ダイオード接続されたトランジスタ
Ｑ３、Ｑ４にそれぞれ流れる。
（Ｉ0−ｉ）の差動電流として（但し、Ｉ0は、トランジ
スタＱ１、Ｑ２のエミッタにそれぞれ接続された定電流
源Ｉ0の電流値）、ダイオード接続されたトランジスタ
Ｑ３、Ｑ４にそれぞれ流れる。
【００１４】したがって、次式（４）、（５）が成り立
つ。
つ。
【００１５】 ＶBE1＝ＶBE3 ＝ＶTｌｎ{(Ｉ0＋ｉ)／ＩS} …(4) ＶBE2＝ＶBE4 ＝ＶTｌｎ{(Ｉ0−ｉ)／ＩS} …(5)
【００１６】よって、トランジスタＱ１、Ｑ２（及びト
ランジスタＱ３、Ｑ４）のベース・エミッタ間電圧の差
電圧ΔＶBEは、次式（６）として求まる。
ランジスタＱ３、Ｑ４）のベース・エミッタ間電圧の差
電圧ΔＶBEは、次式（６）として求まる。
【００１７】 ΔＶBE＝ＶBE1−ＶBE2 ＝ＶBE3−ＶBE4 ＝ＶTｌｎ{(Ｉ0＋ｉ)／(Ｉ0−ｉ)} …(6)
【００１８】ギルバートゲインセルでは、この差電圧
が、トランジスタＱ５、Ｑ６からなる差動対の差動入力
電圧となっていることから、ダイオード接続されたトラ
ンジスタ端子間電圧は、この差動電流が上式（１）によ
り、対数圧縮された値となる。差動対Ｑ５、Ｑ６のコレ
クタ出力の差電流である出力差電流ΔＩｃは次式（７）
で与えられ、式（８）として求まる（但し、次式
（７）、（８）のＩ1は差動対Ｑ５、Ｑ６の共通エミッ
タに接続される定電流源Ｉ1の電流値を示す）。
が、トランジスタＱ５、Ｑ６からなる差動対の差動入力
電圧となっていることから、ダイオード接続されたトラ
ンジスタ端子間電圧は、この差動電流が上式（１）によ
り、対数圧縮された値となる。差動対Ｑ５、Ｑ６のコレ
クタ出力の差電流である出力差電流ΔＩｃは次式（７）
で与えられ、式（８）として求まる（但し、次式
（７）、（８）のＩ1は差動対Ｑ５、Ｑ６の共通エミッ
タに接続される定電流源Ｉ1の電流値を示す）。
【００１９】
【数２】
【００２０】したがって、このダイオード端子間電圧を
エミッタ抵抗を持たない差動対Ｑ５、Ｑ６で増幅する
と、指数伸長でき、差動出力電流ΔＩｃとして、エミッ
タ抵抗に流れる電流ｉに比例した電流を出力できる。
エミッタ抵抗を持たない差動対Ｑ５、Ｑ６で増幅する
と、指数伸長でき、差動出力電流ΔＩｃとして、エミッ
タ抵抗に流れる電流ｉに比例した電流を出力できる。
【００２１】また、差動対Ｑ５、Ｑ６のコレクタ電流Ｉ
C5、ＩC6は、それぞれ次式（９）、（１０）と表され
る。
C5、ＩC6は、それぞれ次式（９）、（１０）と表され
る。
【００２２】
【数３】
【００２３】上式（９）、（１０）から、ギルバートゲ
インセルのそれぞれの差動出力電流ＩC5、ＩC6は、もと
の差動対（すなわち入力段の差動対Ｑ１、Ｑ２）のそれ
ぞれの出力電流ＩC1、ＩC2を、それぞれ、Ｉ1／（２
Ｉ0)倍にしているに過ぎず、線形性が改善されているわ
けではない。
インセルのそれぞれの差動出力電流ＩC5、ＩC6は、もと
の差動対（すなわち入力段の差動対Ｑ１、Ｑ２）のそれ
ぞれの出力電流ＩC1、ＩC2を、それぞれ、Ｉ1／（２
Ｉ0)倍にしているに過ぎず、線形性が改善されているわ
けではない。
【００２４】そして、ギルバートゲインセルでは、上式
（３）で近似を行っているために、完全な線形動作とは
ならない。ただし、抵抗値や定電流源の値を最適化する
ことで、実用上満足できる程度の線形性は得られる。
（３）で近似を行っているために、完全な線形動作とは
ならない。ただし、抵抗値や定電流源の値を最適化する
ことで、実用上満足できる程度の線形性は得られる。
【００２５】
【発明が解決しようとする課題】しかしながら、図４に
示したギルバートゲインセルの最大の問題点は、対数圧
縮・指数伸長するために、回路のＳ／Ｎ（信号対雑音
比）が大きく劣化する、ということである。
示したギルバートゲインセルの最大の問題点は、対数圧
縮・指数伸長するために、回路のＳ／Ｎ（信号対雑音
比）が大きく劣化する、ということである。
【００２６】このように、従来のギルバートゲインセル
においては、線形性が改善されているわけでもなく、単
に、回路のＳ／Ｎが劣化するだけのものでしかない。
においては、線形性が改善されているわけでもなく、単
に、回路のＳ／Ｎが劣化するだけのものでしかない。
【００２７】近時、アナログ信号処理においては、ＯＴ
Ａは欠くことのできない基本ファンクション・ブロック
である。そして、プロセスのファイン化（微細化）が進
み、これに伴い、ＬＳＩの電源電圧も５Ｖから３Ｖへと
低電圧化してきており、回路的には、信号レベルＳが低
下する傾向にある。
Ａは欠くことのできない基本ファンクション・ブロック
である。そして、プロセスのファイン化（微細化）が進
み、これに伴い、ＬＳＩの電源電圧も５Ｖから３Ｖへと
低電圧化してきており、回路的には、信号レベルＳが低
下する傾向にある。
【００２８】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、半導体集積回路上
に形成して好適とされ、Ｓ／Ｎ劣化の少ないＯＴＡ、及
びこれに用いる可変電流分配出力回路を提供することに
ある。
なされたものであって、その目的は、半導体集積回路上
に形成して好適とされ、Ｓ／Ｎ劣化の少ないＯＴＡ、及
びこれに用いる可変電流分配出力回路を提供することに
ある。
【００２９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＯＴＡ、あるいは、これに用いる可変電流
分配出力回路は、入力対、および、出力対を構成する２
つのトランジスタに差動入力信号が印加され、エミッタ
抵抗を介して定電流源で駆動され、それぞれの出力端子
には、それぞれの出力電流で駆動され、入力が共通接続
された差動対が接続され、前記差動対への入力電圧によ
り出力電流が設定されることを特徴とする。
め、本発明のＯＴＡ、あるいは、これに用いる可変電流
分配出力回路は、入力対、および、出力対を構成する２
つのトランジスタに差動入力信号が印加され、エミッタ
抵抗を介して定電流源で駆動され、それぞれの出力端子
には、それぞれの出力電流で駆動され、入力が共通接続
された差動対が接続され、前記差動対への入力電圧によ
り出力電流が設定されることを特徴とする。
【００３０】また、本発明においては、ＯＴＡの出力対
を構成するそれぞれの出力端子には、それぞれの出力電
流で駆動され、入力が共通接続された差動対が接続さ
れ、さらに、前記２対の差動対と入力が交叉接続され、
定電流源で駆動される極性の異なる２対の差動対が直列
に接続され、前記差動対への入力電圧により直列接続さ
れた２対の差動対の出力対からの出力電流が設定される
ことを特徴とする。
を構成するそれぞれの出力端子には、それぞれの出力電
流で駆動され、入力が共通接続された差動対が接続さ
れ、さらに、前記２対の差動対と入力が交叉接続され、
定電流源で駆動される極性の異なる２対の差動対が直列
に接続され、前記差動対への入力電圧により直列接続さ
れた２対の差動対の出力対からの出力電流が設定される
ことを特徴とする。
【００３１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、図１を参照すると、入力対および出力対を構成する
２つのトランジスタＱ１、Ｑ２に差動入力信号Ｖiが印
加され、これらのトランジスタＱ１、Ｑ２はエミッタ抵
抗Ｒを介して定電流源で駆動され、トランジスタＱ１、
及びＱ２のそれぞれの出力には、それぞれの出力電流で
駆動され、入力が共通接続された差動対Ｑ３、Ｑ４、及
びＱ５、Ｑ６が接続され、この差動対Ｑ３、Ｑ４、及び
Ｑ５、Ｑ６への入力電圧Ｖｃにより、出力電流ΔＩが設
定される。
に説明する。本発明は、その好ましい実施の形態におい
て、図１を参照すると、入力対および出力対を構成する
２つのトランジスタＱ１、Ｑ２に差動入力信号Ｖiが印
加され、これらのトランジスタＱ１、Ｑ２はエミッタ抵
抗Ｒを介して定電流源で駆動され、トランジスタＱ１、
及びＱ２のそれぞれの出力には、それぞれの出力電流で
駆動され、入力が共通接続された差動対Ｑ３、Ｑ４、及
びＱ５、Ｑ６が接続され、この差動対Ｑ３、Ｑ４、及び
Ｑ５、Ｑ６への入力電圧Ｖｃにより、出力電流ΔＩが設
定される。
【００３２】本発明の実施の形態においては、それぞれ
の差動出力電流を、差動対を介して、電流を分配する構
成としたことにより、差動対への入力電圧により、出力
電流の値を任意に設定することができる。
の差動出力電流を、差動対を介して、電流を分配する構
成としたことにより、差動対への入力電圧により、出力
電流の値を任意に設定することができる。
【００３３】また、本発明の実施の形態においては、図
３を参照すると、ＯＴＡの出力対を構成するそれぞれの
出力端（トランジスタＱ１、Ｑ２のコレクタ）には、そ
れぞれの出力電流で駆動され、入力が共通接続された差
動Ｑ３、Ｑ４、及びＱ５、Ｑ６対が接続され、さらに、
２対の差動対Ｑ３、Ｑ４、及びＱ５、Ｑ６とその入力が
交叉接続され、定電流源Ｉ0で駆動される、極性の異な
る２対の差動対Ｑ７、Ｑ８、及びＱ９、Ｑ１０が直列に
接続され、これらの差動対への入力電圧により、直列接
続された２対の差動対Ｑ７、Ｑ８、及びＱ９、Ｑ１０の
出力対からの出力電流が設定される。
３を参照すると、ＯＴＡの出力対を構成するそれぞれの
出力端（トランジスタＱ１、Ｑ２のコレクタ）には、そ
れぞれの出力電流で駆動され、入力が共通接続された差
動Ｑ３、Ｑ４、及びＱ５、Ｑ６対が接続され、さらに、
２対の差動対Ｑ３、Ｑ４、及びＱ５、Ｑ６とその入力が
交叉接続され、定電流源Ｉ0で駆動される、極性の異な
る２対の差動対Ｑ７、Ｑ８、及びＱ９、Ｑ１０が直列に
接続され、これらの差動対への入力電圧により、直列接
続された２対の差動対Ｑ７、Ｑ８、及びＱ９、Ｑ１０の
出力対からの出力電流が設定される。
【００３４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について以下に図面を
参照して説明する。
細に説明すべく、本発明の実施例について以下に図面を
参照して説明する。
【００３５】図１は、本発明の一実施例の構成を示す図
である。図１を参照して、本発明の一実施例に係るバイ
ポーラＯＴＡにおいては、差動入力信号ＶINをベース入
力とし抵抗Ｒを介してエミッタが接続された差動対Ｑ
１、Ｑ２と、エミッタが共通接続されてトランジスタＱ
１のコレクタに接続された差動対Ｑ３、Ｑ４と、エミッ
タが共通接続されてトランジスタＱ２のコレクタに接続
された差動対Ｑ５、Ｑ６と、トランジスタＱ３のコレク
タを入力端に接続し、トランジスタＱ５のコレクタを出
力端に接続してなるカレントミラー回路を構成するトラ
ンジスタＱ７、Ｑ８と、を備えて構成され、差動対Ｑ３
とＱ４、及びＱ５とＱ６のベース端子間には制御電圧Ｖ
ｃが印加されている。
である。図１を参照して、本発明の一実施例に係るバイ
ポーラＯＴＡにおいては、差動入力信号ＶINをベース入
力とし抵抗Ｒを介してエミッタが接続された差動対Ｑ
１、Ｑ２と、エミッタが共通接続されてトランジスタＱ
１のコレクタに接続された差動対Ｑ３、Ｑ４と、エミッ
タが共通接続されてトランジスタＱ２のコレクタに接続
された差動対Ｑ５、Ｑ６と、トランジスタＱ３のコレク
タを入力端に接続し、トランジスタＱ５のコレクタを出
力端に接続してなるカレントミラー回路を構成するトラ
ンジスタＱ７、Ｑ８と、を備えて構成され、差動対Ｑ３
とＱ４、及びＱ５とＱ６のベース端子間には制御電圧Ｖ
ｃが印加されている。
【００３６】図１において、差動対Ｑ１、Ｑ２に流れる
電流ＩC1、ＩC2は、共通エミッタ抵抗Ｒに流れる電流を
ｉとし、トランジスタの直流電流増幅率は十分「１」に
近いものとすると、それぞれ次式（１１）、（１２）で
与えられる。
電流ＩC1、ＩC2は、共通エミッタ抵抗Ｒに流れる電流を
ｉとし、トランジスタの直流電流増幅率は十分「１」に
近いものとすると、それぞれ次式（１１）、（１２）で
与えられる。
【００３７】ＩC1＝Ｉ0＋ｉ …(11) ＩC2＝Ｉ0−ｉ …(12)
【００３８】ただし、上式（２）、（６）が成り立つ。
【００３９】 ＶIN＝ＶBE1−ＶBE2＋Ｒｉ …(2) ΔＶBE＝ＶBE1−ＶBE2 ＝ＶTｌｎ{(Ｉ0＋ｉ)／(Ｉ0−ｉ)} …(6)
【００４０】したがって、差電圧ΔＶBEが線形誤差を生
じさせている。
じさせている。
【００４１】図２に、Ｉ0Ｒ＝１Ｖの場合の入出力特性
を示す。図２において、横軸は入力電圧Ｖi、縦軸は差
動対トランジスタＱ１、Ｑ２に流れる電流ＩC1、ＩC2を
示している。なお、一点鎖線は入力電圧Ｖi＝０の点で
の接線である。
を示す。図２において、横軸は入力電圧Ｖi、縦軸は差
動対トランジスタＱ１、Ｑ２に流れる電流ＩC1、ＩC2を
示している。なお、一点鎖線は入力電圧Ｖi＝０の点で
の接線である。
【００４２】このＯＴＡを、ＬＳＩ化した場合には、定
電流Ｉ0の値と、抵抗Ｒの値がバラツく。
電流Ｉ0の値と、抵抗Ｒの値がバラツく。
【００４３】ところで、定電流Ｉ0の値を所定の値に設
定することは通常良く行われており、容易である。
定することは通常良く行われており、容易である。
【００４４】一方、抵抗Ｒの値を所定の値に設定するこ
とは困難である。特に、上述したように、出力電流ｉ
は、共通エミッタ抵抗Ｒの値で決定されることから、Ｏ
ＴＡ回路では、出力電流を設定するために、出力に回路
を追加する必要が生じる。
とは困難である。特に、上述したように、出力電流ｉ
は、共通エミッタ抵抗Ｒの値で決定されることから、Ｏ
ＴＡ回路では、出力電流を設定するために、出力に回路
を追加する必要が生じる。
【００４５】図１に示した本実施例においては、こうし
た出力回路として、それぞれの出力に、差動対Ｑ３、Ｑ
４、及びＱ５、Ｑ６を接続して、同一の制御電圧Ｖｃで
出力の電流値を設定している。
た出力回路として、それぞれの出力に、差動対Ｑ３、Ｑ
４、及びＱ５、Ｑ６を接続して、同一の制御電圧Ｖｃで
出力の電流値を設定している。
【００４６】電流（Ｉ0＋ｉ）で駆動される差動対Ｑ
３、Ｑ４の一方の出力電流ＩC3（トランジスタＱ３に流
れる電流）は、次式（１３）で与えられる。
３、Ｑ４の一方の出力電流ＩC3（トランジスタＱ３に流
れる電流）は、次式（１３）で与えられる。
【００４７】
【数４】
【００４８】また、電流（Ｉ0−ｉ）で駆動される差動
対Ｑ５、Ｑ６の一方の出力電流ＩC5(トランジスタＱ５
に流れる電流）は、次式（１４）で与えられる。
対Ｑ５、Ｑ６の一方の出力電流ＩC5(トランジスタＱ５
に流れる電流）は、次式（１４）で与えられる。
【００４９】
【数５】
【００５０】したがって、差動出力電流ΔＩは、次式
（１５）の通り求まり、差動出力電流ΔＩを、−２ｉか
ら２ｉまでの範囲で設定可能になる。
（１５）の通り求まり、差動出力電流ΔＩを、−２ｉか
ら２ｉまでの範囲で設定可能になる。
【００５１】
【数６】
【００５２】そして、本実施例に係るＯＴＡにおいて
は、対数圧縮・指数伸長を行わないために、回路のＳ／
Ｎが大きく劣化することはない。
は、対数圧縮・指数伸長を行わないために、回路のＳ／
Ｎが大きく劣化することはない。
【００５３】図３に、本発明の別の実施例として、ＯＴ
Ａに用いる可変電流分配出力回路の構成を例を示す。図
３を参照して、本発明の一実施例に係るバイポーラＯＴ
Ａの可変電流分配出力回路においては、エミッタが共通
接続されて、入力差動対のトランジスタＱ１のコレクタ
に接続された差動対Ｑ３、Ｑ４と、エミッタが共通接続
されて入力差動対のトランジスタＱ２のコレクタに接続
された差動対Ｑ５、Ｑ６と、を備え、差動対Ｑ３、Ｑ
４、及びＱ５、Ｑ６のベース間には制御電圧Ｖｃが印加
され、差動対Ｑ３、Ｑ４のコレクタにコレクタをそれぞ
れ接続しエミッタを共通接続して定電流源Ｉ0に接続し
ベース入力が交叉接続されて制御電圧Ｖｃを入力とする
差動対Ｑ３、Ｑ４と逆導電型の差動対Ｑ７、Ｑ８と、差
動対Ｑ５、Ｑ６のコレクタにコレクタをそれぞれ接続し
エミッタを共通接続して定電流源Ｉ0に接続しベース入
力が交叉接続されて制御電圧Ｖｃを入力とする差動対Ｑ
５、Ｑ６と逆導電型の差動対Ｑ９、Ｑ１０と、を備えて
構成される。トランジスタＱ８、Ｑ４の接続点、及びト
ランジスタＱ１０とＱ６の接続点は電圧ＶBでバイアス
されており、出力はトランジスタＱ７、Ｑ９のコレクタ
から取り出されている。
Ａに用いる可変電流分配出力回路の構成を例を示す。図
３を参照して、本発明の一実施例に係るバイポーラＯＴ
Ａの可変電流分配出力回路においては、エミッタが共通
接続されて、入力差動対のトランジスタＱ１のコレクタ
に接続された差動対Ｑ３、Ｑ４と、エミッタが共通接続
されて入力差動対のトランジスタＱ２のコレクタに接続
された差動対Ｑ５、Ｑ６と、を備え、差動対Ｑ３、Ｑ
４、及びＱ５、Ｑ６のベース間には制御電圧Ｖｃが印加
され、差動対Ｑ３、Ｑ４のコレクタにコレクタをそれぞ
れ接続しエミッタを共通接続して定電流源Ｉ0に接続し
ベース入力が交叉接続されて制御電圧Ｖｃを入力とする
差動対Ｑ３、Ｑ４と逆導電型の差動対Ｑ７、Ｑ８と、差
動対Ｑ５、Ｑ６のコレクタにコレクタをそれぞれ接続し
エミッタを共通接続して定電流源Ｉ0に接続しベース入
力が交叉接続されて制御電圧Ｖｃを入力とする差動対Ｑ
５、Ｑ６と逆導電型の差動対Ｑ９、Ｑ１０と、を備えて
構成される。トランジスタＱ８、Ｑ４の接続点、及びト
ランジスタＱ１０とＱ６の接続点は電圧ＶBでバイアス
されており、出力はトランジスタＱ７、Ｑ９のコレクタ
から取り出されている。
【００５４】電流Ｉ0で駆動される差動対の一方の出力
電流ＩC7は次式（１６）で与えられる。
電流ＩC7は次式（１６）で与えられる。
【００５５】
【数７】
【００５６】同様に、電流Ｉ0で駆動される差動対の一
方の出力電流ＩC9は次式（１７）で与えられる。
方の出力電流ＩC9は次式（１７）で与えられる。
【００５７】
【数８】
【００５８】したがって、出力電流Ｉ01は次式（１８）
で表される。
で表される。
【００５９】
【数９】
【００６０】同様に、出力電流Ｉ02は次式（１９）で表
される。
される。
【００６１】
【数１０】
【００６２】出力電流Ｉ01、Ｉ02をそれぞれ、−ｉから
ｉ、ｉから−ｉまでの範囲で設定可能になる。
ｉ、ｉから−ｉまでの範囲で設定可能になる。
【００６３】この実施例に係るＯＴＡでも、対数圧縮・
指数伸長を行わないために回路のＳ／Ｎが大きく劣化す
ることはない。
指数伸長を行わないために回路のＳ／Ｎが大きく劣化す
ることはない。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
出力電流の値が設定可能なＯＴＡが顕著なＳ／Ｎの劣化
なしで実現できるという効果を奏する。
出力電流の値が設定可能なＯＴＡが顕著なＳ／Ｎの劣化
なしで実現できるという効果を奏する。
【００６５】その理由は、本発明においては、出力電流
値の設定回路に、差動対を用いたことによる。
値の設定回路に、差動対を用いたことによる。
【図１】本発の一実施例に係るバイポーラＯＴＡの構成
を示す図である。
を示す図である。
【図２】本発明の一実施例に示す差動対の入出力特性を
示す図である。
示す図である。
【図３】本発明の別の実施例に係るバイポーラＯＴＡの
構成を示す図である。
構成を示す図である。
【図４】従来のバイポーラＯＴＡ（ギルバートゲインセ
ル）の回路構成を示す図である。
ル）の回路構成を示す図である。
ΔＩｃ 差動出力電流 Ｉ0 定電流源 Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６ トランジスタ Ｒ 抵抗 ＶBE1、ＶBE2 ベース・エミッタ間電圧 Ｖi 差動入力信号 ＶIN 入力信号電圧 Ｖｃ 制御電圧
Claims (3)
- 【請求項１】入力対、および、出力対を構成する２つの
トランジスタに、差動入力信号が印加され、エミッタ抵
抗を介して定電流源で駆動され、それぞれの出力端子に
は、それぞれの出力電流で駆動され、入力が共通接続さ
れた差動対が接続され、前記差動対への入力電圧によ
り、出力電流を設定する、ようにしたことを特徴とする
オペレーショナルトランスコンダクタンスアンプ。 - 【請求項２】オペレーショナルトランスコンダクタンス
アンプ（ＯＴＡ）の出力対を構成するそれぞれの出力端
子に、それぞれの出力電流で駆動され、入力が共通接続
された差動対が接続され、 さらに、前記２対の差動対と、入力が交叉接続され、定
電流源で駆動される極性の異なる２対の差動対が直列に
接続され、前記差動対への入力電圧により直列接続され
た２対の差動対の出力対からの出力電流を設定すること
を特徴とするオペレーショナルトランスコンダクタンス
アンプに用いる可変電流分配出力回路。 - 【請求項３】エミッタが抵抗を介して共通接続されると
共に定電流源で駆動され差動入力信号電圧を入力とする
第１の差動対と、エミッタが共通接続されて前記第１の
差動対の出力にそれぞれ接続された第２、及び第３の差
動対と、を備え、前記第２及び／又は第３の差動対から
出力電流を取り出し、前記第２、及び第３の差動対への
入力電圧により出力電流の値を設定する、ようにしたこ
とを特徴とするオペレーショナルトランスコンダクタン
スアンプ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265217A JPH1093362A (ja) | 1996-09-13 | 1996-09-13 | Ｏｔａおよびそれに用いる可変電流分配出力回路 |
| GB9719628A GB2318470A (en) | 1996-09-13 | 1997-09-15 | Operational transconductance amplifier and output circuit therefor |
| US08/929,772 US5977760A (en) | 1996-09-13 | 1997-09-15 | Bipolar operational transconductance amplifier and output circuit used therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8265217A JPH1093362A (ja) | 1996-09-13 | 1996-09-13 | Ｏｔａおよびそれに用いる可変電流分配出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093362A true JPH1093362A (ja) | 1998-04-10 |
Family
ID=17414159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8265217A Pending JPH1093362A (ja) | 1996-09-13 | 1996-09-13 | Ｏｔａおよびそれに用いる可変電流分配出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5977760A (ja) |
| JP (1) | JPH1093362A (ja) |
| GB (1) | GB2318470A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259307B1 (en) * | 1998-10-14 | 2001-07-10 | Texas Instruments Incorporated | Temperature compensated voltage gain stage |
| US6291977B1 (en) * | 2000-03-29 | 2001-09-18 | Nortel Networks Limited | Differential current mirror with low or eliminated differential current offset |
| US6563375B1 (en) * | 2000-10-16 | 2003-05-13 | Koninklijke Philips Electronics N.V. | Amplifier having stacked current-driven current drivers |
| US7289149B1 (en) | 2002-03-29 | 2007-10-30 | Sensata Technologies, Inc. | Operational transconductance amplifier for high-speed, low-power imaging applications |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104549A (ja) * | 1973-02-07 | 1974-10-03 | ||
| JPS5380944A (en) * | 1976-10-16 | 1978-07-17 | Toshiba Corp | Semiconductor circuit |
| JPS58172721A (ja) * | 1982-04-05 | 1983-10-11 | Toshiba Corp | トランジスタ回路 |
| US4617523A (en) * | 1985-08-08 | 1986-10-14 | Tektronix, Inc. | Differential pair with compensation for effects of parasitic capacitance |
| US4684880A (en) * | 1986-12-09 | 1987-08-04 | Trw Inc. | Reference current generator circuit |
| DE3642620A1 (de) * | 1986-12-13 | 1988-06-23 | Philips Patentverwaltung | Schaltungsanordnung mit steuerbarer verstaerkung |
| EP0283037B1 (en) * | 1987-03-20 | 1992-08-05 | Kabushiki Kaisha Toshiba | Controlled current producing differential circuit apparatus |
| KR940001817B1 (ko) * | 1991-06-14 | 1994-03-09 | 삼성전자 주식회사 | 노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로 |
| JP3125821B2 (ja) * | 1992-05-08 | 2001-01-22 | ソニー株式会社 | 電源供給回路 |
| EP0616423B1 (en) * | 1993-03-16 | 1997-12-03 | Alcatel | Differential pair arrangement |
| US5442311A (en) * | 1994-01-28 | 1995-08-15 | Texas Instruments Incorporated | System and method for controlling a gain circuit |
| JP2638494B2 (ja) * | 1994-08-12 | 1997-08-06 | 日本電気株式会社 | 電圧／電流変換回路 |
| JPH08293784A (ja) * | 1995-04-20 | 1996-11-05 | Rohm Co Ltd | エミッタ結合型論理出力回路 |
-
1996
- 1996-09-13 JP JP8265217A patent/JPH1093362A/ja active Pending
-
1997
- 1997-09-15 US US08/929,772 patent/US5977760A/en not_active Expired - Fee Related
- 1997-09-15 GB GB9719628A patent/GB2318470A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB9719628D0 (en) | 1997-11-19 |
| US5977760A (en) | 1999-11-02 |
| GB2318470A (en) | 1998-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |