[go: up one dir, main page]

KR940001817B1 - 노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로 - Google Patents

노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로 Download PDF

Info

Publication number
KR940001817B1
KR940001817B1 KR1019910009840A KR910009840A KR940001817B1 KR 940001817 B1 KR940001817 B1 KR 940001817B1 KR 1019910009840 A KR1019910009840 A KR 1019910009840A KR 910009840 A KR910009840 A KR 910009840A KR 940001817 B1 KR940001817 B1 KR 940001817B1
Authority
KR
South Korea
Prior art keywords
current
voltage
transistor
circuit
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019910009840A
Other languages
English (en)
Other versions
KR930001572A (ko
Inventor
정덕영
구승엽
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019910009840A priority Critical patent/KR940001817B1/ko
Priority to JP3271127A priority patent/JPH04368700A/ja
Priority to US07/820,774 priority patent/US5241227A/en
Publication of KR930001572A publication Critical patent/KR930001572A/ko
Application granted granted Critical
Publication of KR940001817B1 publication Critical patent/KR940001817B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/12—Frequency selective two-port networks using amplifiers with feedback
    • H03H11/1217—Frequency selective two-port networks using amplifiers with feedback using a plurality of operational amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • Networks Using Active Elements (AREA)
  • Amplifiers (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로
제1도는 일반적인 노이즈 감소회로의 블럭도이다.
제2도는 종래의 고역 가중치 회로의 블럭도이다.
제3도는 본 발명의 전압-전류 변환회로의 회로도이다.
제4도는 본 발명의 전압-전류 변환회로의 전압-전류 그래프이다.
본 발명은 노이즈 감소회로에 관한 것으로, 특히 노이즈 감소회로의 액티브 고역 가중치회로에 관한 것이다.
집적회로상에 액티브 필터를 구성하는데 있어서 전압-전류 변환회로는 중요한 요소이다. 일반적인 노이즈 감소회로의 블럭도는 제1도에 나타나 있다.
입력단자(100)으로부터의 입력신호는 가변적인 하이패스 필터회로(200)와 가산기(300)에 공급된다. 가산기(200)으로부터의 출력은 출력단자(400)에 연결된다. 가변적인 하이패스 필터회로(200)에서 차단주파수는 레벨검출기(500)으로부터의 제어전압에 의해서 변화한다. 그리고 차단주파수는 신호레벨의 증가와 함께 증가한다. 가변적인 하이패스 필터회로(200)의 출력은 가산기(300)와 고역 가중치회로(600)에 공급된다. 고역 가중치회로(600)의 출력은 레벨검출기(500)에 공급된다.
무신호시에 가변적인 하이패스 필터회로(200)의 차단주파수는 가장 낮은 상태이다. 가산기(300)에 의해서 가변적인 하이패스 필터회로(200)를 지나는 신호와 입력신호는 더해진다. 그래서 중간주파수 및 고주파수에서 이득이 약 10dB정도 올라간다. 반면에 녹음시간에 상응하는 중간주파수 및 고주파수 영역은 재생쪽의 디코딩회로에서 약 10dB정도 감소된다. 결과적으로 중간주파수 및 고주파수 영역에서의 노이즈는 약 10dB정도 감소된다.
신호레벨에서의 증가와 함께 가변적인 하이패스 필터회로(200)의 차단 주파수는 상승하고 회로의 주파수특성이 평탄한 상태에 가까워진다. 왜냐하면 재생쪽에서 디코딩회로가 평탄한 상태에 가까워지기 때문에 노이즈 감소효과가 감소된다. 그러나 이러한 상태에서 신호에 의한 마스킹 효과가 작용하기 때문에 어떠한 노이즈가 감지되지 않는다.
고역 가중치회로(600)는 필터회로이고, 입력주파수가 증가할때 가변적인 하이패스 필터회로(200)의 차단주파수를 증가하기 위해서 동작한다.
미국특허공보 제4,804,904호에 공개된 액티브 고역가중치 회로는 전압-전류변환회로의 출력단에 승산기를 이용하여 전류레벨을 변화시켰다. 그러나 종래의 기술은 회로구성이 복잡하고 칩면적을 많이 차지한다는 단점이 있었다.
본 발명의 목적은 집적화시에 칩면적을 줄일 수 있는 회로구성이 간단한 노이즈 감소회로의 고역가중치회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 노이즈 감소회로의 고역가중치회로는 입력신호중 저주파성분에 비해 중간 및 고주파성분의 이득을 높이기 위한 고역가중치회로에 있어서, 상기 중간 및 고주파성분의 입력신호를 출력단자에 연결하기 위한 캐패시터, 상기 저주파성분의 입력신호를 소정레벨로 전압분배하기 위한 분배수단, 상기 분배수단에 의해 전압분배된 입력신호가 양일 때 응답하여 제1전류신호를 출력하는 제1전압전류변환회로, 상기 분배수단에 의해 전압분배된 입력신호가 음일 때 응답하여 제2전류신호를 출력하는 제2전압전류변환회로, 상기 제1전압전류변환회로의 제1전류신호에 응답하여 제3전류신호를 출력하는 제1전류미러회로, 상기 제2전압전류변환회로의 제2전류신호에 응답하여 제4전류신호를 상기 출력단자에 결합하기 위한 제2전류미러회로, 및 상기 제1전류미러회로의 제3전류신호에 응답하여 상기 출력단자에 제5전류신호를 결합하기 위한 액티브부하로서의 제3전류미러회로를 구비하여 구성되어 있다.
첨부된 도면을 참고로 하여 본 발명의 노이즈 감소회로의 고역가중치회로를 설명하기 전에 종래의 노이즈 감소회로의 고역가중치회로를 설명하면 다음과 같다.
제2도는 종래의 노이즈 감소회로의 액티브 고역가중치회로를 나타내는 것이다.
PNP형 트랜지스터들(1, 2)은 저항(3)을 통하여 서로 연결된다. 트랜지스터(2)의 에미터는 전류원으로서 동작하는 PNP형 트랜지스터(4)의 콜렉터에 연결된다. 트랜지스터(4)의 에미터는 Vcc의 전원공급단자(5)에 연결된다.
PNP형 트랜지스터(6, 7)은 저항(8)을 통하여 서로 연결된다. 트랜지스터(7)의 에미터는 전류원으로서 동작하는 PNP형 트랜지스터(9)의 콜렉터에 연결된다. 트랜지스터(9)의 에미터는 전원공급단자(5)에 연결된다.
트랜지스터(4, 9)의 베이스는 PNP형 트랜지스터(10)의 베이스에 공통 결합되고 PNP형 트랜지스터(10)의 베이스와 콜렉터는 전류미러회로를 형성하기 위하여 결합된다. 트랜지스터(10)의 에미터는 전원공급단자(5)에 연결되고 트랜지스터(10)의 콜렉터는 PNP형 트랜지스터(11)의 콜렉터에 결합된다.
트랜지스터(11)의 에미터는 VEE의 전원공급단자(12)에 연결된다. 트랜지스터(11)의 베이스와 NPN형 트랜지스터(13)의 베이스는 공통 결합되고 트랜지스터(13)의 베이스와 콜렉터는 전류미러회로를 형성하기 위하여 연결된다. 트랜지스터(13)의 에미터는 전원공급단자(12)에 연결된다. 트랜지스터(13)의 콜렉터는 저항(14)의 한 끝에 연결된다. 기준 전압원(15)는 저항(14)의 다른끝과 전원공급단자(12)에 연결된다.
기준전압원(15)에 의해서 전류(I0)는 저항(14)를 통하여 트랜지스터(13)에 흐른다. 왜냐하면 트랜지스터(13, 11)은 전류미러로 결합되기 때문에 트랜지스터(13)에 흐르는 전류와 동일한 전류(I0)가 트랜지스터(11)에 흐른다. 그리고 같은 전류(I0)가 트랜지스터(11)에 직렬 연결된 트랜지스터(10)에 흐른다. 결과로서 트랜지스터(10)에 흐르는 전류와 동일한 전류(I0)가 트랜지스터들(4, 9)에 흐른다.
트랜지스터(1)의 베이스는 트랜지스터(7)의 베이스에 연결되고 그 접합이 입력단자(16)과 접지 사이에 제공된 저항(40, 41)의 직렬 연결된 접합에 연결된다. 트랜지스터(2)의 베이스는 트랜지스터(6)의 베이스에 연결되고 그 접합이 출력단자(17)에 연결된다. 제1전압-전류변환회로(52)는 트랜지스터들(6, 7) 그리고 저항(8)로 구성되어 있다.
트랜지스터(1)의 콜렉터는 다이오우드(18)의 애노우드와 NPN형 트랜지스터(22)의 베이스에 연결된다. 트랜지스터(2)의 콜렉터는 다이오우드(19)의 애노우드와 NPN형 트랜지스터(23)의 베이스에 연결된다. 트랜지스터(7)의 콜렉터는 다이오우드(21)의 애노우드와 NPN형 트랜지스터(25)의 베이스에 연결된다. 다이오우드들(18, 19, 20, 21)의 캐소우드는 다이오우드(26)의 애노우드에 연결되고 다이오우드(26)의 캐소우드는 전원공급단자(12)에 연결된다.
트랜지스터들(22, 23)의 에미터들은 공통 연결되고 그 접합은 전류원으로서 동작하는 NPN형 트랜지스터(27)의 콜렉터에 연결된다. 트랜지스터들(24, 25)의 에미터들은 공통으로 결합되고 그 접합은 전류원으로서 동작하는 NPN형 트랜지스터(28)의 콜렉터에 연결된다.
제1승산기(53)은 다이오우드들(18, 19)와 트랜지스터들(22, 23)으로 구성되고, 제2승산기(54)는 다이오우들(20, 21)과 트랜지스터들(24, 25)로 구성된다.
트랜지스터(27)의 베이스와 트랜지스터(28)의 베이스는 NPN형 트랜지스터(29)의 베이스에 공통으로 결합되고 트랜지스터(29)의 베이스와 그 콜렉터가 전류미러회로를 형성하기 위하여 연결된다. 트랜지스터들(28, 29)의 에미터들은 전원공급단자(12)에 연결된다. 단자(30)은 트랜지스터(29)의 콜렉터로부터 나온다. 단자(31)은 전원전압원(15)와 저항(14)의 접합으로부터 나온다. 저항(33)은 단자(30, 31) 사이에 있다.
기준 전압원(15)에 의해서 전류는 저항(33)에 흐른다. 그리고 이 전류(I1)은 트랜지스터(29)에 흐른다. 왜냐하면 트랜지스터들(27, 28)은 트랜지스터(29)에 결합된 전류미러회로이다. 트랜지스터(29)에 흐르는 전류(I1)은 트랜지스터들(27, 28)에 흐르는 전류와 같다.
트랜지스터(22)의 콜렉터는 PNP형 트랜지스터(34)의 콜렉터에 연결되고 그 접합은 NPN형 트랜지스터(36)의 베이스와 캐패시터(37)의 한 끝에 연결된다. 캐패시터(37)의 다른 끝은 입력단자(16)에 연결된다. 트랜지스터(23)의 콜렉터와 트랜지스터(25)의 콜렉터는 전원공급단자(5)에 연결된다. 트랜지스터(24)의 콜렉터는 트랜지스터(35)의 콜렉터에 연결된다. 트랜지스터(35)의 베이스는 트랜지스터(34)의 베이스에 연결된다. 트랜지스터(35)의 콜렉터는 전류미러회로를 형성하기 위하여 트랜지스터(35)의 베이스에 결합된다. 트랜지스터들(34, 35)의 에미터들은 전원공급단자(5)에 연결된다. 트랜지스터(36)의 콜렉터는 전원공급단자(5)에 결합된다. 트랜지스터(36)의 에미터는 전류원으로서 동작하는 트랜지스터(38)의 콜렉터에 연결된다. 트랜지스터(38)의 베이스와 트랜지스터(29)의 베이스는 공동으로 연결된다. 트랜지스터(38)의 에미터는 전원공급단자(12)에 연결된다.
상기 구성의 동작을 설명하면 다음과 같다.
캐패시터(37)의 리액턴스는 고주파 영역에서 낮아지기 때문에 입력단자(16)으로부터 입력신호의 고주파수 성분은 캐패시터(37)을 통하여 출력단자(17)로 나간다. 그것의 고주파수 성분은 저항(40, 41) 사이에 전압분배되고 전압-전류변환회로(51, 52)에 공급된다. 전압-전류변환회로(51)은 입력단자(16)에 공급된 입력신호의 레벨이 음일 때 동작한다. 반면에 전압-전류변환회로(52)는 입력단자(16)에 공급되는 입력신호가 양일 때 동작한다. 전압-전류변환회로(51)의 출력은 승산기(53)에 들어간다. 반면에 전압-전류변환회로(52)의 출력은 승산기(54)에 입력된다. 승산기들(53, 54)의 출력들은 트랜지스터들(34, 35)로 구성되는 전류미러회로에 의해서 싱글엔드 출력으로 변환된다. 그리고 에미터-폴로워 트랜지스터(36)을 통하여 출력단자(17)로 나간다.
결과로서, 본 회로는 고주파수 영역에서는 1의 이득을 제공하고 저항(40, 41)의 저항값(R40, R41)를 가진다는 가정하에 상승된 고주파수 영역을 가지는 특성을 나타내기 위하여(R41/R40+R41)의 이득을 제공한다.
결과적으로, 주파수변환회로(51)에서 트랜지스터(1)의 베이스 전압이 트랜지스터(2)의 베이스 전압보다 더 클 때 트랜지스터(1)이 차단된다. 반대로 트랜지스터(1)의 베이스 전압이 트랜지스터(2)의 베이스 전압보다 더 낮을 때 전류는 입력신호 전압에 의존하여 트랜지스터(1)에 흐른다. 전압-전류변환회로(52)에서, 트랜지스터(6)의 베이스 전압이 트랜지스터(7)의 베이스 전압보다 더 높을 때, 트랜지스터(6)이 차단되고 반면에 트랜지스터(6)의 베이스 전압이 트랜지스터(7)의 베이스 전압보다 낮을 때 전류는 입력신호 전압에 의존하여 트랜지스터(6)으로 흐른다.
그래서 입력신호(Vin)이 트랜지스터(1, 7)의 베이스들에 공급될 때 그리고 트랜지스터들(2, 6)의 베이스들이 영전위에 유지될 때, 전압-전류변환회로(51)이 음레벨의 입력신호(Vin)과 함께 동작하고 전압-전류변환회로의 출력전류는 트랜지스터(1)의 전류(i1)에 의해서 발생된다. 양레벨의 입력신호(Vin)에 의해서 전압-전류변환회로(52)는 동작하고 전압-전류변환회로의 출력전류는 트랜지스터(6)의 전류(i3)에 의해서 발생된다. 즉 입력신호(Vin)이 증가할 때 전류(i1)이 감소하고 입력신호(Vin)이 거의 0V일 때 전류(i1)이 거의 0이다. 0V일 때, 전류(i3)는 증가한다.
이러한 식으로 두 개의 전압-전류변환회로(51, 52)의 사용에 의해서 전압-전류변환회로(51)은 입력신호(Vin)이 음일 때 동작하고 반면에 전압-전류변환회로(52)는 입력신호(Vin)이 양일 때 동작한다. 결과로서, 다이오우드쌍(18, 19)와 다이오우드쌍(20, 21) 및 트랜지스터쌍(22, 23)과 트랜지스터쌍(24, 25)의 각 포화전류에서 미스매칭 등에 의해 오프셋 전압(V0)가 있을 때 조차도 어떤 오프셋 전압(Voff)이 출력단자(17)에 나타나지 않는다. 이것은 무신호시에 승산기들(53, 54)가 거의 차단되기 때문이다.
그러나, 오프셋 전압(Voff)의 영향을 배제하기 위하여 무신호시에 차단상태를 유지하는 승산기들(53, 54)을 전압-전류변환회로들(51, 52)과 출력단사이에 결합하기 때문에 회로구성이 복잡하며 반도체 집적회로화시에 칩상에서 많은 면적을 차단하게 되는 단점이 있었다.
제3도는 본 발명의 일 실시예를 나타내는 회로로서 구성을 설명하면 다음과 같다.
제3도에서 본 발명의 고역가중치회로는 캐패시터(60), 분배수단(80), 제1 및 제2전압전류변환회로(51, 52), 제1, 제2 및 제3전류미러회로(75, 76, 77)을 포함한다. 상기 캐패시터(60)은 입력단자(61)과 출력단자(62)사이에 연결된다. 입력단자(61)은 상기 분배수단(80)의 저항(63)의 일단과 연결된다. 저항(63)의 타단에 저항(64)의 일단이 연결되고 저항(64)의 타단은 미도시된 기준전압소스로부터 예컨대, 그라운드전위와 같은 기준전압이 공급되는 기준전압단자(78)가 연결된다. 저항(63)의 타단과 저항(64)의 일단이 공통 연결된 공통점과 상기 제1 및 제2전압전류 변환회로(51, 52)의 트랜지스터들(1, 7)의 베이스들이 공통 연결되고 트랜지스터들(2, 6)의 베이스들은 저항(77)을 통해서 기준전압단자(78)에 공통 연결된다. 트랜지스터들(1, 6)의 콜렉터는 제2전원전압(Vss)가 공급되는 제2전원단자(66)에 연결된다.
트랜지스터(1)의 에미터는 저항(3)을 통해서 트랜지스터(2)의 에미터에 연결되고 트랜지스터(1)의 에미터는 제1정전류원(68)을 통해서 제1전원전압(Vcc)이 제공되는 제1전원단자(65)에 연결된다. 트랜지스터(6)의 에미터는 저항(8)을 통해서 트랜지스터(7)의 에미터에 연결되고 트랜지스터(6)의 에미터는 제2정전류원(69)를 통해서 제1전원단자(65)에 연결된다.
제3전류미러회로(79)의 트랜지스터(67, 70)의 베이스는 공통결합되고 트랜지스터들(67, 70)의 에미터는 제1전원단자(65)에 공통연결된다. 그리고 트랜지스터(67)의 베이스는 제3전류미러회로(79)를 형성하기 위하여 그의 콜렉터에 연결된다. 트랜지스터(70)의 콜렉터는 출력단자(2)에 연결된다. 트랜지스터들(71, 72, 73, 74)의 에미터는 제2전원단자(66)에 연결된다.
트랜지스터들(71, 72)의 베이스는 공통 연결되고 트랜지스터들(67, 71)의 콜렉터와 트랜지스터들(2, 72)의 콜렉터는 각각 공통 연결된다. 트랜지스터(72)의 콜렉터는 전류미러회로(75)를 형성하기 위하여 트랜지스터(72)의 베이스에 연결된다. 트랜지스터들(73, 74)의 베이스는 공통 연결되고 트랜지스터(7, 73)의 콜렉터와 트랜지스터(70, 74)의 콜렉터는 각각 공통 연결된다. 트랜지스터(73)의 콜렉터는 전류미러회로(76)를 형성하기 위하여 트랜지스터(73)의 베이스에 연결된다.
상기의 구성에 의거한 본 발명의 동작은 다음과 같다.
전압전류변환회로(51, 52)는 입력신호(Vin)가 트랜지스터(1)과 트랜지스터(7)의 베이스 인가될 때 트랜지스터(1)의 베이스전압이 트랜지스터(2)의 베이스전압보다 높을 때 트랜지스터(2)의 콜렉터에 입력전압레벨에 비례하는 전류가 발생하고 트랜지스터(7)의 베이스전압이 트랜지스터(6)의 베이스전압보다 높을 때 트랜지스터(7)의 콜렉터에 입력전압레벨에 비례하는 전류가 발생한다. 전압전류변환회로(51, 52)의 출력은 트랜지스터(72, 73)으로 구성되어 있는 전류미러회로의 기준전류가 되고 전류미러회로의 전류의 비는 트랜지스터(2)의 저항(re)와 저항(3)의 합으로 이루어진 상호 콘덕턴스(Gm)에 의해서 트랜지스터(71)의 전류가 결정되고 마찬가지로 트랜지스터(7)의 저항(re)와 저항(8)의 합으로 이루어진 상호 콘덕턴스(Gm)으로 트랜지스터(74)의 전류가 결정된다.
즉, 트랜지스터(72)의 크기를 n배로 만들면, 트랜지스터(71)의 전류는 1/n배로 되고 또한 트랜지스터(73)의 크기를 n배로 만들면 트랜지스터(74)의 전류도 1/n배로 된다.
결과적으로 전압전류변환회로(51)의 첫째단의 트랜지스터(2)에 전류가 흐르면 이 전류량의 1/n이 트랜지스터(71)의 콜렉터에 흐르고 트랜지스터(7)의 콜렉터에는 전류가 흐르지 않으므로 출력단자(62)에는 정의 출력이 출력된다. 반면에 트랜지스터(7)이 턴온되어 트랜지스터(73)의 콜렉터에 n의 전류가 흐르면 트랜지스터(74)의 콜렉터에는 1/n의 전류가 흐르므로 출력단자(62)에는 부의 출력이 출력된다.
이와 같은 결과로서, 입력신호가 양일때는 제1전압전류변환회로(51)에서 출력되는 제1전류신호(i11)가 제1전류미러회로(75)에 기준전류로 공급되어 트랜지스터(71, 72)의 크기비에 비례하는 제3전류신호(i13)이 트랜지스터(71)의 콜렉터에 나타나고 이 제3전류신호(i13)가 제3전류미러회로(79)에 기준전류로 공급되어 트랜지스터(71, 72)의 크기비에 비례한 제3전류신호(i13)가 트랜지스터(71)의 콜렉터에 나타나고 이 제3전류신호(i13)가 제3전류미러회로(79)에 기준전류로 공급되어 트랜지스터(70)의 콜렉터에 제5전류신호(i15)로 나타나게 된다. 이 제5전류신호(i15)가 양의 입력신호의 분배된 전압에 대응하는 출력신호가 된다. 한편 입력신호가 네거티브일때에는 제2전압전류 변환회로(52)에서 출력되는 제2전류신호(i12)가 제2전류미러회로(76)에 기준전류로 공급되어 트랜지스터들(73, 74)의 크기비에 비례한 제4전류신호(i14)가 트랜지스터(74)의 콜렉터에 나타난다. 이 제4전류신호(i14)가 음의 입력신호의 분배된 전압에 대응하는 출력신호가 된다.
즉, 전압전류변환회로(51, 52)는 출력단자(62)에서 초기 신호입력이 없을 때 출력전류를 최소화하기 위하여 각각 포지티브 입력신호와 네거티브 입력신호에 대하여 구분하여 동작한다. 그래서 포지티브 입력신호가 인가될때는 전류(i11)이 흐르고 네거티브 입력신호가 인가될때는 전류(i12)가 흐르도록 되어 있어 전체적인 동작 특성은 제4도에 나타낸 것과 같이 된다. 전압전류변환회로(51, 52)는 입력전압(Vin)에 대해 전류들(i11, i12)이 출력되는 것을 말하는 것으로 이 회로의 특성을 나타내는 제4도에 나타낸 곡선의 기울기는 1/R과 같으므로 전압 대 전류 변환율은 1/R이 된다.
전류들(i11, i12)는 전류 미러수단들(75, 76)에 의해 출력으로 전달되는데 전달비를 변화시키는 수단으로는 에미터 면적비를 n : 1로 구성하면 전류 전달비를 원하는 값으로 고정할 수 있다.
전류(i11)은 전류 미러수단(75)에 의해서 1/n배된 전류(i13)를 출력하고 전류(i12)는 전류 미러수단(76)에 의해서 1/n배로 증가된 전류(i14)를 출력하기 된다. 이 전류(i14)는 출력단자(62)를 통하여 출력되고 전류(i13)는 전류 미러회로(79)를 통하여 전류(i15)를 출력단자(62)를 통하여 출력하게 된다. 이는 반도체 공정상 npn형의 면적은 극히 작은 면적을 필요로 하므로 매우 쉽게 구현할 수가 있다.
즉, 본 발명은 종래의 회로와 같이 복잡한 승산기를 사용하지 않고, 단순한 전류 미러회로를 사용하여 승산 효과를 볼 수가 있다.
따라서, 무신호일 때 제1 및 제2전류미러회로(75, 76)가 차단상태에 있으므로 미스매칭에 의한 오프셋 전압(Voff)이 출력단자(62)에 나타나지 않는다. 또한, 제1, 제2전압전류 변환회로(51, 52)의 한쌍의 전류출력중 입력신호와 관련된 전류출력만 전류미러회로를 통하여 출력단자(62)에 결합되기 때문에 종래의 승산기 연결방식에 비해 회로구성이 간단해지고 미스매칭이 감소되는 잇점이 있다.

Claims (3)

  1. 입력신호중 저주파성분에 비해 중간 및 고주파성분의 이득을 높이기 위한 고역가중치회로에 있어서, 상기 중간 및 고주파성분의 입력신호를 출력단자에 연결하기 위한 캐패시터; 상기 저주파성분의 입력신호를 소정레벨로 전압분배하기 위한 분배수단; 상기 분배수단에 의해 전압분배된 입력신호가 양일 때 응답하여 제1전류신호를 출력하는 제1전압전류변환회로; 상기 분배수단에 의해 전압분배된 입력신호가 음일 때 응답하여 제2전류신호를 출력하는 제2전압전류변환회로; 상기 제1전압전류변환회로의 제1전류신호에 소정수로 비례하는 제3전류신호를 출력하는 제2전압전류변환회로; 상기 제2전압전류변환회로의 제2전류신호에 소정수로 비례하는 제4전류신호를 상기 출력단자에 결합하기 위한 제2전류미러회로; 및 상기 제1전류미러회로의 제3전류신호에 응답하여 상기 출력단자에 제5전류신호를 결합하기 위한 액티브부하로서의 제3전류미러회로를 구비한 것을 특징으로 하는 고역 가중치회로.
  2. 제1항에 있어서, 상기 분배수단은 상기 입력신호가 공급되는 입력단자와 기준전압노드가 연결되는 전압단자와의 사이에 직렬로 연결되고, 이들의 공통 연결점과 상기 전압단자사이에 연결된 저항의 단자전압을 분배된 입력신호로 제공하는 것을 특징으로 하는 고역 가중치회로.
  3. 제2항에 있어서, 상기 제1전압전류변환회로는 제1전원단자와 제1노드사이에 연결된 제1정전류원; 상기 정전류원에 에미터가 연결되고 제2전원단자에 콜렉터가 연결되고 상기 분배된 입력신호가 베이스에 결합된 제1트랜지스터; 및 저항을 통해서 상기 제1정전류원에 에미터가 연결되고 저항을 통해서 상기 전압단자에 베이스가 연결되고 상기 제1전류신호가 출력되는 콜렉터를 가지는 제2트랜지스터로 구성되고, 상기 제2전압전류변환회로는 제1전원단자와 제1노드사이에 연결된 제2정전류원; 상기 제1정전류원에 에미터가 연결되고 상기 제2전원단자에 콜렉터가 연결되고 상기 분배된 입력신호가 베이스가 결합된 제3트랜지스터; 및 저항을 통해서 상기 제2정전류원에 에미터가 연결되고 상기 전압단자에 상기 저항을 통해서 베이스가 연결되고 상기 제2전류신호가 출력되는 콜렉터를 가지는 제4트랜지스터로 구성되는 것을 특징으로 하는 고역 가중치회로.
KR1019910009840A 1991-06-14 1991-06-14 노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로 Expired - Fee Related KR940001817B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019910009840A KR940001817B1 (ko) 1991-06-14 1991-06-14 노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로
JP3271127A JPH04368700A (ja) 1991-06-14 1991-10-18 半導体メモリ装置
US07/820,774 US5241227A (en) 1991-06-14 1992-01-15 Active high band weighting circuit of noise reduction circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910009840A KR940001817B1 (ko) 1991-06-14 1991-06-14 노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로

Publications (2)

Publication Number Publication Date
KR930001572A KR930001572A (ko) 1993-01-16
KR940001817B1 true KR940001817B1 (ko) 1994-03-09

Family

ID=19315791

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910009840A Expired - Fee Related KR940001817B1 (ko) 1991-06-14 1991-06-14 노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로

Country Status (3)

Country Link
US (1) US5241227A (ko)
JP (1) JPH04368700A (ko)
KR (1) KR940001817B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE1007434A3 (nl) * 1993-07-30 1995-06-13 Philips Electronics Nv Spanning-stroomomzetter.
JP3306235B2 (ja) * 1994-10-31 2002-07-24 三菱電機株式会社 チャージポンプ回路及びｐｌｌ回路
DE19523329C2 (de) * 1995-06-27 1997-10-16 Siemens Ag Schaltungsanordnung zur Stromtransformation
US5619125A (en) * 1995-07-31 1997-04-08 Lucent Technologies Inc. Voltage-to-current converter
JPH1093362A (ja) * 1996-09-13 1998-04-10 Nec Corp Ｏｔａおよびそれに用いる可変電流分配出力回路
US5917349A (en) * 1997-10-09 1999-06-29 Kabushiki Kaisha Toshiba Current mode driver using N-type transistors
US6037811A (en) * 1997-10-10 2000-03-14 International Microcircuits, Inc. Current-controlled output buffer
JP3484349B2 (ja) * 1998-07-23 2004-01-06 Ｎｅｃエレクトロニクス株式会社 電圧レギュレータ
US6489816B1 (en) * 2001-09-07 2002-12-03 Signia Technologies Frequency converter with direct current suppression
EP2697796B1 (en) 2011-04-15 2015-05-06 Telefonaktiebolaget LM Ericsson (PUBL) Method and a decoder for attenuation of signal regions reconstructed with low accuracy
US8841970B2 (en) * 2012-03-22 2014-09-23 Qualcomm Incorporated Low GM transconductor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58172723A (ja) * 1982-04-02 1983-10-11 Hitachi Ltd ２端子形定電流回路
JPH0720040B2 (ja) * 1986-11-21 1995-03-06 ソニー株式会社 電圧−電流変換回路
US5105145A (en) * 1988-05-04 1992-04-14 Robert Bosch Gmbh Voltage control circuit
JPH0782404B2 (ja) * 1989-07-11 1995-09-06 日本電気株式会社 基準電圧発生回路

Also Published As

Publication number Publication date
US5241227A (en) 1993-08-31
JPH04368700A (ja) 1992-12-21
KR930001572A (ko) 1993-01-16

Similar Documents

Publication Publication Date Title
US3512096A (en) Transistor circuit having stabilized output d.c. level
KR20010020410A (ko) 선형성 및 대역폭이 개선된 가변 이득 증폭기
JPH06177655A (ja) 変換器回路及びこれを用いたダブルバランストミキサー回路
KR940001817B1 (ko) 노이즈 감소회로에 사용되는 액티브 필터용 고역 가중치 회로
US3999139A (en) Monolithic alternately stacked IF amplifier
US4344043A (en) Variable load impedance gain-controlled amplifier
US5432477A (en) Wide frequency range amplifier apparatus
US4340868A (en) Current mode biquadratic active filter
US4369410A (en) Monolithically integrable transistor amplifier having gain control means
US4403200A (en) Output stage for operational amplifier
JP3411988B2 (ja) 可変電圧電流変換回路
US4342005A (en) Television intermediate frequency amplifier with feedback stabilization
JPH10126179A (ja) 利得制御回路及び方法
US5327097A (en) Gain control circuit
US4366443A (en) Television intermediate frequency amplifier
US5767662A (en) Amplifier having single-ended input and differential output and method for amplifying a signal
US4017749A (en) Transistor circuit including source voltage ripple removal
US4553107A (en) Current mirror circuit having stabilized output current
EP1110322B1 (en) Electronic circuit
JP2624584B2 (ja) ノイズ減衰回路に使われるアクティブ高域加重値回路
US4345214A (en) Variable emitter degeneration gain-controlled amplifier
US4524330A (en) Bipolar circuit for amplifying differential signal
EP0433896B1 (en) Low-noise preamplifier stage, in particular for magnetic heads
US4284912A (en) Switching circuits for differential amplifiers
US3586987A (en) Transistor bias circuit

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

FPAY Annual fee payment

Payment date: 20080303

Year of fee payment: 15

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20090310

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20090310

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000