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JPH1070201A - Ｓｒａｍセル及びその製造方法 - Google Patents

Ｓｒａｍセル及びその製造方法

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Publication number
JPH1070201A
JPH1070201A JP9187361A JP18736197A JPH1070201A JP H1070201 A JPH1070201 A JP H1070201A JP 9187361 A JP9187361 A JP 9187361A JP 18736197 A JP18736197 A JP 18736197A JP H1070201 A JPH1070201 A JP H1070201A
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JP
Japan
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gate
pull
conductivity type
transistor
impurity diffusion
Prior art date
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Application number
JP9187361A
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English (en)
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JP3020199B2 (ja
Inventor
Saiko Kin
載 甲 金
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH1070201A publication Critical patent/JPH1070201A/ja
Application granted granted Critical
Publication of JP3020199B2 publication Critical patent/JP3020199B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 本発明はメモリセルを構成するトランジスタ
の数を減らすことにより、メモりデバイスの高集積化を
実現することができるＳＲＡＭセル及びその製造方法を
提供すること。 【解決手段】 本発明によればワード線ＷＬ及びビット
線ＢＬと、前記ワード線及びビット線に接続され、前記
ワード線が選択されると前記ビット線から入力されるデ
ータを出力するアクセスデバイスＡＴと、前記アクセス
デバイスと連結されると共に一定の電源電圧Ｖｆと接続
され、前記アクセスデバイスから入力されるデータに基
づいてプルアップ動作するプルアップデバイスＵＴと、
前記アクセスデバイス及びプルアップデバイスと連結さ
れると共に接地ＶＳＳに接続され、前記アクセスデバイ
スから入力されるデータに基づいてプルダウン動作する
プルダウンデバイスＤＴとを備えることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体メモリデバイ
ス(device)及びその製造方法に係り、特にセル面積の縮
小されたＳＲＡＭセル及びその製造方法に関する。
【０００２】
【従来の技術】ＳＲＡＭは速いスピード、低電力消耗、
及び単純作動によって駆動されるメモリデバイスであ
る。ＳＲＡＭはメモリセルがフリップフロップ回路で構
成されるので、ＤＲＡＭとは異なり、周期的に蓄えられ
た情報をリフレッシュする必要がないのみならず設計も
用意である。ＳＲＡＭのメモリセルは２個のプルアップ
デバイスと、２個のアクセスッデバイスと、２個のプル
ダウンデバイスから構成される。尚、ＳＲＡＭセルはプ
ルアップデバイスの負荷形態によってフルＣＭＯＳ型(f
ull ＣＭＯＳ cell)、高抵抗負荷型(High Road Resisto
r ：以下、「ＨＲＬ」という) 、及びＴＦＴ(ThinFilｍ
Transistor )負荷型の三つの構造に区分される。
【０００３】ＴＦＴ負荷型はＰチャネル型ＴＦＴがプル
アップデバイスとして用いられたメモリセルであり、４
ＭＢ或いは１６ＭＢ用ＳＲＡＭセルで開発されている。
このＴＦＴ負荷型ＳＲＡＭセルは、高抵抗負荷型ＳＲＡ
Ｍセルに比して、スタンバイ時の消費電力が低く且つ安
定性に優れている。尚、バルク構造のフルＣＭＯＳ型Ｓ
ＲＡＭセルに比して、高集積化に優れている。しかし、
ＴＦＴ負荷型ＳＲＡＭセルはその製造工程が複雑なの
で、バルク構造のフルＣＭＯＳ型ＳＲＡＭセルが再考さ
れている。バルク構造のフルＣＭＯＳ型ＳＲＡＭセル
は、ＴＦＴ負荷型ＳＲＡＭセルに比して、製造工程が単
純であると共に動作時に高電流を得ることができ、且つ
メモリの安定性に優れている。
【０００４】図１はフルＣＭＯＳ型ＳＲＡＭセルの等価
回路図である。
【０００５】図１において、ＷＬはワード線、ＢＬ１，
ＢＬ２はビット線、Ｎ１，Ｎ２はノード、ＶＤＤは電源
電圧、ＶＳＳは接地電圧、ＵＴ１，ＵＴ２はＰチャネル
ＭＯＳ（以下、「ＰＭＯＳ」という )トランジスタから
なるプルアップトランジスタ、ＤＴ１，ＤＴ２はＮチャ
ネルＭＯＳ（以下、「ＮＭＯＳ」という )トランジスタ
からなるプルダウントランジスタ、ＡＴ１，ＡＴ２はＮ
ＭＯＳトランジスタからなるアクセストランジスタをそ
れそれ示す。
【０００６】プルアップトランジスタＵＴ１用ＰＭＯＳ
トランジスタとプルダウントランジスタＤＴ１用ＮＭＯ
Ｓトランジスタから第１ＣＭＯＳインバーターが構成さ
れる。プルアップトランジスタＵＴ２用ＰＭＯＳトラン
ジスタとプルダウントランジスタＤＴ２用ＮＭＯＳトラ
ンジスタから第２ＣＭＯＳインバーターが構成される。
ノードＮ１で第１ＣＭＯＳインバーターの出力と第２Ｃ
ＭＯＳインバーターの入力が接続され、ノードＮ２で第
１ＣＭＯＳインバーターの入力と第２ＣＭＯＳインバー
ターの出力が接続される。アクセストランジスタＡＴ
１，ＡＴ２用ＮＭＯＳトランジスタはソースがビット線
ＢＬ１，ＢＬ２にそれぞれ接続され、そのドレインがノ
ードＮ１とＮ２にそれぞれ接続され、そのゲートがワー
ド線ＷＬにそれぞれ接続される。
【０００７】
【発明が解決しようとする課題】しかし、前記の如く構
成されたフルＣＭＯＳ型ＳＲＡＭセルは、一つの段位セ
ルが４個のＮＭＯＳトランジスタと２個のＰＭＯＳトラ
ンジスタから構成されるので、セルのサイズが大きい。
したがって、フルＣＭＯＳ型ＳＲＡＭセルはメモリの大
容量化に伴ってだんだん大きくなるセルのサイズを一定
値以下に減らすことができないので、メモリデバイスの
高集積化を果たすことが難しい短所を持っている。
【０００８】従って、本発明の目的は、メモリセルを構
成するトランジスタの数を減らすことにより、メモりデ
バイスの高集積化を実現することができるＳＲＡＭセル
及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるＳＲＡＭセルは、ワード線及びビッ
ト線と、前記ワード線及びビット線に接続され、前記ワ
ード線が選択されると前記ビット線から入力されるデー
タを出力するアクセスデバイスと、前記アクセスデバイ
スと連結されると共に一定の電源電圧と接続され、前記
アクセスデバイスから入力されるデータに基づいてプル
アップ動作するプルアップデバイスと、前記アクセスデ
バイス及びプルアップデバイスと連結されると共に接地
に接続され、前記アクセスデバイスから入力されるデー
タに基づいてプルダウン動作するプルダウンデバイスと
を備える。
【００１０】上記アクセスデバイスは第１ＮＭＯＳトラ
ンジスタから構成され、プルアップデバイスは第２ＮＭ
ＯＳトランジスタから構成され、前記プルダウンデバイ
スはＰＭＯＳトランジスタから構成される。
【００１１】また、上記目的を達成するために、本発明
によるＳＲＡＭセルは、第１及び第２導電型ウェルが形
成され、素子分離膜によって前記第１導電型ウェルに第
１アクティブ領域が定められると共に前記第２導電型ウ
ェルに第２アクティブ領域が定められた半導体基板と、
前記第１及び第２アクティブ領域上に形成されたゲート
絶縁膜と、前記第１アクティブ領域上に形成された第１
及び第２ゲートと前記第２アクティブ領域上に形成され
た第３ゲートと、それぞれの前記第１及び第２ゲートの
両側の前記第１アクティブ領域に形成され、前記第１及
び第２ゲートの間で一つの共通である第２導電型の共通
不純物拡散領域と、前記第３ゲートの両方の前記第２ア
クティブ領域に形成された第１導電型不純物拡散領域
と、基板全面に形成され、前記それぞれの第１及び第２
不純物拡散領域の所定部分を露出させると共に、第２導
電型の共通不純物拡散領域に近接した方の前記第２ゲー
トの所定部分と前記第３ゲートの一側の所定部分を露出
させるコンタクトホールの備えられた層間絶縁膜と、前
記コンタクトホールを通して前記１及び第２導電型不純
物拡散領域と前記第２ゲート及び第３ゲートとコンタク
トするそれぞれの金属配線層とを含むことを特徴とす
る。
【００１２】また、上記目的を達成するために、本発明
によるＳＲＡＭセル製造方法は、半導体基板を提供する
段階と、前記基板に第１及び第２導電型ウェルを形成す
る段階と、前記半導体基板上に素子分離膜を形成して前
記第１導電型ウェルに第１アクティブ領域を定められる
と共に前記第２導電型ウェルに第２アクティブ領域を定
める段階と、前記基板上にゲート絶縁膜を形成する段階
と、前記ゲート絶縁膜の形成された第１アクティブ領域
上に第１及び第２ゲートを形成すると共に前記ゲート絶
縁膜の形成された前記第２アクティブ領域上に第３ゲー
トを形成する段階と、前記それぞれの前記１及び第２ゲ
ート両側の前記第１アクティブ領域に前記第１及び第２
ゲートの間で一つが共通になるように第２導電型の共通
不純物拡散領域を形成する段階と、前記第３ゲートの両
側の前記第２アクティブ領域に第１導電型不純物拡散領
域を型成する段階と、前記基板全面に層間絶縁膜を形成
する段階と、前記層間絶縁膜を、前記それぞれの第１及
び第２導電型不純物拡散領域の所定部分を露出させると
共に第２導電型の共通不純物拡散領域に隣接した側の前
記第２ゲートの所定部分と前記第３ゲートの一側の所定
部分を露出させるように、エッチングすることによりコ
ンタクトホールを形成する段階と、前記コンタクトホー
ルに埋め込まれるように前記層間絶縁膜上に金属層を蒸
着する段階と、前記金属層をパターニングして前記第１
及び第２不純物拡散領域と前記第２及び第３ゲートとコ
ンタクトする金属配線層を形成する段階とをさらに含む
ことを特徴とする。
【００１３】前記本発明によれば、ＳＲＡＭセルが２個
のＮＭＯＳトランジスタと１個のＰＭＯＳトランジスタ
とから具現されることができるので、セルサイズを著し
く減少させることができる。
【００１４】
【発明の実施の形態】以下、添付図面を参照して本発明
の好ましい実施例を説明する。
【００１５】図２は本発明の実施例によるフルＣＭＯＳ
型ＳＲＡＭセルの等価回路図である。
【００１６】図２に示すように、本発明によるＳＲＡＭ
セルは３個のトランジスタから構成される。図２におい
て、ＷＬはワード線、ＢＬはビット線、ＵＴはＮＭＯＳ
トランジスタからなるプルアップトランジスタ、Ｖｆは
一定の電源電圧、ＶＳＳは接地電圧、ＤＴはＰＭＯＳト
ランジスタからなるプルダウントランジスタ、ＡＴはＮ
ＭＯＳトランジスタからなるアクセストランジスタ、Ｎ
はノードである。
【００１７】ノードＮで、プルアップトランジスタＵＴ
用ＮＭＯＳトランジスタとプルダウントランジスタＤＴ
用ＰＭＯＳトランジスタとアクセストランジスタＡＴ用
ＮＭＯＳトランジスタとのそれぞれのソースが接続され
る。プルアップトランジスタＵＴとプルダウントランジ
スタＤＴとのゲートがノードＮに連結される。プルアッ
プトランジスタＵＴのドレインに一定の電源電圧Ｖｆが
印加され、プルダウントランジスタＤＴのドレインはＶ
ＳＳに接地される。アクセストランジスタＡＴはそのゲ
ートがワード線ＷＬに接続され、そのドレインがビット
線ＢＬに接続される。
【００１８】上記のように構成されたＳＲＡＭセルにお
いて、ノードＮにＨＩＧＨのデータを蓄えるために、ワ
ード線ＷＬをターンオンさせてからビット線ＢＬにＨＩ
ＧＨレベルの電圧を入力すると、プルダウントランジス
タＤＴはターンオフされ、プルアップトランジスタＵＴ
がターンオンされる。それにより、ノードＮにＨＩＧＨ
のデータが蓄えられる。この際、一定の電源電圧Ｖｆは
ビット線ＢＬに印加される電圧よりプルアップトランジ
スタＵＴのしきい電圧以上高い。尚、ノードＮにＬＯＷ
のデータを蓄えるために、ワード線ＷＬをターンオンさ
せてからビット線ＢＬにＬＯＷのデータを入力すると、
プルアップトランジスタＵＴがターンオフされ、プルダ
ウントランジスタＤＴがターンオンされる。それによ
り、ノードＮにＬＯＷのデータが蓄えられる。
【００１９】図３は上記のように構成されたフルＣＭＯ
Ｓ型ＳＲＡＭセルのレイアウト(layout)図である。図３
において、１０はＰウェル、２０はＮウェル、Ａ１，Ａ
２，Ｂはアクティブ領域、３０ａと３０ｂはゲート線、
４０ａ〜４０ｄはＮ+ 不純物拡散領域、５０ａと５０ｂ
はＰ+ 不純物拡散領域、Ｃ１〜Ｃ６はコンタクト領域を
示す。
【００２０】図３に示すように、本発明によるＳＲＡＭ
セルは基板１上にＰウェル１０及びＮウェル２０が互い
に接しながら横方向に長く延びて形成される。Ｐウェル
１０に、横方向にアクティブ領域Ａ１が配置される。Ｎ
ウェル２０に、横方向にアクティブ領域Ａ１と平行にア
クティブ領域Ａ２とＢが所定の間隔をおいて配置され
る。アクティブ領域はＡ１，Ｂと重なって交差するよう
にゲート線３０ｂが縦方向に配置される。アクティブ領
域Ａ１と重なって交わされると共にアクティブ領域Ａ２
とＢとの間のＮウェル２０を通過するように縦方向にゲ
ート線３０ａが配置される。それぞれのゲート線３０
ａ、３０ｂの両側のアクティブ領域Ａ１とアクティブ領
域Ａ２にＮ+ 不純物拡散領域４０ａ〜４０ｄが形成され
る。４０ａと４０ｃはドレイン領域となり、４０ｂはソ
ース領域となって、ソースを共通とするアクセストラン
ジスタＡＴとプルアップトランジスタＵＴ用ＮＭＯＳト
ランジスタが具現される。また、４０ｄはＮウェル接合
領域となる。ゲート線３０ｂの両側のアクティブ領域Ｂ
にＰ+ 不純物拡散領域５０ａ，５０ｂが形成される。５
０ａはドレイン領域となり、５０ｂはソース領域となっ
て、プルダウントランジスタＤＴ用ＰＭＯＳトランジス
タが具現される。Ｃ１〜Ｃ６はコンタクト領域であり、
Ｃ１はアクセストランジスタＡＴのドレイン領域４０ａ
とビット線(図３に示せず。図２参照。）のコンタクト
領域である。Ｃ２はアクセストランジスタＡＴとプルア
ップトランジスタＵＴの共通ソース領域４０ｂとゲート
線３０ｂとのコンタクト領域である。Ｃ３はプルアップ
トランジスタＵＴのドレイン領域４０ｃと一定の電源電
圧( 図３に示せず。図２参照。）のコンタクト領域であ
る。Ｃ４はプルダウントランジスタＤＴのドレイン領域
５０ａと接地電圧（図３に示せず。図２参照。) とのコ
ンタクト領域である。Ｃ５はプルダウントランジスタＤ
Ｔのソース領域５０ｂとゲート線３０ｂとのコンタクト
領域である。Ｃ６はＮウェル接合領域４０ｄと電源電圧
（図示せず）のコンタクト領域である。コンタクト領域
Ｃ２、Ｃ４、及びゲート線３０ｂによってアクセストラ
ンジスタＡＴとプルアップトランジスタＵＴとの共通ソ
ース領域４０ｂと、プルダウントランジスタＤＴのソー
ス領域５０ｂが連結される。
【００２１】続いて、図４Ａ乃至図４Ｃを参照して前記
ＳＲＡＭセルの製造方法を説明する。
【００２２】図４乃至図６は図３をＸーＸ’線に沿って
切断した断面図であり、図３における構成要素と同一の
構成要素には同一の参照符号が与えられ、それに対する
説明は省略される。図４乃至図６において、２ａ，２ｂ
はフィールド酸化膜、３はゲート酸化膜、４は層間絶縁
膜を示す。
【００２３】まず、図４に示すように、半導体基板１に
Ｐウェル１０及びＮウェル２０が形成される。この次、
基板１上にＬＯＣＯＳ（ＬＯＣal Oxidation of Silico
n ）技術によってフィールド酸化膜２ａ，２ｂが形成さ
れる。それにより、Ｐウェル１０にアクセストランジス
タのアクティブ領域Ａ１が定められと共に、Ｎウェル２
０にアクティブ領域Ｂ及びアクティブ領域Ａ２が定めら
れる。
【００２４】図５に示すように、図４の構造上にゲート
絶縁膜及びポリシリコン膜が順次蒸着され、パターニン
グされる。それにより、アクティブ領域Ａ１，Ｂ上にゲ
ート絶縁膜３及びゲート３０ａｌ，３０ｂｌ，３０ｂ２
がそれぞれ形成されると共に、フィールド酸化膜２ｂ上
にゲート３０ａ２が形成される。そして、ゲート３０ａ
ｌ，３０ａ２両側のアクティブ領域Ａ１とアクティブＡ
２にＮ+ 不純物イオンが注入されてＮ+ 不純物拡散領域
４０ａ〜４０ｄが形成される。４０ａと４０ｃはそれぞ
れドレイン領域となり、４０ｂはソース領域（第２導電
型不純物領域）となって、ソースを共通とするアクセス
トランジスタＡＴとプルアップトランジスタＵＴ用ＮＭ
ＯＳトランジスタが具現される。また、４０ｄはＮウェ
ル接合領域となる。この後、ゲート３０ｂ２の両側のア
クティブ領域ＢにＰ+ 不純物イオンが注入されてＰ+ 不
純物拡散領域５０ａ，５０ｂが形成される。５０ａはド
レイン領域となり、５０ｂはソース領域（第１導電型不
純物拡散領域）となって、プルダウントランジスタＤＴ
用ＰＭＯＳトランジスタが具現される。
【００２５】図６に示すように、図５の構造上に層間絶
縁膜４が蒸着される。この後、それぞれのソース及びド
レイン領域（４０ａ〜４０ｃ，５０ａ，５０ｂ )とＮウ
ェル接合領域４０ｄとの所定部分が露出されると共に、
プルアップトランジスタＵＴとプルダウントランジスタ
ＤＴのゲート３０ｂ１，３０ｂ２が露出されるように層
間絶縁膜４がエッチングされることにより、コンタクト
ホール（図示せず）が形成される。この際、層間絶縁膜
４はプルアップトランジスタＵＴのゲート３０ｂ１とそ
のソース領域４０ｂが一つのコンタクトホールから共に
露出されるようにエッチングされると共に、プルダウン
トランジスタＤＴのゲート３０ｂ２とそのソース領域５
０ｂも一つのコンタクトホールから共に露出されるよう
にエッチングされる。
【００２６】この次、前記コンタクトホールに埋め込ま
れるように層間絶縁膜４上に金属層が蒸着された後にパ
ターニングされて金属配線層６０ａ〜６０ｆが形成され
る。それにより、プルアップトランジスタＵＴのゲート
３０ｂｌとそのソース領域４０ｂが互いに連結されると
共に、プルダウントランジスタＤＴのゲート３０ｂ２と
そのソース領域５０ｂが互いに連結される。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
フルＣＭＯＳ型ＳＲＡＭセルが２個のＮＭＯＳトランジ
スタと１個のＰＭＯＳトランジスタとから具現されるこ
とができるので、セルサイズを著しく減少させることが
できる。従って、高集積化によるＳＲＡＭセルを実現さ
せることができる。
【００２８】尚、本発明は上記実施例に限らず、本発明
の技術的な要旨から外れぬ範囲内で多様な変形が可能で
ある。
【図面の簡単な説明】
【図１】従来のフルＣＭＯＳ型ＳＲＡＭセルの等価回路
図である。
【図２】本発明の実施例によるフルＣＭＯＳ型ＳＲＡＭ
セルの等価回路図である。
【図３】本発明の実施例によるフルＣＭＯＳ型ＳＲＡＭ
セルのレイアウト図である。
【図４】本発明の実施例によるフルＣＭＯＳ型ＳＲＡＭ
セルの製造方法を示す断面図である。
【図５】本発明の実施例によるフルＣＭＯＳ型ＳＲＡＭ
セルの製造方法を示す断面図である。
【図６】本発明の実施例によるフルＣＭＯＳ型ＳＲＡＭ
セルの製造方法を示す断面図である。
【符号の説明】
ＷＬ：ワード線 ＢＬ：ビット線 ＵＴ：プルアップトランジスタ ＤＴ：プルダウントランジスタ ＡＴ：アクセストランジスタ Ｎ：ノード Ｖｆ：一定の電源電圧 ＶＳＳ：接地電圧 １０：Ｐウェル ２０：Ｎウェル Ａ１，Ａ２，Ｂ：アクティブ領域 ３０ａ，３０ｂ：ゲート線（ワード線） ４０ａ〜４０ｄ：Ｎ+ 不純物拡散領域 ５０ａ，５０ｂ：Ｐ+ 不純物拡散領域 Ｃ１〜Ｃ６：コンタクト領域を ２：フィールド酸化膜 ３：ゲート酸化膜 ４：層間絶縁膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年９月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】ＳＲＡＭは速いスピード、低電力消耗、
及び単純作動によって駆動されるメモリデバイスであ
る。ＳＲＡＭはメモリセルがフリップフロップ回路で構
成されるので、ＤＲＡＭとは異なり、周期的に蓄えられ
た情報をリフレッシュする必要がないのみならず設計も
用意である。ＳＲＡＭのメモリセルは２個のプルアップ
デバイスと、２個のアクセスッデバイスと、２個のプル
ダウンデバイスから構成される。尚、ＳＲＡＭセルはプ
ルアップデバイスの負荷形態によってフルＣＭＯＳ型
（ｆｕｌｌ ＣＭＯＳ ｃｅｌｌ）、高抵抗負荷型（Ｈ
ｉｇｈ Ｒｏａｄ Ｒｅｓｉｓｔｏｒ：以下、「ＨＲ
Ｌ」という）、及びＴＦＴ（Ｔｈｉｎ ＦｉｌｍＴｒａ
ｎｓｉｓｔｏｒ）負荷型の三つの構造に区分される。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 ワード線及びビット線と、前記ワード線
    及びビット線に接続され、前記ワード線が選択されると
    前記ビット線から入力されるデータを出力するアクセス
    デバイスと、前記アクセスデバイスと連結されると共に
    一定の電源電圧と接続され、前記アクセスデバイスから
    入力されるデータに基づいてプルアップ動作するプルア
    ップデバイスと、前記アクセスデバイス及びプルアップ
    デバイスと連結されると共に接地に接続され、前記アク
    セスデバイスから入力されるデータに基づいてプルダウ
    ン動作するプルダウンデバイスとを備えることを特徴と
    するＳＲＡＭセル。
  2. 【請求項２】 前記アクセスデバイスはＮＭＯＳトラン
    ジスタであることを特徴とする請求項１記載のＳＲＡＭ
    セル。
  3. 【請求項３】 前記アクセスデバイスは、そのゲートが
    前記ワード線に接続され、そのドレインが前記ビット線
    に接続され、そのソースが前記プルアップデバイス及び
    プルダウンデバイスに接続されることを特徴とする請求
    項２記載のＳＲＡＭセル。
  4. 【請求項４】 前記プルアップデバイスはＮＭＯＳトラ
    ンジスタであることを特徴とする請求項１記載のＳＲＡ
    Ｍセル。
  5. 【請求項５】 前記プルアップデバイスは、そのゲート
    が前記アクセスデバイスに接続され、そのドレインに前
    記一定の電源電圧が印加され、そのソースが前記プルダ
    ウンデバイスに接続されることを特徴とする請求項４記
    載のＳＲＡＭセル。
  6. 【請求項６】 前記一定の電源電圧は前記ビット線の電
    圧信号より前記ＮＭＯＳトランジスタのしきい電圧以上
    大であることを特徴とする請求項５記載のＳＲＡＭセ
    ル。
  7. 【請求項７】 前記プルダウンデバイスはＰＭＯＳトラ
    ンジスタであることを特徴とする請求項１記載のＳＲＡ
    Ｍセル。
  8. 【請求項８】 前記ＰＭＯＳトランジスタは、そのゲー
    トが前記アクセスデバイスに接続され、そのソースが前
    記プルアップデバイスに接続され、そのドレインが接地
    されることを特徴とする請求項７記載のＳＲＡＭセル。
  9. 【請求項９】 前記アクセスデバイスは第１ＮＭＯＳト
    ランジスタから構成され、プルアップデバイスは第２Ｎ
    ＭＯＳトランジスタから構成され、前記プルダウンデバ
    イスはＰＭＯＳトランジスタから構成されることを特徴
    とする請求項１記載のＳＲＡＭセル。
  10. 【請求項１０】 前記第１及び第２ＮＭＯＳトランジス
    タのソースと前記ＰＭＯＳトランジスタのソースが一つ
    のノードに接続され、前記第１ＮＭＯＳトランジスタは
    そのゲートが前記ワード線に接続され、そのドレインが
    前記ビット線に接続され、前記第２ＮＭＯＳトランジス
    タのゲートと前記ＰＭＯＳトランジスタのゲートは互い
    に接続されると共に前記ノードに接続され、前記第２Ｎ
    ＭＯＳトランジスタのドレインに前記一定の電源電圧が
    印加され、前記ＰＭＯＳトランジスタのドレインは接地
    されることを特徴とする請求項９記載のＳＲＡＭセル。
  11. 【請求項１１】 前記一定の電源電圧は前記ビット線の
    電圧信号より前記第２ＮＭＯＳトランジスタのしきい電
    圧以上高いことを特徴とする請求項１０記載のＳＲＡＭ
    セル。
  12. 【請求項１２】 第１及び第２導電型ウェルが形成さ
    れ、素子分離膜によって前記第１導電型ウェルに第１ア
    クティブ領域が定められると共に前記第２導電型ウェル
    に第２アクティブ領域が定められた半導体基板と、前記
    第１及び第２アクティブ領域上に形成されたゲート絶縁
    膜と、前記第１アクティブ領域上に形成された第１及び
    第２ゲートと前記第２アクティブ領域上に形成された第
    ３ゲートと、それぞれの前記第１及び第２ゲートの両側
    の前記第１アクティブ領域に形成され、前記第１及び第
    ２ゲートの間で一つの共通である第２導電型の共通不純
    物拡散領域と、前記第３ゲートの両側の前記第２アクテ
    ィブ領域に形成された第１導電型不純物拡散領域とを含
    むことを特徴とするＳＲＡＭセル。
  13. 【請求項１３】 前記基板全面に形成され、前記それぞ
    れの第１及び第２導電型不純物拡散領域の所定部分を露
    出させると共に、第２導電型の共通不純物拡散領域に隣
    接した前記第２ゲートの所定部分と前記第３ゲートの一
    側の所定部分を露出させるコンタクトホールの備えられ
    た層間絶縁膜と、前記コンタクトホールを通して前記１
    及び第２導電型の不純物拡散領域と前記第２ゲート及び
    第３ゲートとをコンタクトするそれぞれの金属配線層と
    をさらに含むことを特徴とする請求項１２記載のＳＲＡ
    Ｍセル。
  14. 【請求項１４】 前記第２ゲートと前記第２導電型の共
    通不純物拡散領域とは前記金属配線層によって互いに連
    結されたことを特徴とする請求項１３記載のＳＲＡＭセ
    ル。
  15. 【請求項１５】 前記第３ゲートは前記一側の第１導電
    型不純物拡散領域と前記金属配線層によって互いに連結
    されることを特徴とする請求項１３記載のＳＲＡＭセ
    ル。
  16. 【請求項１６】 半導体基板を提供する段階と、前記基
    板に第１及び第２導電型ウェルを形成する段階と、前記
    半導体基板上に素子分離膜を形成して前記第１導電型ウ
    ェルに第１アクティブ領域を定めると共に前記第２導電
    型ウェルに第２アクティブ領域を定める段階と、前記基
    板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁
    膜の形成された第１アクティブ領域上に第１及び第２ゲ
    ートを形成すると共に前記ゲート絶縁膜の形成された前
    記第２アクティブ領域上に第３ゲートを形成する段階
    と、前記それぞれの前記１及び第２ゲート両側の前記第
    １アクティブ領域に前記第１及び第２ゲートの間で一つ
    が共通になるように第２導電型の共通不純物拡散領域を
    形成する段階と、前記第３ゲートの両側の前記第２アク
    ティブ領域に第１導電型不純物拡散領域を型成する段階
    とを含むことを特徴とするＳＲＡＭセルの製造方法。
  17. 【請求項１７】 前記基板全面に層間絶縁膜を形成する
    段階と、前記層間絶縁膜を、前記それぞれの第１及び第
    ２導電型不純物拡散領域の所定部分を露出させると共に
    第２導電型の共通不純物拡散領域に隣接した側の前記第
    ２ゲートの所定部分と前記第３ゲートの一側の所定部分
    を露出させるように、エッチングすることによりコンタ
    クトホールを形成する段階と、前記コンタクトホールに
    埋め込まれるように前記層間絶縁膜上に金属層を蒸着す
    る段階と、前記金属層をパターニングして前記第１及び
    第２不純物拡散領域と前記第２及び第３ゲートとコンタ
    クトする金属配線層を形成する段階とをさらに含むこと
    を特徴とする請求項１６記載のＳＲＡＭセルの製造方
    法。
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