JPH10334694A

JPH10334694A - 半導体記憶装置

Info

Publication number: JPH10334694A
Application number: JP9142597A
Authority: JP
Inventors: Shinichiro Shiratake; 慎一郎白武
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 1998-12-18
Also published as: US5959908A

Abstract

(57)【要約】【課題】冗長ワード線の数だけ冗長メモリを搭載しなけ
ればならないため、チップ面積が増大する。【解決手段】オア回路32、33 はアドレス一致検出回路CM
0 CM3 の出力信号から冗長ワード線群選択信号SMWLを生
成し、オア回路34、 35は上位／下位選択信号を生成す
る。冗長ワード線選択信号生成回路37は信号WS0 WS3 と
上位／下位選択信号から冗長ワード線選択信号を生成
し、ワード線駆動回路36a、 63bは冗長ワード線群選択信
号SMWLと冗長ワード線選択信号から冗長メモリセルアレ
イ31内の冗長ワード線をメモリセルアレイ内のワード線
群を構成するワード線の数より少ない単位で置き換え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長回路を有する
半導体記憶装置に係わり、特に、不良が発生したワード
線を冗長ワード線に置き換えることが可能な半導体記憶
装置に関する。

【０００２】

【従来の技術】半導体基板上の加工技術が進歩するに従
い、半導体記憶装置を構成する素子の大きさもスケール
されて次第に小さくなっている。これに伴い、半導体記
憶装置内部の配線などの加工ピッチが小さくなってい
る。このため、この加工を行うクリーンルーム内部のダ
ストや、プロセス上の加工ばらつきに起因する配線のシ
ョートや、メモリセルの保持特性の悪化による不良の発
生確率が単位面積当たりで大きくなっている。

【０００３】さらに、半導体記憶装置の世代が進み、大
容量化していくに従い半導体記憶装置の面積そのものも
次第に大きくなる傾向にある。このため、不良が半導体
記憶装置内部に混入する確率は益々高まっている。した
がって、半導体記憶装置内部に冗長な回路を搭載し、発
生した不良を必要に応じて冗長な回路に置き換えて使用
する不良救済回路なしでは、動作良品を取得できなくな
っている。

【０００４】一方、不良救済回路はチップ面積を増大さ
せる要因となる。特に、冗長メモリセルはチップ面積を
増大させる。この事情を以下に説明する。図１８は、従
来の半導体記憶装置を示すものであり、メモリセルアレ
イと冗長メモリセルアレイの配置を示している。この例
ではそれぞれ２５６本のワード線を含む４つのメモリセ
ルアレイ１１ａ〜１１ｄに対して、１つの冗長メモリセ
ルアレイ１５が配置されている。メモリセルアレイ１１
ａ〜１１ｄの内部に生じた不良ワード線は、冗長メモリ
セルアレイ１２内部の冗長ワード線によって置き換えら
れる。４つのメモリセルアレイのワード線の総数は、２
５６×４＝１０２４本であり、これらを区別するために
１０ビットのアドレス信号が必要となる。このアドレス
信号うち、上位８ビットはロウデコーダ１３ａ〜１３ｄ
に供給され、これらロウデコーダ１３ａ〜１３ｄから合
計２５６本のワード線群選択信号ＭＷＬが出力される。
この１本のワード線群選択信号ＭＷＬによって隣り合う
４本のワード線群が選択され、この４本のうちの１本
は、前記アドレス信号の下位２ビットによって生成され
る共通ワード線識別信号ＷＳｎ（ｎ＝０…３）を用いて
選択される。前記ワード線群選択信号ＭＷＬは、メモリ
セルアレイ１１ａ〜１１ｄにそれぞれ設けられた複数の
ワード線駆動回路１６ｎ（ｎ＝０〜２５５）に供給され
る。

【０００５】前記共通ワード線識別信号ＷＳｎは、メモ
リセルアレイ１１ａ〜１１ｄと、冗長メモリセルアレイ
１２にそれぞれ設けられたワード線選択信号生成回路１
４ａ〜１４ｄ、１５によってそれぞれ信号ＷＤＲｎ（ｎ
＝０〜３）と信号ＳＷＤＲｎ（ｎ＝０〜３）を生成す
る。これら信号ＷＤＲｎは、メモリセルアレイ１１ａ〜
１１ｄにそれぞれ設けられた複数のワード線駆動回路１
６ｎ（ｎ＝０〜２５５）に供給され、信号ＳＷＤＲｎ
は、冗長メモリセルアレイ１２に設けられた複数のワー
ド線駆動回路１７ｎ（ｎ＝０〜６４）に供給される。こ
れらワード線駆動回路１６ｎによりワード線群選択信号
ＭＷＬによって選択された４本のワード線群のうち、信
号ＷＤＲｎによって選択された１本のワード線が駆動さ
れる。

【０００６】図１９は、前記ロウデコーダの回路例を示
している。このロウデコーダは、複数のアンド回路２０
によって構成され、各アンド回路２０は８本のアドレス
信号の論理積を信号ＭＷＬｎ（ｎ＝０、１、２、３…）
として出力するようになっている。

【０００７】図２０は、前記ワード線選択信号生成回路
の一例を示している。このワード線選択信号生成回路
は、複数のアンド回路２１によって構成されている。こ
れらアンド回路２１は、４つのメモリセルアレイのうち
の１つのみを活性化できるように、アドレス信号の最上
位２ビットから生成されるブロック選択信号ＢＳと、信
号ＷＳｎの論理積を信号ＷＤＲｎとして出力する。

【０００８】図２１は、前記ワード線駆動回路の一例を
示している。このワード線駆動回路は、複数のアンド回
路２２によって構成されている。これらアンド回路２２
は、４本のワード線ごとに供給された１つのワード線群
選択信号ＭＷＬと、４つの信号ＷＤＲｎとの論理積によ
り、各ワード線ＷＬｎを駆動するようになっている。

【０００９】図１８に示す冗長メモリセルアレイ１２に
おいて、前記ワード線群選択信号ＭＷＬに相当する冗長
ワード線群選択信号ＳＭＷＬは、アドレス一致検出回路
１８ｎ（ｎ＝０〜３）によって生成される。これらアド
レス一致検出回路１８ｎは、ヒューズ等の不揮発的な記
憶素子によって不良ワード線を含むワード線群選択信号
ＭＷＬのアドレスを記憶しており、メモリセルに対する
アクセスの際に供給されるアドレスのうち、上位８ビッ
トがこの記憶されたアドレスに一致した場合、冗長ワー
ド線群選択信号ＳＭＷＬを活性化する。この例では、４
つのアドレス一致検出回路を有しているため、４箇所の
不良を置き換えることができる。このとき、４本のワー
ド線群のうちのいずれかを選択する信号ＳＷＤＲｎは、
ワード線が冗長ワード線に置き換えられるか否かに拘わ
らず、同じ信号が選択されている。すなわち、置き換え
を行うか否かの判定は、信号ＳＭＷＬの選択アドレスが
一致するか否かのみで判断できる。したがって、置き換
え制御を比較的簡単にできる。

【００１０】

【発明が解決しようとする課題】ところが、上記方法で
は１本の不良ワード線に対して、４本のワード線単位の
置き換えを行うこととなり、置き換え可能なワード線の
数を多くしようとすると、冗長ワード線を非常に多く用
意する必要があり、冗長ワード線の数だけ冗長メモリを
搭載しなければならない。このため、チップ面積が増大
するという問題が生じる。

【００１１】本発明は、前記課題を解決するためになさ
れたものであり、その目的とするところは、置き換え可
能なワード線の数を減らすことなく、冗長メモリの数を
低減することができ、チップ面積の増大を防止可能な半
導体記憶装置を提供しようとするものである。

【００１２】

【課題を解決するための手段】この発明は、上記課題を
解決するため、複数のワード線を含む複数のメモリセル
アレイと、複数の冗長ワード線を含む少なくとも１つの
冗長メモリセルアレイと、アドレス信号の第１の部分に
応じて、前記ワード線のうち少なくとも２本からなるワ
ード線群を選択する複数のワード線群選択手投と、前記
アドレス信号の第２の部分に応じて、前記ワード線群に
含まれる複数のワード線のうち特定の１本を選択する複
数のワード線選択手段と、前記アドレス信号の第１の部
分と第２の部分の少なくとも一部により、前記ワード線
群に含まれるワード線の数よりも少ない特定のワード線
に共通なアドレス信号を記憶する不揮発的な記憶手段を
有し、ワード線に対するアクセスの際に与えられるワー
ド線のアドレス信号が前記記憶手段に記憶されたアドレ
ス信号と一致した場合、前記特定のワード線に含まれる
ワード線に置き換えて冗長ワード線を活性化する置き換
え手段とを有している。

【００１３】また、この発明は、複数のワード線を含む
複数のメモリセルアレイと、複数の冗長ワード線を含む
少なくとも１つの冗長メモリセルアレイと、アドレス信
号の第１の部に応じて、前記ワード線のうち少なくとも
２本からなる複数のワード線群を選択する複数のワード
線群選択手段と、前記アドレス信号の第２の部分から生
成された複数の共通ワード線識別信号に応じて、前記ワ
ード線群に含まれる複数のワード線のうち、特定の１本
を選択する複数のワード線選択手段と、前記冗長ワード
線のうち少なくとも２本からなり、前記ワード線群に含
まれる数と同数の冗長ワード線からなる冗長ワード線群
を選択する複数の冗長ワード線群選択手段と、前記冗長
ワード線群に含まれる複数の冗長ワード線のうち特定の
１本を選択する複数の冗長ワード線選択手段と、特定の
ワード線のアドレス信号を記憶する不揮発的な記憶手段
を有し、ワード線に対するアクセスの際に与えられる前
記アドレス信号の第１の部分と第２の部分の少なくとも
一部が前記記憶手段に記憶されたアドレス信号と一致し
た場合、出力信号を活性化する複数のアドレス一致検出
回路と、前記アドレス一致検出回路の少なくとも１つの
出力信号が活性化された場合、前記冗長ワード線群選択
回路のうちの一つを選択する冗長ワード線群選択信号を
生成する第１の生成回路と、前記アドレス一致検出回路
の少なくとも１つの出力信号が活性化された場合、少な
くとも２つで前記ワード線群に含まれるワード線の数と
同じかそれよりも少ない数の選択制御信号を生成する第
２の生成回路と、前記第２の生成手段により生成された
選択制御信号と前記共通ワード線識別信号に応じて、前
記冗長ワード線群選択信号により選択された冗長ワード
線群から冗長ワード線を選択するための信号を生成する
冗長ワード線選択信号生成回路とを有している。

【００１４】本発明は、ワード線を選択するアドレス信
号を適宜変更することによってワード線群を構成するワ
ード線の数よりも少ない数を単位としてワード線を冗長
ワード線に置き換え可能としている。すなわち、アドレ
ス一致検出回路により記憶されるアドレス信号を適宜変
更することにより、アドレス一致検出回路の出力信号に
よって１つの冗長ワード線群を選択する。これととも
に、選択されたワード線群のうち、特定のワード線を選
択する共通ワード線識別信号をメモリセルアレイと冗長
メモリセルアレイにおいて共用し、この信号を用いて選
択された冗長ワード線群から冗長ワード線を選択してい
る。したがって、冗長メモリセルアレイに要する面積を
低減でき、チップ面積の増大を防止できる。さらに、こ
の構成を階層ワード線構成の半導体記憶装置にも適用可
能としている。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。（第１の実施例）図１は、本発明の第１の実施例であ
り、メモリセルアレイと冗長メモリセルアレイの配置を
示したものである。図１において、図１８と同一部分に
は同一符号を付す。

【００１６】この実施例は、４本のワード線からなるワ
ード線群を有しているにも拘わらず、ワード線を２本単
位で冗長ワード線と置き換えることができる。この実施
例は、図１８に示した例と同様に、それぞれ２５６本の
ワード線ＷＬを含む４つのメモリセルアレイ１１ａ、１
１ｂ、１１ｃ、１１ｄに対して、１つの冗長メモリセル
アレイ３１が配置されている。この冗長メモリセルアレ
イ３１により、メモリセルアレイ１１ａ〜１１ｄの内部
で発生した不良ワード線を、救済できるようになってい
る。

【００１７】本実施例のアドレス一致検出回路ＣＭ０〜
ＣＭ３には、ワード線群を選択する上位８ビットのアド
レス信号Ａ２〜Ａ９、その反転信号／Ａ２〜／Ａ９に加
え、共通ワード線識別信号ＷＳ０〜ＷＳ３を識別する２
ビットのアドレス信号Ａ１、Ａ０のうち、上位のアドレ
ス信号Ａ１及びその反転信号／Ａ１、及び信号φが供給
されている。これらアドレス一致検出回路ＣＭ０〜ＣＭ
３には、ワード線の不良アドレスがヒューズ等の不揮発
的な記憶回路によって上位９ビット記憶され、供給され
たアドレスが記憶されているアドレスに一致した場合、
出力信号が活性化される。

【００１８】アドレス一致検出回路ＣＭ０、ＣＭ１の出
力信号はオア回路３２に供給され、アドレス一致検出回
路ＣＭ２、ＣＭ３の出力信号はオア回路３３に供給され
る。これらオア回路３２、３３から冗長ワード線群選択
信号ＳＭＷＬ０、ＳＭＷＬ１が出力され、これら冗長ワ
ード線群選択信号ＳＭＷＬ０、ＳＭＷＬ１はそれぞれワ
ード線駆動回路３６ａ、３６ｂに供給される。冗長メモ
リセルアレイ３１は４本ずつ２組みの冗長ワード線ＳＷ
Ｌを有しており、前記ワード線駆動回路３６ａ、３６ｂ
には、それぞれ４本の冗長ワード線ＳＷＬが接続されて
いる。

【００１９】さらに、前記アドレス一致検出回路ＣＭ
０、ＣＭ２の出力信号はオア回路３４に供給され、アド
レス一致検出回路ＣＭ１、ＣＭ３の出力信号はオア回路
３５に供給される。アドレス一致検出回路ＣＭ０、ＣＭ
２により、アドレスの一致が検出されると、オア回路３
４からは下位選択信号ＬＳが出力され、アドレス一致検
出回路ＣＭ１、ＣＭ３により、アドレスの一致が検出さ
れると、オア回路３５から上位選択信号ＵＳが出力され
る。これら下位選択信号ＬＳ、上位選択信号ＵＳは、前
記共通ワード線識別信号ＷＳｎ（ｎ＝０〜３）ととも
に、冗長ワード線選択信号生成回路３７に供給される。

【００２０】図２は、前記アドレス一致検出回路ＣＭ０
〜ＣＭ３の一例を示している。このアドレス一致検出回
路ＣＭ０〜ＣＭ３は同一構成であるため、アドレス一致
検出回路ＣＭ０についてのみ説明する。

【００２１】ｐチャネルトランジスタ４１のゲートには
前記制御信号φが供給されている。このトランジスタ４
１の電流通路の一端には、電源Ｖｃｃが供給される。こ
のトランジスタ４１の電流通路の他端には、ｎチャネル
トランジスタ４２１〜４２９の電流通路の一端が接続さ
れている。これらトランジスタ４２１〜４２９の電流通
路の他端と接地間にはアドレス記憶素子としての例えば
ヒューズＦ１〜Ｆ９が接続され、各トランジスタ４２１
〜４２９のゲートにはアドレス信号Ａ１〜Ａ９が供給さ
れている。また、前記トランジスタ４１の電流通路の他
端には、ｎチャネルトランジスタ４３１〜４３９の電流
通路の一端が接続されている。これらトランジスタ４３
１〜４３９の電流通路の他端と接地間にはヒューズ／Ｆ
１〜／Ｆ９が接続され、各トランジスタ４３１〜４３９
のゲートにはアドレス信号／Ａ１〜／Ａ９が供給されて
いる。さらに、前記トランジスタ４１の電流通路の他端
には、インバータ４４、４５が直列接続されている。前
記ヒューズＦ１〜Ｆ９、／Ｆ１〜／Ｆ９は、不良アドレ
スに応じて選択的に例えばレーザビームによって切断さ
れ、不良アドレスを記憶する。例えばアドレスＡ１〜Ａ
９が全て“０”のワード線を冗長ワード線によって書き
換える場合、９本のヒューズ／Ｆ１〜／Ｆ９が全て切断
される。

【００２２】尚、アドレス記憶素子としては、ヒューズ
に限定されるものではなく、不揮発性メモリを使用する
ことも可能である。図３は、アドレス一致検出回路の動
作を示している。

【００２３】先ず、待機状態においては制御信号φがロ
ーレベルとされ、全てのアドレス信号Ａｎ、／Ａｎ（ｎ
＝１〜９）もローレベルとされている。このため、トラ
ンジスタ４１はオン、トランジスタ４２１〜４２９、４
３１〜４３９がオフとなるため、ヒューズの切断状態に
かかわらずノードＮＡがハイレベルにプリチャージされ
る。

【００２４】この後、ワード線に対するアクセスが発生
すると、制御信号φがローレベルからハイレベルに変わ
るため、トランジスタ４１がオフとなり、さらに、アド
レス信号Ａｎ、／Ａｎ（ｎ＝１〜９）が入力される。す
なわち、アドレス信号Ａｎ、／Ａｎの何れかがローレベ
ルからハイレベルに遷移する。すなわち、アドレス信号
Ａｎ＝１であった場合にはＡｎがハイレベルに遷移し、
Ａｎ＝０であった場合は／Ａｎがハイレベルに遷移す
る。このとき、ヒューズの切断状態によって、一致検出
回路の出力信号ｏｕｔが次のようになる。すなわち、ア
ドレスの全ビットに対応したヒューズが切断されている
場合、出力信号ｏｕｔハイレベルのままであり、１ビッ
トでも切断されたヒューズとは異なるアドレスが入力さ
れている場合、出力信号ｏｕｔはローレベルに遷移す
る。例えば／Ｆ１〜／Ｆ９の９本のヒューズ全てが切断
されている場合に、アドレスＡ１〜Ａ９が全て“０”で
あると、出力信号ｏｕｔはハイレベルのままであり、こ
れ以外のアドレスが入力されると、出力信号ｏｕｔがロ
ーレベルに遷移する。すなわち、ヒューズの切断によっ
て表わされるアドレスと、アクセスされるワード線のア
ドレスが一致した場合、アドレス一致検出回路の出力信
号ｏｕｔはハイレベルとなり、一致しない場合、ローレ
ベルとなる。

【００２５】図１において、オア回路３２から出力され
る冗長ワード線群選択信号ＳＭＷＬ０は、アドレス一致
検出回路ＣＭ０、あるいはＣＭ１の出力信号がハイレベ
ルとなった時、活性化され、冗長ワード線群選択信号Ｓ
ＭＷＬ１は、アドレス一致検出回路ＣＭ２、あるいはＣ
Ｍ３の出力信号がハイレベルとなった時、活性化され
る。すなわち、アドレス一致検出回路ＣＭ０に含まれる
ヒューズの切断情報によって表わされるアドレスのワー
ド線に対するアクセスが発生するか、あるいはアドレス
一致検出回路ＣＭ１に含まれるヒューズの切断情報によ
って表わされるアドレスのワード線に対するアクセスが
発生した場合に、ワード線群選択信号ＳＭＷＬ０が活性
化する。

【００２６】また、前記オア回路３４から出力される下
位選択信号ＬＳは、アドレス一致検出回路ＣＭ０、ある
いはＣＭ２の出力信号に応じて発生され、前記オア回路
３５から出力される上位選択信号ＵＳは、アドレス一致
検出回路ＣＭ１、あるいはＣＭ３の出力信号に応じて発
生される。

【００２７】前記共通ワード線識別信号ＷＳ０〜ＷＳ３
は、アドレス信号の下位２ビットの状態によって、何れ
かが選択的に活性化される。すなわち、Ａ１＝“０”、
Ａ０＝“０”の場合にはＷＳ０が活性化され、Ａ１＝
“０”、Ａ０＝“１”の場合にはＷＳ１が活性化され、
Ａ１＝“１”、Ａ０＝“０”の場合にはＷＳ２が活性化
され、Ａ１＝“１”、Ａ０＝“１”の場合にはＷＳ３が
活性化される。

【００２８】図４は、前記冗長ワード線選択信号生成回
路３７の一例を示している。図３において、オア回路３
７ａには共通ワード線識別信号ＷＳ０、ＷＳ２が供給さ
れ、オア回路３７ｂには共通ワード線識別信号ＷＳ１、
ＷＳ３が供給される。アンド回路３７ｃには前記オア回
路３７ａの出力信号と前記下位選択信号ＬＳが供給さ
れ、アンド回路３７ｄには前記オア回路３７ｂの出力信
号と前記下位選択信号ＬＳが供給される。アンド回路３
７ｅには前記オア回路３７ａの出力信号と前記上位選択
信号ＵＳが供給され、アンド回路３７ｆには前記オア回
路３７ｂの出力信号と前記上位選択信号ＵＳが供給され
る。これらアンド回路３７ｃ〜３７ｆから４本のワード
線群のうちのいずれかを選択する信号ＳＷＤＲ０〜ＷＤ
Ｒ３が出力される。この信号ＳＷＤＲ０〜ＷＤＲ３は前
記ワード線駆動回路３６ａ、３６ｂに供給される。

【００２９】上記回路において、下位選択信号ＬＳが活
性化されている場合において、信号ＷＳ０あるいは信号
ＷＳ２が活性化されると、冗長ワード線選択信号ＳＷＤ
Ｒ０が活性化され、信号ＷＳ１あるいは信号ＷＳ３が活
性化されると、冗長ワード線選択信号ＳＷＤＲ１が活性
化される。また、上位選択信号ＵＳが活性化されている
場合において、信号ＷＳ０あるいは信号ＷＳ２が活性化
されると、冗長ワード線選択信号ＳＷＤＲ２が活性化さ
れ、信号ＷＳ１あるいは信号ＷＳ３が活性化されると、
冗長ワード線選択信号ＳＷＤＲ３が活性化される。

【００３０】次に、図５乃至図７を参照してこの実施例
における冗長置き換え動作について説明する。図５乃至
図７は図１の要部のみを示している。先ず、図５におい
て、冗長書き換え前の動作について説明する。

【００３１】この例は、アドレス信号Ａ０〜Ａ９の全て
が“０”であるワード線ＷＬ０に対するアクセスが発生
した場合を示している。Ａ１＝Ａ０＝“０”であるた
め、共通ワード線識別信号ＷＳ０が活性化し、ローデコ
ーダにおいてアドレス信号Ａ２〜Ａ９によって選択され
たワード線群選択信号ＭＷＬ０が活性化する（図中太線
は活性化されている部分を示している）。この時、ワー
ド線ＷＬ０を含むブロック選択信号ＢＳも合わせて活性
化し、共通ワード線識別信号ＷＳ０が活性化されること
により、ワード線選択信号ＷＤＲ０が活性化されてい
る。ワード線選択信号ＷＤＲ０及びワード線群選択信号
ＭＷＬ０を活性化することにより、ワード線駆動回路に
よりワード線ＷＬ０が選択的に活性化される。

【００３２】図６及び図７は、ワード線ＷＬ０に不良が
発生し、これを冗長置き換えする場合の例を示してい
る。図６において、アドレス一致検出回路ＣＭ０を構成
するヒューズは、ワード線ＷＬ０のアドレスのうち上位
９ビットを表すように切断されている。

【００３３】すなわち、図２において／Ｆ１〜／Ｆ９の
９本が切断されている。このため、アドレス信号Ａ１〜
Ａ９が全て“０”であるアドレスのワード線に対するア
クセスが発生すると、アドレス信号Ａ０の値にかかわら
ずアドレス一致検出回路ＣＭ０の出力信号が活性化さ
れ、オア回路３２から出力される冗長ワード線群選択信
号ＳＭＷＬ０が活性化される。これとともに、オア回路
３４から出力される下位選択信号ＬＳが活性化されるた
め、共通ワード線識別信号ＷＳ０が活性化されると、冗
長ワード線選択信号生成回路３７から出力される冗長ワ
ード線選択信号ＳＷＤＲ０が活性化され、ワード線駆動
回路３６ａにより冗長ワード線ＳＷＬ０が選択される。

【００３４】また、共通ワード線識別信号ＷＳ１が活性
化されると、冗長ワード線選択信号生成回路３７から出
力される冗長ワード線選択信号ＳＷＤＲ１が活性化さ
れ、ワード線駆動回路３６ａにより冗長ワード線ＳＷＬ
１が選択される。

【００３５】但し、この例では、アドレス信号Ａ１＝
“０”であるため、共通ワード線識別信号ＷＳ２あるい
はＷＳ３は活性化されない。すなわち、アドレス信号Ａ
０＝“０”の場合は、ワード線ＷＬ０の代わりに冗長ワ
ード線ＳＷＬ０が選択され、アドレス信号Ａ０＝“１”
の場合は、ワード線ＷＬ１の代わりに冗長ワード線ＳＷ
Ｌ１が選択される。

【００３６】図７は、アドレス一致検出回路ＣＭ１のヒ
ューズを、ワード線ＷＬ０のアドレスのうち上位９ビッ
トを表わすように切断した場合を示している。アドレス
信号Ａ１〜Ａ９が全て“０”であるアドレスのワード線
に対するアクセスが発生すると、アドレス信号Ａ０の値
に拘わらずアドレス一致検出回路ＣＭ１の出力信号が活
性化される。このため、オア回路３２から出力される冗
長ワード線群選択信号ＳＭＷＬ０が活性化されるととも
に、オア回路３５から出力される上位選択信号ＵＳが活
性化される。したがって、共通ワード線識別回路ＷＳ０
が活性化されると冗長ワード線選択信号生成回路３７か
ら出力される冗長ワード線選択信号ＳＷＤＲ２が活性化
されるため、ワード線駆動回路３６ａにより冗長ワード
線ＳＷＬ２が活性化される。また、共通ワード線識別回
路ＷＳ１が活性化されると冗長ワード線選択信号生成回
路３７から出力される冗長ワード線選択信号ＳＷＤＲ３
が活性化されるため、ワード線駆動回路３６ａにより冗
長ワード線ＳＷＬ３が活性化される。

【００３７】但し、この例では、アドレス信号Ａ１＝
“０”であるため、共通ワード線識別信号ＷＳ２あるい
はＷＳ３は活性化されない。すなわち、アドレス信号Ａ
０＝“０”の場合は、ワード線ＷＬ０の代わりに冗長ワ
ード線ＳＷＬ２が選択され、アドレス信号Ａ０＝“１”
の場合は、ワード線ＷＬ１の代わりに冗長ワード線ＳＷ
Ｌ３が選択される。

【００３８】同様に、アドレス一致検出回路ＣＭ２を用
いて冗長書き換えを行う場合、ワード線ＷＬ０の代わり
にＳＷＬ０、ＷＬ１の代わりにＳＷＬ１が活性化され、
アドレス一致検出回路ＣＭ３を用いて冗長書き換えを行
う場合は、ワード線ＷＬ０の代わりにＳＷＬ２、ＷＬ１
の代わりにＳＷＬ３が活性化される。

【００３９】また、同様に、アドレスの下位２ビット目
のＡ１＝“１”であるワード線に不良が発生した場合、
アドレス一致検出回路ＣＭ０あるいはＣＭ２を用いた冗
長置き換えにおいて、ワード線ＷＬ２の代わりにＳＷＬ
０、ＷＬ３の代わりにＳＷＬ１が活性化される。以上を
まとめると、この実施例の回路動作は表１のようにな
る。

【００４０】

【表１】

【００４１】このように、下位選択信号が活性化してい
る場合には、ワード線ＷＬ０とＷＬ１の組、あるいはワ
ード線ＷＬ２とＷＬ３の組が、冗長ワード線ＳＷＬ０と
ＳＷＬ１の組に置き換えられ、上位選択信号が活性化さ
れている場合には、ワード線ＷＬ０とＷＬ１の組、ある
いはＷＬ２とＷＬ３の組が、冗長ワード線ＳＷＬ２とＳ
ＷＬ３の組に置き換えられる。すなわち、上位選択信
号、下位選択信号が、共通ワード線識別信号ＷＳ０、Ｗ
Ｓ１、ＷＳ２、ＷＳ３を識別する２ビットのアドレス信
号Ａ０、Ａ１のうち上位ビットＡ１を置き換え、活性化
する冗長ワード線選択信号ＳＷＤＲ０〜ＳＷＤＲ３を設
定する。すなわち、上位選択信号が活性化された場合、
アドレス信号Ａ１＝１、下位選択信号が活性化された場
合は、Ａ１＝０と置き換えられる。

【００４２】上記実施例によれば、ワード線駆動回路等
を変更することなく、且つ、共通ワード線識別信号ＷＳ
０〜ＷＳ３の活性化状態を、冗長置き換えを行うか否か
に拘わらず、同じ状態としたままワード線の置き換え単
位をワード線群選択信号ＭＷＬの選択単位である４本か
ら半分の２本に削減できる。このため、この実施例によ
れば、従来例と同様に４箇所の不良を救済できるにも拘
わらず、冗長メモリセルアレイの規模はワード線８本分
とすることができ、従来例の１６本に比べて半減でき
る。したがって、冗長メモリセルアレイによるチップ面
積の増加を防止でき、チップ面積を縮小することが可能
である。

【００４３】尚、この実施例の場合、アドレス一致検出
回路ＣＭ０〜ＣＭ３の出力端に複数のオア回路を配置し
たことにより、回路面積が増加しているが、アドレス一
致検出回路やオア回路はチップ内の空きスペースに分散
して配置することが可能であるため、これら回路の増加
によるチップ面積の増大は回避できる。

【００４４】（第２の実施例）図８は、本発明の第２の
実施例を示している。図８において、図１と同一部分に
は同一符号を付し、異なる部分について説明する。

【００４５】図８において、アドレス一致検出回路ＣＭ
０〜ＣＭ３には、全アドレス信号Ａ０〜Ａ９、これらの
反転信号／Ａ０〜／Ａ９、及び制御信号φがそれぞれ供
給されている。これらアドレス一致検出回路ＣＭ０〜Ｃ
Ｍ３の出力信号（ワード線アドレス選択信号Ｓｎ（ｎ＝
０〜３））は、オア回路６１に供給されるとともに、冗
長ワード線選択信号生成回路６２に供給される。前記オ
ア回路６１から出力される冗長ワード線群選択信号ＳＭ
ＷＬはワード線駆動回路３６ａに供給される。このワー
ド線駆動回路３６ａは冗長メモリセルアレイ６３を構成
する冗長ワード線ＳＷＬｎ（ｎ＝０〜３）に接続されて
いる。

【００４６】図９は、アドレス一致検出回路ＣＭ０の一
例を示すものであり、図２と同一部分には同一符号を付
す。この回路は、図２に示す回路に加えて、アドレス信
号Ａ０がゲートに供給されるトランジス４２０と、この
トランジスタ４２０に直列接続されたヒューズＦ０、ア
ドレス信号／Ａ０がゲートに供給されるトランジス４３
０と、このトランジスタ４３０に直列接続されたヒュー
ズ／Ｆ０を有している。

【００４７】図１０は、前記冗長ワード線選択信号生成
回路６２を示している。共通ワード線識別信号ＷＳ０〜
ＷＳ３はオア回路６２ａに供給される。このオア回路６
２ａの出力信号は、前記アドレス一致検出回路ＣＭ０〜
ＣＭ３から出力されるワード線アドレス選択信号Ｓ０〜
Ｓ３とともに、アンド回路６２ｂ、６２ｃ、６２ｄ、６
２ｅにそれぞれ供給される。これらアンド回路６２ｂ〜
６２ｅの出力端から冗長ワード線選択信号ＳＷＤＲ０〜
ＳＷＤＲ３が出力される。

【００４８】第２の実施例では、以下に示すようにワー
ド線１本単位の冗長置き換えを行うことができる。図８
に示す前記オア回路６１から出力されるワード線群選択
信号ＳＭＷＬは、４つのアドレス一致検出回路ＣＭ０〜
ＣＭ３の出力信号の論理和である。この実施例のアドレ
ス一致検出回路ＣＭ０〜ＣＭ３は、ワード線のアドレス
を示す１０ビットのアドレス信号全てを用いてアドレス
の一致を検出する。すなわち、供給されたアドレスが記
憶されているアドレスに一致した場合、ワード線アドレ
ス選択信号Ｓ０〜Ｓ３が活性化される。図１０に示すは
冗長ワード線選択信号生成回路６２は、表２に示すよう
に動作する。

【００４９】

【表２】

【００５０】すなわち、共通ワード線識別信号ＷＳ０〜
ＷＳ３のいずれかを選択するアドレスＡ０、Ａ１の値に
かかわらず、ＷＳ０〜ＷＳ３のいずれかが活性化した
時、ワード線アドレス選択信号Ｓ０〜Ｓ３の活性化状態
に応じて、冗長ワード線選択路ＳＷＤＲ０〜ＳＷＤＲ３
のうちの１つが選択される。ロウデコーダ３６ａは冗長
ワード線選択回路ＳＷＤＲ０〜ＳＷＤＲ３とワード線群
選択信号ＳＭＷＬとにより１つの冗長ワード線ＳＷＬを
駆動する。

【００５１】上記構成によれば、ワード線駆動回路等を
変更することなく、且つ冗長置き換えを行うか否かに拘
わらず、共通ワード線識別信号ＷＳ０〜ＷＳ３の活性化
状態を同じ状態としたまま、１本単位のワード線の置き
扱えが可能となる。したがって、第２の実施例では、従
来例と同じく４箇所の不良を救済ができるにも拘わら
ず、冗長メモリセルアレイ６３は４本のワード線を有す
ればよく、従来例の１６本に比べてワード線の本数を１
／４に減らすことができる。したがって、冗長メモリセ
ルアレイ６３によるチップ面積の増加をさらに低減する
ことができる。

【００５２】（第３の実施例）図１１乃至図１３は本発
明の第３の実施例を示している。図１１において、ロウ
デコーダ７１ａ、７１ｂ、７１ｃ、７１ｄには、合計１
０２４本のワード線を表わす１０ビットのアドレス信号
のうち、上位７ビットのアドレス信号Ａ３〜Ａ９と、そ
の反転信号／Ａ３〜／Ａ９が供給され、これらアドレス
信号によってワード線群選択信号ＭＷＬを活性化する。
このワード線群選択信号ＭＷＬは、８本のワード線に１
つの割合で出力されており、１つのワード線群選択信号
ＭＷＬに応じて８本の隣り合うワード線群が選択され
る。

【００５３】これらワード線群選択信号ＭＷＬは、それ
ぞれワード線駆動回路７２ｎ（ｎ＝０〜１２７）に供給
されている。これらワード線駆動回路７２ｎは、共通ワ
ード線識別信号ＷＳｎ（ｎ＝０〜７）に応じて、８本の
ワード線のうちの１本を選択する。すなわち、共通ワー
ド線識別信号ＷＳｎは、アドレス信号の下位３ビットに
よって生成される。共通ワード線識別信号ＷＳｎは、メ
モリセルアレイ７３ａ、７３ｂ、７３ｃ、７３ｄに対応
して配置されたワード線選択信号生成回路７４ａ、７４
ｂ、７４ｃ、７４ｄに供給され、このワード線選択信号
生成回路７４ａ、７４ｂ、７４ｃ、７４ｄによってワー
ド線選択信号ＷＤＲｎ（ｎ＝０〜７）が生成される。ワ
ード線選択信号生成回路７４ａ〜７４ｄにより生成され
たワード線選択信号ＷＤＲｎは、各ワード線駆動回路７
２ｎに供給され、各ワード線駆動回路７２ｎは、ワード
線群選択信号ＭＷＬによって選択された８本のワード線
群のうち、ワード線選択信号ＷＤＲｎによって選択され
た１本を駆動する。これらの回路構成は、第１、第２の
実施例とほぼ同様である。

【００５４】本実施例の冗長メモリセルアレイにおける
ワード線群選択信号ＳＭＷＬは、２つのアドレス一致検
出回路の出力信号の論理和を用いる。すなわち、アドレ
ス一致検出回路ＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３には、
前記アドレス信号の上位７ビットに加え、共通ワード線
ＷＳ０〜ＷＳ７を識別する７ビットのアドレス信号Ａ
２、Ａ１、Ａ０のうち上位のＡ２、その反転信号／Ａ
２、及び制御信号φが供給される。アドレス一致検出回
路ＣＭ０〜ＣＭ３は、これら８ビットのアドレス信号
と、ヒューズにより予め記憶された上位８ビットの不良
アドレスとが一致した場合、出力信号を活性化する。

【００５５】図１２は、アドレス一致検出回路ＣＭ０の
一例を示している。図１２において、図２、図９と同一
部分には同一符号を付し、説明は省略する。前記アドレ
ス一致検出回路ＣＭ０、ＣＭ１の出力信号はオア回路７
５ａに供給され、アドレス一致検出回路ＣＭ２、ＣＭ３
の出力信号はオア回路７５ｂに供給される。オア回路７
５ａからは冗長ワード線群選択信号ＳＭＷＬ０が出力さ
れ、オア回路７５ｂからは冗長ワード線群選択信号ＳＭ
ＷＬ１が出力される。

【００５６】さらに、アドレス一致検出回路ＣＭ０〜Ｃ
Ｍ３により、アドレスの一致が検出されると上位あるい
は下位選択信号が発生される。すなわち、アドレス一致
検出回路ＣＭ０、ＣＭ２の出力信号はオア回路７６ａに
供給され、アドレス一致検出回路ＣＭ１、ＣＭ３の出力
信号はオア回路７６ｂに供給される。オア回路７６ａか
らは下位選択信号ＬＳが出力され、オア回路７６ｂから
は上位選択信号ＵＳが出力される。これら下位選択信号
ＬＳ、上位選択信号ＵＳは、共通ワード線識別信号ＷＳ
０〜ＷＳ７とともに、冗長ワード線選択信号生成回路７
７に供給される。

【００５７】図１３は、冗長ワード線選択信号生成回路
７７を示している。図１３において、共通ワード線識別
信号ＷＳ０、ＷＳ４はオア回路７７ａの入力端に供給さ
れ、共通ワード線識別信号ＷＳ２、ＷＳ６はオア回路７
７ｂの入力端に供給される。アンド回路７７ｃの入力端
にはオア回路７７ａの出力信号と下位選択信号ＬＳが供
給され、アンド回路７７ｄの入力端にはオア回路７７ｂ
の出力信号と下位選択信号ＬＳが供給されている。アン
ド回路７７ｅの入力端にはオア回路７７ａの出力信号と
上位選択信号ＵＳが供給され、アンド回路７７ｆの入力
端にはオア回路７７ｂの出力信号と上位選択信号ＵＳが
供給されている。前記アンド回路７７ｃの出力端からは
冗長ワード線選択信号ＳＷＤＲ０が出力され、アンド回
路７７ｄの出力端からは冗長ワード線選択信号ＳＷＤＲ
２が出力され、アンド回路７７ｅの出力端からは冗長ワ
ード線選択信号ＳＷＤＲ４が出力され、アンド回路７７
ｆの出力端からは冗長ワード線選択信号ＳＷＤＲ６が出
力される。

【００５８】また、共通ワード線識別信号ＷＳ１、ＷＳ
５はオア回路７７ｇの入力端に供給され、共通ワード線
識別信号ＷＳ３、ＷＳ７はオア回路７７ｈの入力端に供
給される。アンド回路７７ｉの入力端にはオア回路７７
ｇの出力信号と下位選択信号ＬＳが供給され、アンド回
路７７ｊの入力端にはオア回路７７ｈの出力信号と下位
選択信号ＬＳが供給されている。アンド回路７７ｋの入
力端にはオア回路７７ｇの出力信号と上位選択信号ＵＳ
が供給され、アンド回路７７ｌの入力端にはオア回路７
７ｈの出力信号と上位選択信号ＵＳが供給されている。
前記アンド回路７７ｉの出力端からは冗長ワード線選択
信号ＳＷＤＲ１が出力され、アンド回路７７ｊの出力端
からは冗長ワード線選択信号ＳＷＤＲ３が出力され、ア
ンド回路７７ｋの出力端からは冗長ワード線選択信号Ｓ
ＷＤＲ５が出力され、アンド回路７７ｌの出力端からは
冗長ワード線選択信号ＳＷＤＲ７が出力される。

【００５９】上記冗長ワード線選択信号ＳＷＤＲ０〜Ｓ
ＷＤＲ７は、前記冗長ワード線群選択信号ＳＭＷＬ０、
ＳＭＷＬ１とともに、ワード線駆動回路と同じ構成の冗
長ワード線駆動回路７８ａ、７８ｂに供給される。これ
ら冗長ワード線駆動回路７８ａ、７８ｂには、冗長メモ
リセルアレイ７９を構成する冗長ワード線ＳＷＬが８本
ずつ接続されている。冗長ワード線駆動回路７８ａ、７
８ｂは、冗長ワード線選択信号ＳＷＤＲ０〜ＳＷＤＲ
７、冗長ワード線群選択信号ＳＭＷＬ０、ＳＭＷＬ１に
応じて冗長ワード線を選択する。この実施例の回路によ
って、表３に示すような動作が実現される。

【００６０】

【表３】

【００６１】このように、上位／下位選択信号ＵＳ、Ｌ
Ｓにより、共通ワード線識別信号ＷＳ０〜ＷＳ７を識別
する３ビットのアドレス信号Ａ０、Ａ１、Ａ２のうち、
最上位ビットＡ２が置き換えられ、活性化するＳＷＤＲ
０〜ＳＷＤＲ７が決定される。すなわち、上位選択信号
ＵＳが活性化した場合、Ａ２＝１、下位選択信号ＬＳが
活性化した場合、Ａ２＝０と置き換えられる。

【００６２】上記第３の実施例によっても、ワード線駆
動回路等を変更することなく、且つ共通ワード線識別信
号ＷＳ０〜ＷＳ７の活性化状態を冗長置き換えを行うか
否かに拘わらず同じ状態としたまま、ワード線の置き換
え単位をワード線群選択信号のピッチである８本から、
半分の４本に減じることができる。この結果、冗長メモ
リセルアレイを従来に比べて削減できるため、冗長メモ
リセルアレイによるチップ面積の増加を防止できる。

【００６３】（第４の実施例）図１４乃至図１７は、本
発明の第４の実施例を示している。この実施例は第３の
実施例を変形したもであり、この発明を階層ワード線構
成の半導体記憶装置に適用した場合を示している。図１
４は、図１５、図１６の関係を示し、図１５はメモリセ
ルアレイ部を示し、図１６はメモリセルアレイ部の一部
と冗長メモリセルアレイ部を示している。図１５、図１
６において、図１１と同一部分には同一符号を付す。図
１７はメモリセルアレイの断面を示している。

【００６４】図１５、図１６において、チップ上にはメ
モリセルアレイ８１ａ、８１ｂ…、８２ａ、８２ｂ…、
８３ａ、８３ｂ…、８４ａ、８４ｂ…が行方向、列方向
に配列されている。冗長メモリセルアレイ８５ａ、８５
ｂ…はメモリセルアレイ８４ａ、８４ｂ…に沿って配置
されている。メモリセルアレイ８１ａ、８２ａ、８３
ａ、８４ａの両側には、ワード線駆動回路８６ｎ、８７
ｎ（ｎ＝０〜１２７）が配置され、メモリセルアレイ８
１ｂ、８２ｂ、８３ｂ、８４ｂの両側には、ワード線駆
動回路８８ｎ、８９ｎ（ｎ＝０〜１２７）が配置されて
いる。各ワード線駆動回路には、４本のワード線ＷＬが
接続されている。ワード線ＷＬは１本おきにメモリセル
アレイの両側に配置きれたワード線駆動回路により駆動
される。

【００６５】冗長メモリセルアレイ８５ａの両側には、
ワード線駆動回路８６ｎ、８７ｎ、８８ｎ、８９ｎ等と
同じ構成の冗長ワード線駆動回路９１ａ、９１ｂ、９２
ａ、９２ｂが配置され、冗長メモリセルアレイ８５ｂの
両側には、冗長ワード線駆動回路９３ａ、９３ｂ、９４
ａ、９４ｂが配置されている。各冗長ワード線駆回路に
は、４本の冗長ワード線ＳＷＬが接続されている。各列
のロウデコーダ７１ａ、７１ｂ、７１ｃ、７１ｄから出
力されるワード線群選択信号ＭＷＬは、メモリセルアレ
イの上部を通過し、各列に配置されたワード線駆動回路
に接続されている。このワード線群選択信号ＭＷＬは、
８本のワード線ＷＬ毎に配置されている。

【００６６】メモリセルアレイ８１ａ、８２ａ、８３
ａ、８４ａの両側には、ワード線選択信号生成回路９５
ａ、９５ｂ、９５ｃ、９５ｄ、９６ａ、９６ｂ、９６
ｃ、９６ｄが配置され、メモリセルアレイ８１ｂ、８２
ｂ、８３ｂ、８４ｂの両側には、ワード線選択信号生成
回路９７ａ、９７ｂ、９７ｃ、９７ｄ、９８ａ、９８
ｂ、９８ｃ、９８ｄが配置されている。冗長メモリセル
アレイ８５ａの両側には、冗長ワード線選択信号生成回
路７７ａ、７７ｂが配置され、冗長メモリセルアレイ８
５ｂの両側には、冗長ワード線選択信号生成回路７７
ｃ、７７ｄが配置されている。

【００６７】本実施例では、８本の共通ワード線識別信
号ＷＳ０〜ＷＳ７のうち、ＷＳ０、ＷＳ２、ＷＳ４、Ｗ
Ｓ６は各メモリセルアレイの下側に位置するワード線選
択信号生成回路９５ａ〜９５ｄ、９７ａ〜９７ｄ、及び
冗長ワード線選択信号生成回路７７ａ、７７ｃに供給さ
れ、ＷＳ１、ＷＳ３、ＷＳ５、ＷＳ７はメモリセルアレ
イの上側に位置するワード線選択信号生成回路９６ａ〜
９６ｄ、９８ａ〜９８ｄ、及び冗長ワード線選択信号生
成回路７７ｂ、７７ｄに供給されている。

【００６８】共通ワード線識別信号ＷＳ０〜ＷＳ７とワ
ード線群選択信号ＭＷＬによって選択されるワード線Ｗ
Ｌは、それぞれメモリセルアレイの上下に配置されたワ
ード線駆動回路により駆動される。

【００６９】図１７に示すように、前記各ワード線ＷＬ
は、メモリセルトランジスタＴｒのゲート電極を構成す
るポリシリコン層で形成され、８本のワード線を１つの
ワード線群として選択する各ワード線群選択信号ＭＷＬ
は、メモリセルよりも上層部に位置し、金属配線層で形
成される。これらワード線群選択信号ＭＷＬのピッチは
ワード線ＷＬのピッチよりも広くなっている。図１７に
おいて、ＢＬはビット線であり、ＳＮはキャパシタを構
成するストレージノード、ＰＥはプレート電極である。

【００７０】この実施例の動作原理は上記第３の実施例
と全く同様である。この実施例によっても、アドレス一
致検出回路の出力信号から生成される上位／下位選択信
号を用いることにより、ワード線の置き換え単位をワー
ド線群選択信号ＭＷＬのピッチである８本から、半分の
４本に減じることができる。したがって、冗長メモリセ
ルアレイによるチップ面積の増加を防止できる。尚、こ
の発明は上記実施例に限定されるものではなく、発明の
要旨を変えない範囲において種々変形実施可能なことは
勿論である。

【００７１】

【発明の効果】以上、詳述したように本発明によれば、
アドレス一致検出回路の出力信号より、複数のワード線
からなるワード線群を選択するワード線群選択信号を分
割して指定可能とする信号を生成することにより、不良
が発生したワード線を冗長メモリセルに置き換えて活性
化する際、ワード線群を構成するワード線の数よりも少
ない数を単位としてワード線を置き換えることができ
る。したがって、冗長メモリセルに要する面積を低減で
き、チップ面積が小さく低コスト化が可能な半導体記憶
装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図。

【図２】図１の一部を示す回路図。

【図３】図２の動作を示すタイミングチャート。

【図４】図１の一部を示す回路図。

【図５】図１の動作を示す概略構成図。

【図６】図１の動作を示す概略構成図。

【図７】図１の動作を示す概略構成図。

【図８】本発明の第２の実施例を示す構成図。

【図９】図８の一部を示す回路図。

【図１０】図８の一部を示す回路図。

【図１１】本発明の第３の実施例を示す構成図。

【図１２】図１１の一部を示す回路図。

【図１３】図１１の一部を示す回路図。

【図１４】本発明の第４の実施例の構成を説明するため
に示す図。

【図１５】本発明の第４の実施例を示す構成図。

【図１６】本発明の第４の実施例を示す構成図。

【図１７】本発明の第４の実施例を示す要部の断面図。

【図１８】従来の半導体記憶装置を示す構成図。

【図１９】図１８の一部を示す回路図。

【図２０】図１８の一部を示す回路図。

【図２１】図１８の一部を示す回路図。

【符号の説明】

１１ａ〜１１ｄ、７３ａ〜７３ｄ、８１ａ、８１ｂ…、
８２ａ、８２ｂ…、８３ａ、８３ｂ…、８４ａ、８４ｂ
……メモリセルアレイ、３１、６３、７９、８５ａ、８５ｂ…冗長メモリセルア
レイ、ＣＭ０〜ＣＭ３…アドレス一致検出回路、３２、３３、３４、３５、６１、７５ａ、７５ｂ、７６
ａ、７６ｂ…オア回路、３６ａ、３６ｂ、７８ａ、７８ｂ、８６ｎ、８７ｎ、８
８ｎ、８９ｎ、９３ａ、９３ｂ、９４ａ、９４ｂ…ワー
ド線駆動回路、３７、６２…冗長ワード線選択信号生成回路、１３ａ〜１３ｄ、７１ａ〜７１ｄ…ロウデコーダ、Ｆ０〜Ｆ９、／Ｆ０〜／Ｆ９…ヒューズ、ＳＭＷＬ…ワード線群選択信号、ＳＷＬ…冗長ワード線。

Claims

【特許請求の範囲】

【請求項１】複数のワード線を含む複数のメモリセル
アレイと、複数の冗長ワード線を含む少なくとも１つの冗長メモリ
セルアレイと、アドレス信号の第１の部分に応じて、前記ワード線のう
ち少なくとも２本からなるワード線群を選択する複数の
ワード線群選択手投と、前記アドレス信号の第２の部分に応じて、前記ワード線
群に含まれる複数のワード線のうち特定の１本を選択す
る複数のワード線選択手段と、前記アドレス信号の第１の部分と第２の部分の少なくと
も一部により、前記ワード線群に含まれるワード線の数
よりも少ない特定のワード線に共通なアドレス信号を記
憶する不揮発的な記憶手段を有し、ワード線に対するア
クセスの際に与えられるワード線のアドレス信号が前記
記憶手段に記憶されたアドレス信号と一致した場合、前
記特定のワード線に含まれるワード線に置き換えて冗長
ワード線を活性化する置き換え手段とを具備することを
特徴とする半導体記憶装置。
【請求項２】前記ワード線群に含まれるワード線の数
が２本で、前記置き換え手投によって置き換えられるワ
ード線の数が１本であることを特徴とする請求項１記載
の半導体記憶装置。
【請求項３】前記ワード線群に含まれるワード線の数
が４本で、前記置き換え手投によって置き換えられるワ
ード線の数が２本あるいは１本であることを特徴とする
請求項１記載の半導体記憶装置。
【請求項４】前記ワード線群に含まれるワード線の数
が８本で、前記置き換え手投によって置き換えられるワ
ード線の数が４本、２本、１本のうちの一つであること
を特徴とする請求項１記載の半導体記憶装置。
【請求項５】前記ワード線群に含まれるワード線の数
が１６本で、前記置き換え手投によって置き換えられる
ワード線群の数が４本、２本、１本のうちの一つである
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】前記ワード線群に含まれるワード線の数
が２のｎ乗本（但し、ｎは整数）であり、前記置き換え
手段によって置き換えられるワード線の数が２のｍ乗本
（但し、ｍは整数）であり、ｎはｍよりも大きい整数で
あることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】複数のワード線を含む複数のメモリセル
アレイと、複数の冗長ワード線を含む少なくとも１つの冗長メモリ
セルアレイと、アドレス信号の第１の部に応じて、前記ワード線のうち
少なくとも２本からなる複数のワード線群を選択する複
数のワード線群選択手段と、前記アドレス信号の第２の部分から生成された複数の共
通ワード線識別信号に応じて、前記ワード線群に含まれ
る複数のワード線のうち、特定の１本を選択する複数の
ワード線選択手段と、前記冗長ワード線のうち少なくとも２本からなり、前記
ワード線群に含まれる数と同数の冗長ワード線からなる
冗長ワード線群を選択する複数の冗長ワード線群選択手
段と、前記冗長ワード線群に含まれる複数の冗長ワード線のう
ち特定の１本を選択する複数の冗長ワード線選択手段
と、特定のワード線のアドレス信号を記憶する不揮発的な記
憶手段を有し、ワード線に対するアクセスの際に与えら
れる前記アドレス信号の第１の部分と第２の部分の少な
くとも一部が前記記憶手段に記憶されたアドレス信号と
一致した場合、出力信号を活性化する複数のアドレス一
致検出回路と、前記アドレス一致検出回路の少なくとも１つの出力信号
が活性化された場合、前記冗長ワード線群選択回路のう
ちの一つを選択する冗長ワード線群選択信号を生成する
第１の生成回路と、前記アドレス一致検出回路の少なくとも１つの出力信号
が活性化された場合、少なくとも２つで前記ワード線群
に含まれるワード線の数と同じかそれよりも少ない数の
選択制御信号を生成する第２の生成回路と、前記第２の生成手段により生成された選択制御信号と前
記共通ワード線識別信号に応じて、前記冗長ワード線群
選択信号により選択された冗長ワード線群から冗長ワー
ド線を選択するための信号を生成する冗長ワード線選択
信号生成回路とを具備することを特徴とする半導体記憶
装置。
【請求項８】前記ワード線選択信号と、前記冗長ワー
ド線選択信号は、それぞれ、ワード線群に含まれるワー
ド線の数と同数か、その整数倍の数の複数の前記共通ワ
ード線識別信号によって生成されることを特徴とする請
求項７記載の半導体記憶装置。
【請求項９】前記ワード線群に含まれるワード線の数
と、冗長ワード線群に含まれる冗長ワード線の数と、前
記共通ワード線識別信号の数はそれぞれ２のｋ乗個（但
し、ｋは整数）であることを特徴とする請求項７記載の
半導体記憶装置。
【請求項１０】前記共通ワード線識別信号はｋのアド
レス信号によって表わされ、前記冗長ワード線選択回路
は、前記アドレス一致検出回路が前記ｋ個のアドレス信
号のうちのｉ個（但し、ｉは１以上ｋ以下の整数）を置
き換えて、前記冗長ワード線選択信号を発生することを
特徴とする請求項９記載の半導体記憶装置。
【請求項１１】前記ワード線群選択信号、及び前記冗
長ワード線群選択信号はメモリセルアレイ及び冗長メモ
リセルアレイの上方を通過する金属配線層に伝達される
構成とされていることを特徴とする請求項７記載の半導
体記憶装置。
【請求項１２】複数のワード線を含む複数のメモリセ
ルアレイと、複数の冗長ワード線を含む少なくとも１つの冗長メモリ
セルアレイと、アドレス信号の第１の部に応じて、前記ワード線のうち
少なくとも２本からなる複数のワード線群を選択する複
数のワード線群選択手段と、前記アドレス信号の残りの第２の部分から生成された複
数の共通ワード線識別信号に応じて、前記ワード線群に
含まれる複数のワード線のうち、特定の１本を選択する
複数のワード線選択手段と、前記冗長ワード線のうち少なくとも２本からなり、前記
ワード線群に含まれる数と同数の冗長ワード線からなる
冗長ワード線群を選択する複数の冗長ワード線群選択手
段と、前記冗長ワード線群に含まれる複数の冗長ワード線のう
ち特定の１本を選択する複数の冗長ワード線選択手段
と、特定のワード線のアドレス信号を記憶する不揮発的な記
憶手段を有し、ワード線に対するアクセスの際に与えら
れる前記アドレス信号の第１の部分と第２の部分が前記
記憶手段に記憶されたアドレス信号と一致した場合、出
力信号を活性化する複数のアドレス一致検出回路と、前記アドレス一致検出回路の少なくとも１つの出力信号
が活性化された場合、前記冗長ワード線群選択回路のう
ちの一つを選択する冗長ワード線群選択信号を生成する
生成回路と、前記アドレス一致検出回路の少なくとも１つの出力信号
が活性化された場合、前記冗長ワード線を選択するため
の信号を生成する冗長ワード線選択信号生成回路とを具
備することを特徴とする半導体記憶装置。