JP2948564B2

JP2948564B2 - メモリをフォールトトレラントにする可変サイズ冗長置換アーキテクチャ

Info

Publication number: JP2948564B2
Application number: JP10076901A
Authority: JP
Inventors: キリハタ・トシアキ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1997-03-31
Filing date: 1998-03-25
Publication date: 1999-09-13
Anticipated expiration: 2018-03-25
Also published as: MY134640A; US5940335A; US5831914A; CN1120421C; MY117880A; CN1195814A; JPH10275498A; SG67487A1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォールトトレラ
ント・メモリに関し、具体的には、メモリ内の障害要素
を置換する可変サイズ冗長構成に係わる。

【０００２】

【従来の技術】ＣＭＯＳ技術が進歩し、それによってコ
ンピュータ市場が急激に広範囲な消費者に対して開かれ
るようになっている。今日、マルチメディアは少なくと
も８Ｍバイトのメモリを必要とし、好ましくは１６Ｍバ
イトを必要とする。これによって、コンピュータ内のメ
モリ・システムの相対的コストが上昇する。近い将来、
３２ＭＢおよび６４ＭＢのコンピュータが一般的になる
と考えられ、これは、２５６Ｍバイト以上のＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）の潜在
的需要が見込まれることを示している。その結果として
アレイ・サイズが大きくなり、リソグラフィ上の難点が
生じるにもかかわらず、チップ歩留まりを向上させるこ
とがこれまで以上に重要になる。プロセス技術者は、マ
スク欠陥を減らし、最終的にはまったくなくすか最小限
にすることを絶えず目指している。チップ内に必然的に
残る障害は一般に特別な回路設計、より具体的には冗長
置換を使用して克服される。

【０００３】従来の冗長構成は一般に、メモリ・デバイ
ス内の障害要素を置き換えるために使用される固定数の
要素を含むユニットに要素をグループ化する、固定サイ
ズ冗長置換（ＦＳＲＲ）アーキテクチャを中心にしてい
る。

【０００４】ＦＳＲＲアーキテクチャ内では長年、様々
な構成が実施されてきた。低密度ＤＲＡＭに一般的に使
用される典型的なＦＳＲＲ構成を図１に示す。この図に
は、メモリ内の障害要素を置き換えるために使用され
る、メモリを構成する各サブアレイに付加された一定し
た数の複数のスペアが図示されている。各冗長ユニット
（ＲＵ）は、複数の冗長要素（ＲＥ）（たとえばこの図
には１ＲＵ当たり２個のＲＥが図示されている）から成
り、これらの冗長要素はそれに対応するサブアレイ内に
ある障害（符号Ｘが付されている）を修復するために使
用される。この方式は、ブロック内置換と呼ばれ、各サ
ブブロックがそれ自体の１個または好ましくは２個のＲ
Ｕを必要とするため、高密度メモリの場合、サブブロッ
ク数が増えるに従って冗長領域オーバーヘッドが増大す
る。したがって、所与のサブアレイ内に障害が集中的に
発生した場合にチップ歩留まりが大幅に低下する柔軟性
のなさのためにＲＵの効率は比較的低い。上述の概念
は、Ｔ．キリハタ等による「Ａ１４ｎｓ４ＭｂＤＲ
ＡＭｗｉｔｈ３００ｍＷＡｃｔｉｖｅＰｏｗｅ
ｒ」という名称の論文（ＩＥＥＥＪｏｕｒｎａｌｏ
ｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖｏ
ｌ．２７，１９９２年９月ｐｐ．１２２２−１２２
８，）に記載されている構成で実現されている。

【０００５】フレキシブル冗長置換構成と呼ばれる他の
ＦＳＲＲ冗長置換構成を図２に示す。この図では、メモ
リ内のどこにある障害要素でも選択的に置換するＲＵの
単一のアレイを有するメモリが図示されている。この構
成では、ＲＵ内のＲＥは、メモリ内のどのサブアレイに
ある障害（符号Ｘが付されている）でも修復することが
できる。前述のブロック内置換に優るこの構成の利点
は、一定数のＲＵを有する１つのセクション、すなわち
冗長アレイを使用して、メモリを形成する任意の数のサ
ブアレイを処理することができることである。この結
果、メモリを形成するすべてのサブアレイを適切に処理
するために多数の追加の制御回路を必要するにもかかわ
らず前述の方式比べて面積が大幅に節約される。

【０００６】ブロックＦＳＲＲと呼ばれる他のＦＳＳＲ
アーキテクチャがある。これを図３に示す。この図で
は、サブアレイ内の任意の数の障害要素（すべての障害
要素を含む）がブロック冗長構成に置き換えられる。従
来技術のブロックＦＳＲＲのサイズはサブアレイのサイ
ズと一致する。このサブアレイはセンス増幅器ストリッ
プ間に含まれるメモリの１セクションと定義される。こ
の方式では障害ブロックは正常なブロックに置き換えら
れるため、ブロック内に含まれるすべての障害ＲＥが同
時に正常ＲＥに置き換えられる。この置換方法によっ
て、欠陥の修復可能性に新たな次元がもたらされるが、
このアーキテクチャを望ましいものにする様々な構成を
収容するために追加の大量の設計空間が必要になる。さ
らに、冗長ブロック自体に障害がある場合は、それが１
つだけであってもブロック冗長構成を使用することがで
きないという重大な欠点がある。本質的に、ブロックは
大きいため、冗長ブロック内に少なくとも１つの欠陥が
見つかる確率が高くなる。図３に図示されているアレイ
の細分化は従来の技術で周知であるが、欠陥がブロック
冗長アレイに影響を与える場合、適切な修正を行うため
の備えがない。

【０００７】上述の構成および様々なトレードオフに関
する詳細は、Ｔ．ｋｉｒｉｈａｔａ等による「ＡＦａ
ｕｌｔ−ＴｏｌｅｒａｎｔＤｅｓｉｇｎｆｏｒ２
５６ＭｂＤＲＡＭｓ」（１９９５Ｓｙｍｐｏｓｉｕ
ｍｏｎＶＬＳＩＣｉｒｃｕｉｔｓのＤｉｇｅｓｔ
ｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ、ｐｐ．１
０７−１０８）、Ｔ．スギバヤシ等による論文「Ａ３
０ｎｓ２５６ＭｂＤＲＡＭｗｉｔｈＭｕｌｔｉ−
ｄｉｖｉｄｅｄＡｒｒａｙＳｔｒｕｃｔｕｒｅ」
（ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔ
ａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２８，ｐｐ．１０
９２−１０９８，１９９３年１１月）、およびＨ．Ｌ．
カルター（Ｋａｌｔｅｒ）等による「Ａ５０ｎｓ１
６ＭｂＤＲＡＭｗｉｔｈａ１０ｎｓＤａｔａ
ＲａｔｅａｎｄＯｎ−ＣｈｉｐＥＣＣ」（ＩＥＥ
ＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣ
ｉｒｃｕｉｔｓ，ｖｏｌ．２５，ｐｐ．１１１８−１１
２８、１９９０年１０月）に記載されている。

【０００８】要約すると、固定サイズ冗長置換（ＦＳＲ
Ｒ）構成は、各ユニットがメモリ・デバイス内の欠陥を
修復する同じ数のＲＥを備えた、一定数の置換ユニット
から成る。所定の数の固定サイズ冗長ユニットを割り振
る柔軟性によって、ユニットと制御回路をいくつかのメ
モリ・サブアレイ間で共用することができ、それによっ
て冗長構成の有効使用度が大幅に向上する。この構成
は、特にビット線（単一ビットまたは複数ビット）、ワ
ード線（単一ワードまたは複数ワード）など（これらは
すべて「ハード障害」の範疇に入る）に優れた修復可能
性をもたらすことによってその価値が証明されている。

【０００９】しかし、ＦＳＲＲは、ＤＲＡＭセルを形成
するキャパシタに記憶されたビットが、弱いセルでは時
間が経過すると消滅し、それによって障害が発生する
「保持障害」と呼ばれる他のクラスの障害を克服するの
にかなりの数のＲＵ（およびそれに対応する制御回路）
を依然として必要とするという欠点がある。保持障害は
ハード障害の数よりもはるかに多いため、この問題は最
も重大である。

【００１０】メモリ内のハード障害に戻ると、この種の
障害は集中して発生する傾向があり、したがって理想的
には、同等数の冗長要素を含むカスタマイズされたユニ
ットを必要とする。ハード障害は一般には数はそれほど
多くないが、そのサイズは本質的に大きくなる可能性が
あり、それによってそのような障害を修復するのに複数
のＲＥまたはサイズの大きいＲＥが必要になる。たとえ
ば、サブアレイに４箇所の集中発生障害がある場合、そ
れらを修復するのに４要素冗長ユニットが必要になる。
しかし、５箇所の集中発生障害があり、４個のＲＥを含
むユニットしか使用することができないとすれば、（そ
の障害数を処理するのにサブアレイ内で十分なユニット
を使用することができないことになるため）ブロック内
置換構成全体で欠陥の置換がまったくできない可能性が
ある。同様に、フレキシブル置換構成も、実際には、修
復を行うのに「不適切なサイズ」のユニットしか使用可
能でないため不十分である。ただし、フレキシブル冗長
方式の方がブロック内置換アーキテクチャよりも首尾よ
く置換が行われる可能性が高い。

【００１１】一方、保持障害はメモリ全体でランダムに
発生し、その数は一般に多い。しかし、単一のＲＥで修
復可能であるという明確な利点がある。ブロック内置換
構成では、保持障害は一定数の複数のＲＥを含むＲＵに
よってのみ処理することができる。ランダムに発生する
保持障害を検出することを意図してＲＥが１つしか含ま
れていないＲＵを設計したとすれば、そのような構成は
保持障害にとっては理想的であろうが、ハード障害を処
理するには不十分なことは明らかである。（たとえば、
４つのハード障害の集合を処理するのに各ユニットが１
個のＲＥを有する４個のユニットが必要になる）。保持
障害は、フレキシブル冗長置換アーキテクチャであって
も修復が難しい。これはそのような障害の数が多く、メ
モリ・デバイス内で使用可能な修復回路では対応できな
いことが多いためである。

【００１２】上記に鑑みて、理想的な冗長構成の目標
は、メモリ全体にランダムに分布しているか集中してい
るかを問わず、複雑な冗長領域オーバーヘッドによる厄
介な負担を生じさせることなく、ハード障害と、保持障
害と、ブロック障害を修復することである。一般に、こ
のオーバーヘッドは冗長要素オーバーヘッドと冗長制御
回路オーバーヘッドに分けられ、良好な修復可能性を実
現し、メモリの最適パフォーマンスを維持するには両方
とも最小限に抑える必要がある。

【００１３】上記のカテゴリのいくつかを含む関連冗長
構成については、以下の参照資料に記載されている。

【００１４】１９９６年２月１３日発行のフェラン（Ｐ
ｈｅｌａｎ）の米国特許第５４９１６６４号には、分割
アレイ・アーキテクチャ方式のフレキシブル冗長メモリ
・ブロック要素の実施態様が記載されている。この構成
は、読取りバスに結合されたメモリと冗長メモリブロッ
クの両方を有し、１つのメモリ・サブアレイ内の冗長メ
モリを第２のサブアレイが共用することができるように
する。

【００１５】１９９５年１２月１２発行のフジワラの米
国特許第５４７５６４８号には、適切なアドレス信号が
障害セルのアドレスと一致する場合、冗長構成が備える
スペア・セルがアクティブにされてその障害セルに置き
換わる冗長構成を有するメモリが記載されている。

【００１６】１９９５年１０月２４日発行のスン・チョ
ル・オー（Ｓｅｕｎｇ−ＣｈｅｏｌＯｈ）の米国特許第
５４６１５８７号では、行冗長回路を他の２つのスペア
行デコーダと共に使用し、ヒューズ・ボックスの賢明な
使用により、行冗長制御回路が発生する信号によって障
害行をスペア行に置き換えることを可能にする。

【００１７】１９９５年１０月１７日発行のリーガー
（Ｒｉｅｇｅｒ）の米国特許第５４５９６９０号には、
障害メモリ・セルを処理する通常のワード線の存在によ
り、障害メモリセルを冗長セルに置き換えることを可能
にする冗長構成を持つメモリが記載されている。

【００１８】１９９５年７月４日発行のヒルテバイテル
（Ｈｉｌｔｅｂｅｉｔｅｌ）等の米国特許第５４３０６
７９号には、冗長性を持たせるためにデコーダをプログ
ラミングするヒューズ・ダウンロード・システムが記載
されている。このヒューズ・セットは冗長デコーダに動
的に割り当てることができ、それによってメモリ内の障
害行／列の多次元割当てが可能になる。

【００１９】１９９４年３月１５日発行のスティーブン
ズ・ジュニア（Ｓｔｅｐｈｅｎｓ，Ｊｒ．）等の米国特
許第５２９５１０１号には、障害サブアレイを適切な冗
長要素に置き換える２レベル冗長構成が記載されてい
る。

【００２０】従来の技術および上記の説明は、主として
ＤＲＡＭに関するものであったが、当業者なら、上記の
構成またはアーキテクチャが、ＳＲＡＭ、ＲＯＭ、ＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＡＭ、ＣＡＭなど
他のタイプのメモリにも等しく適用可能であることが十
分にわかるであろう。

【００２１】

【発明が解決しようとする課題】したがって、本発明の
目的は、どのようなサイズのメモリにも適用可能なフォ
ールトトレラント設計を提供することである。

【００２２】本発明の他の目的は、障害要素を同じサイ
ズの冗長要素に選択的に置き換えるために可変サイズの
冗長置換構成を使用することである。

【００２３】本発明の他の目的は、各冗長ユニットが所
定の数の冗長要素を含む冗長ユニットを使用することで
ある。

【００２４】本発明の他の目的は、ハード障害と保持障
害の両方を含む任意のサイズのメモリを動的に修復し、
最も適切なサイズの最も効果的で効率的な修復を選択し
て修復を行うことによってチップの歩留まりを向上させ
ることである。

【００２５】本発明の他の目的は、メモリ内のハード障
害と保持障害とサブアレイ障害を同時に修復し、これ
を、一方のタイプの障害を他方のタイプを犠牲して修復
することなしに行うことである。

【００２６】本発明の他の目的は、この可変サイズ冗長
置換（ＶＳＲＲ）構成を使用して従来の固定サイズ冗長
置換（ＦＳＲＲ）構成を置き換えることである。

【００２７】本発明の他の目的は、ＲＥおよびそれに付
随する回路の必要を最小限にするために、ＶＳＲＲ構成
を使用することである。

【００２８】本発明の他の目的は、追加電力の消費を必
要とせず、メモリ速度に開く影響を与えずに、メモリ内
のハード障害と保持障害の修復が実現されるように保証
することである。

【００２９】本発明の他の目的は、ブロック冗長構成に
おける障害を修復し、他のＶＳＲＲユニットと共に使用
することができるようにするフォールトトレラント・ブ
ロック・サイズ冗長置換を提供することである。

【００３０】本発明の他の目的は、所定の複数のＲＥを
有する障害ＲＵを、その所定の複数よりも少ない数のＲ
Ｅを有するＶＳＲＲを使用して修復することができるよ
うにすることである。

【００３１】本発明の他の目的は、メモリ・デバイス内
とＶＳＲＲユニット内のすべての障害を並行して修復す
ると同時に、単純で高速な低電力設計を維持することで
ある。

【００３２】

【課題を解決するための手段】本発明の基本態様は、可
変サイズ冗長置換（ＶＳＲＲ）と呼ばれる新規な改良型
冗長構成を提供して、障害のサイズに合わせて完全に適
応化可能なより効率的で効果の高い置換ユニット（Ｒ
Ｕ）の使用を可能にすることである。この改良型ＶＳＲ
Ｒは、障害の数やサイズに関係なく固定サイズの置換ユ
ニットを使用する従来のＦＳＲＲ（固定サイズ冗長置
換）構成の欠点を解消することを意図している。

【００３３】本発明の一態様によると、各々が複数の要
素を有する複数の主メモリ・アレイと、主メモリ・アレ
イに結合され、各々が複数の冗長要素を有する複数の独
立して制御される可変サイズ冗長ユニットと、主メモリ
・アレイ内の障害要素を可変サイズ冗長ユニットのうち
の少なくとも１つと置き換える制御手段とを含み、少な
くとも１つの可変サイズ冗長ユニット内の冗長要素が主
メモリ・アレイ内の対応する数の障害要素を置き換え
る、フォールトトレラント・メモリ・デバイスを設け
る。

【００３４】本発明の他の態様によると、各々が複数の
要素を有する複数の主メモリ・アレイと、各主メモリ・
アレイに結合され、各々が複数の冗長要素を有する複数
の可変サイズ冗長ユニットと、各主メモリ・アレイ内の
障害要素を置き換える制御手段とを含み、可変サイズ冗
長ユニットのうちの少なくとも１つの可変サイズ冗長ユ
ニット内の要素が各主メモリ・アレイに結合されてい
る、フォールトトレラント・メモリ・デバイスを設け
る。

【００３５】本発明の第３の態様によると、各々が複数
のメモリ要素を有する複数の主メモリ・アレイと、複数
の主メモリ・アレイに結合された少なくとも１つの可変
サイズ冗長アレイとを含み、少なくとも１つの冗長アレ
イが、複数のメモリ要素を各々有する複数の独立制御さ
れる可変サイズ・ユニットと、主メモリ・アレイ内の障
害要素を可変サイズ・ユニットのうちの少なくとも１つ
の可変サイズ・ユニットと置き換える制御手段とを含
み、可変サイズ・ユニットが障害要素の数に応じて障害
のある主メモリ要素を置き換える、フォールトトレラン
ト・メモリ・デバイスを設ける。

【００３６】本発明の第４の態様によると、各々が複数
のメモリ要素を有する複数の主メモリ・アレイと、複数
の主メモリ・アレイに結合され、主メモリ・ユニットの
うちの１つと少なくとも等しいサイズを有する少なくと
も１つの可変サイズ冗長ユニットと、可変サイズ冗長ユ
ニットのうちの少なくとも１つの可変サイズ冗長ユニッ
ト内の障害を修復し、障害のある主アレイのうちの１つ
を修復された冗長ユニットに置き換える優先デコーダと
を含む、フォールトトレラント・メモリ・デバイスを設
ける。

【００３７】

【発明の実施の形態】図４を参照すると、可変サイズ冗
長置換（ＶＳＲＲ）構成を備えるメモリの略図が示され
ている。各ＲＵに同じ数のＲＥを含まれているＦＳＲＲ
構成とは異なり、ＶＳＲＲ構成は、各ＲＵに可変数のＲ
Ｅが含まれている複数のＲＵを含む。さらに、ＶＳＲＲ
構成では、どのＲＵでも所与の修復ですべてのＲＥが同
時に置き換えられる。たとえば、ＲＵ_0-7（すなわちＲ
Ｕ₀、ＲＵ₁、ＲＵ₂、ＵＲ₃、ＲＵ₄、ＲＵ₅、ＲＵ₆、お
よびＲＵ₇）、ＲＵ_8-11（すなわちＲＵ₈、ＲＵ₉、ＲＵ
₁₀、およびＲＵ₁₁）、ＲＵ_12-13（すなわちＲＵ₁₂およ
びＲＵ₁₃）、ＲＵ₁₄およびＲＵ₁₅は、それぞれ１個、２
個、４個、８個、および３２個のＲＥから成る。どのＲ
Ｕ_0-7も、単一ビット障害を修復する。ＲＵ_8-11のいず
れも、欠落ビット線または要素間に発生した短絡によっ
て起こった障害を修復する。ＲＵ_12-13、ＲＵ₁₄および
ＲＵ₁₅は、障害デコーダなどのより大きな障害を処理す
るために確保しておくことが好ましい。ＲＵは、それぞ
れに対応する冗長ユニット制御回路ＲＵＣＮＴによって
制御される。冗長ユニット制御回路は冗長ブロックに近
接して配置されていることが好ましい。

【００３８】ＶＳＲＲによって、最も効果的で効率のよ
いＲＵを修復に使用することができると同時に、その目
的のために割り振られるＲＥ領域の不利を最小限にする
ことができる。以下（表Ｉ）に、ＦＳＲＲ構成とＶＳＲ
Ｒとの比較を示す。この表には、各カテゴリごとに、仮
定の障害分布を修復するのに必要な要素と冗長ユニット
制御回路ＲＵＣＮＴの合計数が示されている。この領域
が１個の３２要素障害と、１個の８要素障害と、２個の
４要素障害と、４個の２要素障害と８個の１要素障害の
修復を必要とするものとする。

【表１】

【００３９】上記の表では、ＦＳＲＲが４個の要素を必
要とし、障害のサイズに関係なく１つのデコーダを置き
換えることを仮定している。仮定したすべての障害を修
復するには、ＦＳＲＲは９６個のＲＥと２４個の冗長Ｒ
Ｕを必要とするのに対し、ＶＳＲＲは６４個のＲＥと６
個のＲＵしか必要としない。より詳細には、表１の２列
目を参照すると、修復を必要とする合計１つの３２集合
障害が示されている。ＶＳＲＲでは、この障害を修復す
るのに３２個のＲＥから成る１つのユニットで十分であ
る。ＦＳＲＲでは、これと同じ結果を得るのに８個の４
ＲＥが必要になる。第２の例として、表１の６列目を参
照すると、修復を必要とする８個の単一ビット障害があ
る。ＶＳＲＲでは、８個の１ＲＥで足りるのに対し、Ｆ
ＳＲＲ構成では同じ結果を得るのに８個の４ＲＥが必要
になる。

【００４０】次に図５を参照すると、１６個の１６Ｍｂ
ユニット１５から成る２５６ＭｂＤＲＡＭチップ１０の
略ブロック図が示されている。説明のために、１６Ｍｂ
ユニット１５は１つの「領域」、すなわち１６Ｍｂユニ
ット内で修復可能な障害を画定するものとし、これを以
下では１６Ｍｂ領域内のフレキシブル冗長置換と呼ぶ。
本発明による冗長構成は、各構成において障害の集合を
置換する可変サイズのＲＵのメニューを設計することに
よってブロック内置換とフレキシブル冗長置換の両方に
等しく適用される。８，１９２（１Ｍｂブロックについ
て１６×５１２）本のワード線（ＷＬ）を有する１６Ｍ
ｂユニットが、１６個の１Ｍｂブロック（サブアレイ）
から成り、各１Ｍｂブロックは１Ｍセルを有する。図５
の右側を参照すると、メモリ・アレイを形成するすべて
のセルがＮＭＯＳデバイス２０とキャパシタ２５から成
る。各ワード線ＷＬには、２，０４８個のＮＭＯＳデバ
イス２０のゲートが結合されている。１Ｍｂブロックに
は５１２本のＷＬがある（すなわち５１２本のＷＬ×
２，０４８個のセル）が、（１６のうちの）特定の１Ｍ
ｂブロックがアクティブにされると１本だけが選択され
る。（注：１６Ｍｂユニット内で８，１９２本のうちの
１本のＷＬだけがアクティブである。）キャパシタ２５
内に蓄積される容量電荷は対応するビット線ＢＬに送ら
れる。センス増幅器２８がビット線ＢＬ上の電荷を増幅
する。増幅されたビット情報（すなわちデータ）は、対
応する列アドレス（図示せず）によって選択され、デー
タ出力回路（図示せず）に送られる。

【００４１】従来のブロック内置換とは異なり、各１Ｍ
ｂブロックには冗長ワード線（ＲＷＬ）がない。１６Ｍ
ｂユニットのために１６可変サイズ冗長ユニットＲＵ
_0-15を備える１２８Ｋｂの冗長ブロックが１６個の１Ｍ
ｂブロックのいずれかにある障害ＷＬを置き換えるよう
に設計されている。各ＲＵ_0-7（冗長ＷＬ、ＲＷＬ_0-7）
は単一の冗長ワード線ＲＷＬから成る。同様に、各ＲＵ
_8-11（ＲＷＬ_8-15）は２本のＲＷＬを含み、ＲＵ₁₂（Ｒ
ＷＬ_16-19）およびＲＵ₁₃（ＲＷＬ_20-23）はそれぞれ４
本のＲＷＬを含む。ＲＵ₁₄およびＲＵ₁₅はそれぞれ８本
のＲＷＬ（ＲＷＬ_24-31）と３２本のＲＷＬ（ＲＷＬ
_32-63）から成る。これによって、障害のサイズに応じ
て最も効果的で効率の高いＲＵを選択することが可能に
なり、それによってハード障害と保持障害の発生時のユ
ニットの信頼性が向上する。前の例に戻ると、冗長回路
２４をイネーブルにすると、主１６Ｍｂアレイ１９内の
８，１９２本のＷＬがすべてディスエーブルになる。そ
の代わりに、１２８Ｋｂ冗長ブロック２２内の６４本の
ＲＷＬ（冗長ＷＬ）のうちの１本がアクティブになる。
ＮＭＯＳデバイス２０とキャパシタ２５とセンス増幅器
２８とを含む前述の組合せの動作は、冗長組合せ３０−
３５−３８にも適用される。次に、この制御回路の詳細
な動作について説明する。

【００４２】１６個の１Ｍｂブロック内のワード線と冗
長ブロック内のＲＷＬは、図６の適切な可変サイズＲＵ
制御回路ＲＵＣＮＴ２４によって制御される。パフォー
マンスを向上させるために、これらは冗長ブロックの最
下部に配置されているので最も有利である。

【００４３】図６を参照すると、可変サイズ冗長置換
（ＶＳＲＲ）制御回路のブロック図が図示されている。
この制御回路はワード線デコーダ（ＷＬＤＥＣ）と、冗
長ワード線デコーダ（ＲＷＬＤＥＣ）と、ＲＵＣＮＴ
_0-7、ＲＵＣＮＴ_8-11、ＲＵＣＮＴ_12-13、ＲＵＣＮ
Ｔ₁₄、およびＲＵＣＮＴ₁₅として示されている可変冗長
ユニット制御回路（ＲＵＣＮＴ）と、ワード線ドライバ
（ＷＬＤＲＶ）と、冗長ワード線ドライバ（ＲＷＬＤＲ
Ｖ）とを含む。本発明のＶＳＲＲ構成の動作を例示する
ために、１６Ｍｂユニット１５（図５）内で（１６Ｍｂ
主アレイ１９内の８，１９２本のうちの）ＷＬまたは
（冗長ブロック２２内の６４本のうちの）ＲＷＬのいず
れか一方だけがアクティブであるものとする。当業者な
ら、わずかな変更を加えるだけで１６Ｍｂユニット内で
２本以上のＷＬをアクティブにすることができることが
容易にわかるであろう。

【００４４】以下に、１）待機モード、２）通常アクテ
ィブ・モード、および３）可変冗長アクティブ・モード
の詳細な動作について説明する。

【００４５】図７に、最も関係のある信号である、図６
で示されているアドレスＡＤＤ、ノードＮ、ノード
Ｎ_R、ＷＬＯＮ、ＷＬディスエーブル信号ＷＬＤＩＳ、
ＲＷＬＥ、ＷＬ、およびＲＷＬのタイミング図を示す。

【００４６】待機モード（すなわちチップがイネーブル
になっていないとき）では、制御線ＷＬＯＮは低のまま
であり、それによって、ＷＬＤＥＣ出力Ｎ、ＲＷＬＤＥ
Ｃ出力Ｎ_R、およびＲＵＣＮＴの出力ＲＷＬＥの状態に
関係なく（すなわち「ドントケア」条件）、すべてのＷ
ＬおよびＲＷＬがディスエーブル（すべて０）になる。
チップがイネーブルにされると（すなわちアクティブ・
モード）、ＷＬまたはＲＷＬのいずれかが（両方ともで
はなく）アクティブになる。ＷＬがイネーブルになる
と、チップはいわゆる通常アクティブ・モードになる。
あるいは、ＲＷＬがアクティブにされたとき（これによ
ってＷＬがディスエーブルになる）、チップは冗長アク
ティブ・モードになったと言う。

【００４７】通常アクティブ・モードでは、すべての冗
長ワード線イネーブル信号ＲＷＬＥが低のままであり、
ＮＯＲ回路よりなるワード線ディスエーブル回路ＷＬＤ
ＩＳＧＥＮの出力信号（ＷＬＤＩＳ）が高に保持され
る。ＲＷＬＥ信号発生の詳細な動作について、以下に説
明する。１６Ｍｂユニット１５（図５および６）がイネ
ーブルになると、１３ビットのアドレス情報がＷＬＤＥ
Ｃに送られ、８，１９２個のうちの１つのノードＮがイ
ネーブルになる。これにより、信号ＷＬＯＮが高に切り
替わると８，１９２本のうちの１本のＷＬをアクティブ
にすることが可能になる。

【００４８】冗長モードでは、冗長ワード線ＲＷＬのア
クティベーションは、ａ）ＲＵＣＮＴを介する経路と、
ｂ）ＲＷＬＤＥＣを介する経路の２経路デコードによっ
て制御される。前述のように、いくつかのＲＥから成る
ＲＵが適切なＲＵＣＮＴによって制御される。ＲＵ内の
各ＲＥは代替経路ｂ）、すなわちＲＷＬＤＥＣによって
制御される。両方のデコード経路は並列して動作し、Ｒ
ＵＣＮＴとＲＷＬＤＥＣの結果の最終デコードがＲＷＬ
ＤＲＶで行われる。以下に、冗長モード中の動作の詳細
について説明する。

【００４９】冗長モードは典型的にはＲＵＣＮＴによっ
て検出され、ＷＬＯＮ上に信号が着信する前にＲＵＣＮ
Ｔが該当するＲＷＬＥをアクティブにする。（検出フェ
ーズを冗長一致検出フェーズと呼ぶ）。これによって、
ＷＬＤＩＳＧＥＮの出力における信号ＷＬＤＩＳが強制
的に０に切り替わり、それによって、１６Ｍｂユニット
内のワード線がアクティブにならないように阻止され
る。ＲＵＣＮＴ冗長一致検出フェーズ中に、少なくとも
１つのＲＵ内のＲＥを選択する代替経路がＲＷＬＤＥＣ
でデコードされる。それと並列して、該当するＲＷＬＤ
ＥＣがアドレス情報によってアクティブにされ、対応す
るＮ_Rを１に切り換える。ＲＷＬＤＥＣに使用されるア
ドレスビット数によって、対応するＲＵ内の適切な数の
ＲＥをデコードするのに必要なビットが設定される。こ
の経路は、冗長モードであるか通常モードであるかに関
係なく、独立して制御される。ＲＷＬをアクティブにす
る最終決定は、ＲＷＬＤＲＶ内のＮ_RとＲＷＬＥのデコ
ード結果によって決まる。前述の２経路デコードによっ
て、ＷＬＯＮが高に切り替わったときに前にすでにデコ
ードされていた適切なアドレス指定を使用して（速度の
不利を生じさせることなく）１つのＲＷＬがアクティブ
になることができる。

【００５０】ＲＷＬＤＥＣには、本発明のＶＳＲＲ構成
の実施を可能にする可変サイズ冗長デコーダを備える。
たとえば、単一のワード線置換の場合、デコーダは不要
であり、ＲＵＣＮＴが発生するＲＷＬＥ信号によって適
切なＲＷＬＥドライバが直接制御される。２ＷＬ、４Ｗ
Ｌ、８ＷＬ、および３２ＷＬ置換には、対応するＲＷＬ
ＤＥＣにおいてそれぞれ１ビット、２ビット、３ビッ
ト、および５ビットデコーダが必要である。これによっ
て、アドレス入力ＡＤＤに従って該当するノードＮ_Rが
アクティブにされる。

【００５１】次に図８および図９を参照すると、単一の
ＲＵ制御回路ＲＵＣＮＴのブロック図とタイミング図が
それぞれ図示されている。この回路は、デコーダ（すな
わちＡＮＤゲート）を駆動する複数のヒューズ・ラッチ
ＦＬＡＴを備える。従来のＦＳＲＲ制御回路とＶＳＲＲ
制御回路ＲＵＣＮＴの唯一の相違は、各可変置換に必要
なヒューズの数である。これは、ＶＳＲＲ構成が必要と
する各ＲＵＣＮＴのビット数によって決まる。さらに、
各ＲＵＣＮＴに１つのマスタ・ヒューズ・ラッチＭＦＬ
ＡＴも必要である。

【００５２】単一ビット置換ＲＵＣＮＴ_0-7の場合、１
６Ｍｂユニット内の８Ｋワード線のうちの１つをデコー
ドするのに１３ビットが必要である。これには、図６で
１３Ｆ＋１ＭＦの符号が付された１３個のＦＬＡＴと１
個のマスタＦＬＡＴ（ＭＦＬＡＴ）が必要である。２Ｗ
Ｌ置換ＲＵＣＮＴ_8-12の場合、１ビットを節約すること
ができ、その結果、１２個のヒューズと１個のマスタ・
ヒューズ（１２Ｆ＋１ＭＦ）になる。４ＷＬ、８ＷＬ、
および３２ＷＬ置換の場合、１つのＲＵＣＮＴについて
それぞれ１１個、１０個、および８個のヒューズと１個
のマスタ・ヒューズが必要である（１１Ｆ＋１ＭＦ、１
０Ｆ＋１ＭＦ、および８Ｆ＋１ＭＦ）。その動作の詳細
を以下に説明する。

【００５３】ＲＵＣＮＴをイネーブルにするためには、
マスタ・ヒューズが切られる必要がある。マスタ・ヒュ
ーズが切られないままになっている場合、ＭＦＬＡＴ
（図９）の出力ＭＦは０である。ＡＮＤゲートの出力Ｒ
ＷＬＥは、アドレスに関係なく０のままである。マスタ
・ヒューズが切られると（ＭＦが１に設定されると）、
ＲＷＬＥはＦＬＡＴの出力の組合せ、すなわちＦＡＤＤ
によって制御される。対応するアドレス入力値ＡＤＤが
プログラムされているヒューズ情報と一致しない場合、
ＦＡＤＤは０に切り替わる。あるいは、対応するＡＤＤ
がプログラムされているヒューズ情報と一致する場合、
ＦＡＤＤは１に切り替わる。すべてのヒューズのプログ
ラム済みアドレスがＡＤＤ入力値と一致し且つＭＦが切
られている場合にのみ、ＲＷＬＥが１に切り替わる。

【００５４】次に図１０を参照すると、ヒューズ・ラッ
チＦＬＡＴの略図が図示されている。図ではＦＬＡＴは
アドレス−ヒューズ比較器として示されている。図１１
に示すように、ＦＰＵＰおよびＦＰＵＮによるチップの
電力投入フェーズ中に、６０、６５、および６８によっ
て形成されたＣＭＯＳラッチがデバイス８０および８２
によって設定される。電力投入時にヒューズ８３が切ら
れていない場合、ノードＮ０、Ｎ１、およびＮ２はそれ
ぞれ０、１、０に設定される。または、ヒューズ８３が
切られている場合、ノードＮ０、Ｎ１、およびＮ２はそ
れぞれ１、０、１に設定される。ノードＮ０、Ｎ１、お
よびＮ２のこれらの状態はＣＭＯＳラッチ回路６０、６
５、および６８にラッチされる。ノードＮ１およびＮ２
の状態に応じてＣＭＯＳ伝送ゲート７０および７５のい
ずれかが開く。ＡＤＤおよび（回路６９によって反転さ
れた）ＡＤＤ（バー）がそれぞれＣＭＯＳ伝送ゲート７
０および７５に結合される。ヒューズの状態が変化しな
い（すなわち０である）限り、ＦＬＡＴの出力ＦＡＤＤ
はＡＤＤ（バー）に従う。ヒューズが切られると、ＦＡ
ＤＤはＡＤＤに従う。ＡＤＤとヒューズの両方が０また
は１の場合、ＦＡＤＤは１に切り替わり、その結果、ア
ドレスとヒューズの一致が検出される。

【００５５】図１０の回路ＦＬＡＴ内には、回路ＭＦＬ
ＡＴ（マスタＦＬＡＴ）が組み込まれており、これを該
当するタイミング曲線（図１１）と共に示す。図に示す
ように、ＦＰＵＰおよびＦＰＵＮによるチップの電力投
入フェーズ中に、６０、６５、および６８によって形成
されたＣＭＯＳラッチが設定される。電力投入時にヒュ
ーズ８３が切られていない場合、Ｎ０、Ｎ１、およびＮ
２（ＭＦとも呼ぶ）はそれぞれ０、１、０に切り替わ
る。ＭＦが０の状態のとき、ＲＵＣＮＴ（図８）内のＡ
ＮＤゲートがディスエーブルになる。それに対して、ヒ
ューズ８３が切られている場合、電力投入時に、Ｎ０、
Ｎ１、およびＮ２（ＭＦとも呼ぶ）はそれぞれ１、０、
１に切り替わり、ＭＦが１の状態のときＲＵＣＮＴ（図
８）内のＡＮＤゲートがイネーブルになる。

【００５６】次に図１２を参照すると、本発明の他の実
施例、すなわち図３の従来のブロック・アーキテクチャ
に適用可能なフォールトトレラント・ブロック置換構成
が図示されている。この図には、複数のサブアレイ０〜
１５（１００〜１１５と符号が付されている）として構
成された主メモリ・アレイが図示されている。ブロック
冗長アレイ１５０は、主メモリ・アレイの最下部に配置
されていることが好ましく、少なくとも１つの欠陥を含
むものと仮定する。さらに、主メモリ・アレイ内のサブ
アレイ１１４に多数の障害（Ｘと符号が付してある）が
含まれているものとする。ブロック冗長アレイ１５０
は、この例では、サブアレイ１１４全体を置き換えるた
めに使用することができる。

【００５７】当業者なら、主メモリ・アレイ、冗長ブロ
ック・アレイと冗長ユニット（ＶＳＲＲ構成における）
の別なく、メモリ・デバイスを形成するサブアレイのい
ずれにでも障害が発生する可能性があることがわかるで
あろう。したがって、現実には冗長アレイに障害がある
可能性がある場合でも正常であるものとみなされるた
め、冗長ブロック・アレイ内の障害の存在はどの置換方
式でも重大なパフォーマンス上の問題になり得る。

【００５８】本発明によると、さらに図１２を参照する
と、冗長アレイ１３０は今度はメモリ・デバイス内でブ
ロック冗長アレイ内の障害を修復する機能を有するよう
に構成されており、障害のあるブロック冗長アレイが主
アレイの大きな部分に置き換わることができる。このよ
うな修復を可能にするために、冗長ブロック１５０を検
査し、障害が検出された場合は可変冗長アレイ１３０に
含まれるＲＵを割り当てることによってそれを修復す
る。

【００５９】図１２の構成は全体として、図４のＶＳＲ
Ｒ構成で説明した本発明の概念を図３に示すブロック冗
長構成に適用した組み合わせと見なすことができる。可
変冗長アレイ１３０内のＲＵは今度は、サブアレイ１０
０〜１１５のいずれかまたはブロック冗長アレイ１５０
にある障害を修復することができる。サブアレイ（たと
えば１１４）内の障害の数が所定の数を超えていると判
明した場合、まずブロック１５０の障害をなくし、それ
から初めてそれを使用してサブアレイ１１４を置き換え
る。

【００６０】次に図１３を参照すると、メモリ内の障害
アレイを障害のないブロック冗長アレイに置き換えるよ
うに構成された本発明による優先デコーダの略図が図示
されている。優先デコーダは、冗長置換のために主アレ
イ１１４とブロック冗長アレイ１５０を同時に検査する
ことができるようにし、その結果としてアクセスに伴う
不利がなくなる。図には、２つの可変サイズＲＵ制御回
路ＲＵＣＮＴ０およびＲＵＣＮＴ１と、ブロック冗長制
御回路ＲＵＣＮＴ_BLKと、ワード線ディスエーブル生成
器ＷＬＤＩＳＧＥＮと、ワード線ドライバＷＬＤＲＶ
と、冗長ワード線ドライバＲＷＬＤＲＶと、ブロック冗
長ワード線ドライバＢＷＬＤＲＶとを含むブロック図も
図示されている。図１３にはＷＬデコーダＷＬＤＥＣ
と、ＲＷＬデコーダＲＷＬＤＥＣと、ブロック冗長ＷＬ
ドライバは図示されていないが、ノードＮおよびＮ_Rを
通して図６の対応する要素との類似点を見い出すことが
できる。基本的な制御の流れは図６を参照しながら説明
したものと同じである。

【００６１】上述の構成には、図１４および図１５に示
すように、次の４つの動作が適用可能である。１）通常
動作、２）可変冗長動作、３）ブロック冗長動作、およ
び、４）ブロック冗長アレイ内の障害がＶＳＲＲ構成に
よって置換される置換モード動作である。１）および
２）の動作中は、ＲＵＣＮＴ_BLKの出力ＲＷＬＥ_BLKは０
のままであり、ＷＬとＲＷＬをＶＳＲＲについて図６お
よび図７を参照しながら述べたようにして制御すること
ができる。

【００６２】モード１）のときは、すべてのＲＷＬＥが
０に維持され、ＷＬＤＩＳは１に維持される。したがっ
て、ＷＬＯＮが１に切り替わると、それに対応するＷＬ
が該当するノードＮによってイネーブルにされる。

【００６３】モード２）のときは、該当するＲＷＬＥが
１に切り替わり、ＷＬＤＩＳを強制的に０にする。その
結果、ＷＬＯＮが１に切り替わると、該当するＲＷＬＥ
およびノードＮ_Rによって選択された対応するＲＷＬが
１に切り替わる。ＲＷＬＥが１に切り替わるとＷＬＤＩ
Ｓが０に切り替わり、主アレイ内の該当するＷＬがディ
スエーブルになる。

【００６４】モード３）のときは、すべてのＲＷＬＥが
０に維持され、ＷＬＤＩＳが１に維持される。あるい
は、ＲＵＣＮＴ_BLKが、ノードＮ_Rの状態に応じてＲＷＬ
Ｅ_BLKに影響を与えるブロック冗長モードを検出する。
これによって、ＢＷＬＤＲＶがイネーブルになり、ＷＬ
ＤＲＶがディスエーブルになる。したがって、信号ＷＬ
ＯＮが１に切り替わると、ブロック冗長アレイ内の対応
するＲＷＬがアクティブにされ、ＷＬがディスエーブル
になる。

【００６５】モード４）のときは、ＲＵＣＮＴ_BLKと可
変ＲＵＣＮＴがブロック冗長置換モードとＶＳＲＲモー
ドを同時に検出する。しかし、ＲＷＬＥが高い値を取る
ことによって（ＶＳＲＲ構成における）ＲＷＬＤＲＶの
みがイネーブルになり、ＷＬＤＲＶとＢＷＬＤＲＶが同
時にディスエーブルになる。その結果、ＶＳＲＲがブロ
ック冗長置換モードに優先する。あるいは、ＷＬＤＩＳ
がＷＬＤＲＶとＢＷＬＤＲＶの両方をゲートする結果と
して、ＶＳＲＲがブロック冗長置換よりも優先される
（優先デコードと呼ぶ機能）。したがって、障害要素が
冗長ブロックの一部である場合でも、他のＶＳＲＲ手段
によって障害要素を修復することが可能である。いずれ
かの操作の決定が優先デコーダによってかなり後になっ
てから行われても、ブロック冗長構成の一致検出とＶＳ
ＲＲの一致検出が同時に作用することができるため、ア
クセスに伴う不利がない。上述の概念を有効に適用する
ことになり、いくつかの障害ＲＥを含むフォールトトレ
ラント可変サイズＲＵを用いて、障害ＲＵをより小さい
サイズの他のＲＵで修復することができる。

【００６６】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００６７】（１）各々が複数の要素を有する複数の主
メモリ・アレイと、前記主メモリ・アレイに結合され、
各々が複数の冗長要素を有する、複数の独立して制御さ
れる可変サイズ冗長ユニットと、前記主メモリ・アレイ
内の障害要素を前記可変サイズ冗長ユニットのうちの少
なくも１つの可変サイズ冗長ユニットに置き換える制御
手段とを含み、前記少なくとも１つの可変サイズ冗長ユ
ニット内の前記冗長要素が前記主メモリ・アレイ内の対
応する数の前記障害要素を置き換える、フォールトトレ
ラント・メモリ・デバイス。（２）前記メモリ・デバイスがＤＲＡＭ、ＳＲＡＭ、Ｒ
ＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＡＭ、
およびＣＡＭから成るグループから選択される、上記
（１）に記載のフォールトトレラント・メモリ・デバイ
ス。（３）前記可変サイズ冗長ユニットが可変サイズ冗長制
御回路によって制御される、上記（１）に記載のフォー
ルトレラント・メモリ・デバイス。（４）前記冗長ユニット内の前記冗長要素がアドレッシ
ング・デコード手段によってさらに制御される、上記
（３）に記載のフォールトトレラント・メモリ・デバイ
ス。（５）前記冗長ユニットのうちの１つの冗長ユニット内
の前記冗長要素が、前記主メモリ・アレイ内の前記障害
要素の集合を同時に置き換える、上記（１）に記載のフ
ォールトトレラント・メモリ。（６）前記可変サイズ冗長ユニットが、一致検出デコー
ド手段によって制御される、上記（１）に記載のフォー
ルトレラント・メモリ・デバイス。（７）前記一致検出デコード手段が、比較器に結合さ
れ、マスタ・ヒューズを含むマスタ・ヒューズ・ラッチ
と、各々が複数のヒューズと比較器とを有し、アドレス
線によって制御される複数のヒューズ・ラッチとをさら
に含み、前記ヒューズ・ラッチがそれぞれゲート手段に
結合され、前記ゲート手段が冗長ワード線ドライバとワ
ード線ディスエーブル回路とをイネーブルにする信号を
生成する、上記（６）に記載のフォールトトレラント・
メモリ・デバイス。（８）前記主メモリ・アレイ内の前記要素が、ビット
線、ワード線、単一ビット、複数ビット、単一ワード、
および複数ワードから成るグループから選択される、上
記（１）に記載のフォールトトレラント・メモリ・デバ
イス。（９）前記可変冗長ユニット内の前記冗長要素が、ブロ
ック内置換モードで前記主メモリ・アレイ内にある前記
障害要素の集合を置き換える、上記（１）に記載のフォ
ールトトレラント・メモリ・デバイス。（１０）前記可変冗長ユニット内の前記冗長要素が、フ
レキシブル冗長置換モードで前記主メモリ・アレイ内に
ある前記障害要素の集合を置換する、上記（１）に記載
のフォールトトレラント・メモリ・デバイス。（１１）前記可変サイズ冗長ユニット内の前記冗長要素
が、ブロック内置換モードで前記主メモリ・アレイ内の
個別のランダムに分散した障害要素を置き換える、上記
（１）に記載のフォールトトレラント・メモリ・デバイ
ス。（１２）前記可変サイズ冗長ユニット内の前記冗長要素
が、フレキシブル冗長置換モードで前記主メモリ・アレ
イ内の個別のランダムに分散した障害要素を置き換え
る、上記（１）に記載のフォールトトレラント・メモリ
・デバイス。（１３）前記制御手段が、ワード線ディスエーブル回路
によって制御されるワード線ドライバに結合された少な
くとも１本のワード線と、結合がアドレス線によって行
われる、前記少なくとも１つのワード線ドライバに結合
された少なくとも１つのワード線デコーダと、冗長ワー
ド線ドライバに結合された少なくとも１本の冗長ワード
線と、結合がアドレス線によって行われる、前記冗長ワ
ード線デコーダのうちの１つによって制御される前記少
なくとも１つの冗長ワード線ドライバに結合された少な
くとも１つの冗長ワード線デコーダと、前記冗長ワード
線ドライバをイネーブルにし、前記ワード線ディスエー
ブル回路をイネーブルにし、さらに前記ワード線のうち
の対応する１本のワード線を抑止する、少なくとも１つ
の可変サイズ冗長制御回路とをさらに含む、上記（１）
に記載のフォールトトレラント・メモリ・デバイス。（１４）前記冗長ワード線ドライバがそれぞれ複数の冗
長ワード線を制御し、前記ワード線ドライバがそれぞれ
複数の前記ワード線を制御する、上記（１３）に記載の
フォールトトレラント・メモリ・デバイス。（１５）前記ワード線・ディスエーブル回路が前記少な
くとも１つの可変サイズ冗長制御回路によって制御され
る、上記（１３）に記載のフォールトトレラント・メモ
リ・デバイス。（１６）前記少なくとも１つの可変サイズ冗長制御回路
がＡＮＤゲートである、上記（１３）に記載のフォール
トトレラント・メモリ・デバイス。（１７）各々が複数の要素を有する複数の主メモリ・ア
レイと、前記主メモリ・アレイのそれぞれに結合され、
各々が複数の冗長要素を有する複数の可変サイズ冗長ユ
ニットと、各前記主メモリ・アレイ内の障害要素を置換
する制御手段とを含み、前記可変サイズ冗長ユニットの
うちの少なくとも１つの可変サイズ冗長ユニット内の前
記冗長要素が前記主メモリ・アレイのそれぞれに結合さ
れている、フォールトトレラント・メモリ・デバイス。（１８）フォールトトレラント・メモリ・デバイスであ
って、各々が複数の要素を有する複数の主メモリ・アレ
イと、前記複数の主メモリ・アレイに結合された少なく
とも１つの可変サイズ冗長アレイとを含み、前記少なく
とも１つの冗長アレイが、各々が複数の冗長要素を有す
る複数の独立して制御される可変サイズ冗長ユニット
と、前記主メモリ・アレイ内の障害要素を前記可変サイ
ズ冗長ユニットのうちの少なくとも１つと置き換える制
御手段とを含み、前記可変サイズ冗長ユニットが前記障
害要素の数に従って前記障害のある主メモリ要素を置き
換える、フォールトトレラント・メモリ・デバイス。（１９）前記可変サイズ冗長ユニットが可変サイズ冗長
制御回路によって制御される、上記（１８）に記載のフ
ォールトトレラント・メモリ・デバイス。（２０）前記可変サイズ冗長ユニット内の前記要素がア
ドレッシング・デコード手段によってさらに制御され
る、上記（１８）に記載のフォールトトレラント・メモ
リ・デバイス。（２１）前記可変サイズ冗長ユニットが前記主メモリ・
アレイのうちの少なくとも１つの主メモリ・アレイに組
み込まれている、上記（２０）に記載のフォールトトレ
ラント・メモリ・デバイス。（２２）前記可変サイズ冗長ユニットが前記冗長アレイ
のうちの少なくとも１つに組み込まれている、上記（２
１）に記載のフォールトトレラント・メモリ。（２３）各々が複数の要素を有する複数の主メモリ・ア
レイと、各々が複数の冗長要素を有し、前記主メモリ・
アレイに結合された独立して制御される複数の可変サイ
ズ冗長ユニットと、前記主メモリ・アレイに結合された
ブロック冗長アレイと、前記主メモリ・アレイ内と前記
ブロック冗長アレイ内の障害要素を前記可変サイズ冗長
ユニットのうちの少なくとも１つと置き換える制御手段
とを含み、前記可変サイズ冗長ユニットのうちの前記少
なくとも１つの可変サイズ冗長ユニット内の前記冗長要
素が、前記主メモリ・アレイ内と前記ブロック冗長アレ
イ内の対応する数の前記障害要素を置き換える、フォー
ルトトレラント・メモリ・デバイス。（２４）前記ブロック冗長アレイが前記主アレイのうち
の１つを置き換える、上記（２３）に記載のフォールト
トレラント・メモリ・デバイス。（２５）修復手段が前記ブロック冗長アレイ内の障害を
修復し、前記修復された冗長アレイがその後で前記主ア
レイのうちの１つを置き換える、上記（２３）に記載の
フォールトトレラント・メモリ・デバイス。（２６）前記修復手段が冗長アレイをさらに含む、上記
（２５）に記載のフォールトトレラント・メモリ・デバ
イス。（２７）前記修復手段が可変サイズ冗長ユニットをさら
に含む、上記（２６）に記載のフォールトトレラント・
メモリ・デバイス。（２８）前記修復手段がブロック内冗長ユニットをさら
に含む、上記（２６）に記載のフォールトトレラント・
メモリ・デバイス。（２９）前記修復手段がフレキシブル冗長ユニットをさ
らに含む、上記（２５）に記載のフォールトトレラント
・メモリ・デバイス。（３０）修復手段が前記ブロック冗長アレイ内の障害を
修復し、前記修復されたブロック冗長アレイが前記主ア
レイのうちの１つを同時に置き換える、上記（２５）に
記載のフォールトトレラント・メモリ・デバイス。（３１）各々が複数のワード線を有する複数の主メモリ
・アレイと、前記主メモリ・アレイに結合され、各々が
複数の冗長ワード線を有する、複数の独立して制御され
る可変サイズ冗長ユニットと、前記主メモリ・アレイに
結合されたブロック冗長アレイと、少なくとも１つの可
変サイズ冗長ユニット内の前記冗長要素が前記主メモリ
内と前記ブロック冗長アレイ内の対応する数の障害要素
と置き換わるように、前記主メモリ・アレイ内と前記ブ
ロック冗長アレイ内の前記障害要素を前記可変サイズ冗
長ユニットのうちの少なくとも１つと置き換える制御手
段と、前記冗長ワード線のうちの少なくとも１本を選択
し、前記ワード線のうちの対応する１本をディスエーブ
ルにするデコード手段とを含む、フォールトトレラント
・メモリ・デバイス。（３２）前記デコード手段が、各デコーダが複数の入力
を有し、前記入力が異なるデコード構成を提供する、前
記冗長ワード線を制御する冗長ワード線デコーダをさら
に含む、上記（３１）に記載のフォールトトレラント・
メモリ・デバイス。（３３）各前記冗長ワード線デコーダが冗長ワード線ド
ライバを制御し、前記ドライバが前記冗長ワード線のう
ちの１本に接続されている、上記（３２）に記載のフォ
ールトトレラント・メモリ・デバイス。（３４）前記冗長ワード線デコーダの入力の数が、前記
可変サイズ冗長ユニット内の障害要素を置き換える前記
冗長要素の数と対応する、上記（３３）に記載のフォー
ルトトレラント・メモリ・デバイス。（３５）前記冗長ワード線デコーダがアドレッシング・
デコード手段によって制御され、前記アドレッシング・
デコード手段が前記冗長ワード線に結合された冗長一致
検出手段とは独立してアクティブにされる、上記（３
２）に記載のフォールトトレラント・メモリ・デバイ
ス。（３６）各々が複数の要素を有する複数の主メモリ・ア
レイと、前記主メモリ・アレイに結合され、各々が複数
の冗長要素を有する、複数の独立して制御される可変サ
イズ冗長ユニットと、障害のある前記可変サイズ冗長ユ
ニットを、前記障害可変サイズ冗長ユニット内の要素の
数よりも少ない前記冗長要素を有する少なくとも１つの
他の前記可変サイズ冗長ユニットと置き換える制御手段
とを含み、前記制御手段が、前記主メモリ・アレイ内の
障害要素を前記可変サイズ冗長ユニットのうちの少なく
とも１つの可変サイズ冗長ユニットに置き換え、前記可
変サイズ冗長ユニットのうちの前記少なくとも１つの可
変サイズ冗長ユニット内の前記冗長要素が前記主メモリ
・アレイ内の対応する数の前記障害要素と置き換える、
フォールトトレラント・メモリ・デバイス。（３７）各々が複数の要素を有する、複数の主メモリ・
アレイと、前記主メモリ・アレイに結合され、各々が複
数の冗長要素を有する、複数の独立して制御される可変
サイズ冗長ユニットと、ディスエーブル生成手段とワー
ド線駆動手段とを駆動する少なくとも２つの冗長一致検
出手段と、少なくとも２つの冗長ワード線駆動手段とを
含み、そのうちの少なくとも１つが優先デコード手段に
よって制御される、デコード手段とを含む、フォールト
トレラント・メモリ・デバイス。（３８）前記少なくとも２つの冗長一致検出手段が同時
に冗長モードを検出し、前記冗長ワード線のうちの対応
する１本が前記優先デコード手段によってディスエーブ
ルにされる、上記（３７）に記載のフォールトトレラン
ト・メモリ・デバイス。

【図面の簡単な説明】

【図１】従来のＦＳＲＲブロック内置換方式を備えたメ
モリと、メモリの様々な部分にある障害行を、対応する
各部分にある障害ＲＥを置き換えるＲＥを使用して修復
する様子を示す略図である。

【図２】メモリの一端に集まっているＲＥのアレイを使
用してメモリ内の任意の場所にある障害行を選択的に置
き換える従来のＦＳＲＲフレキシブル冗長置換方式を備
えるメモリを示す略図である。

【図３】複数のＲＥによって形成された正常なブロック
によってメモリ内のそれと同等のサイズのブロックを置
き換える従来のブロックＦＳＲＲ方式を備えるメモリを
示す略図である。

【図４】本発明による、メモリ内にある障害のタイプと
サイズに応じて、ＲＵを動的に割り振るＶＳＲＲ（可変
サイズ冗長置換）アーキテクチャを示す略図である。

【図５】典型的なＤＲＡＭでＶＳＲＲ構成を使用する様
子を示す２５６ＭｂＤＲＡＭの概要略図である。

【図６】本発明によるＶＳＲＲ構成に適用される制御回
路を示す図である。

【図７】図６に示すＶＳＲＲ構成に適用されるタイミン
グ図である。

【図８】本発明による冗長ユニット制御デコーダを示す
略ブロック図である。

【図９】図８のブロック図に適用されるタイミング図で
ある。

【図１０】メモリ内の障害要素を置き換えるために、図
６および図８の制御回路によって制御される典型的なヒ
ューズ・ラッチ構成ＦＬＡＴとマスタ・ヒューズ・ラッ
チ構成ＭＦＬＡＴを示す図である。

【図１１】図１０のブロック図に適用されるタイミング
図である。

【図１２】ライン冗長アレイ内のＲＥが主メモリ・アレ
イと冗長ブロック・アレイの両方における障害を修復す
る、図３のブロックＦＳＲＲアーキテクチャに適用可能
な実施例を示す略図である。

【図１３】図１２のラインおよびブロック冗長構成に使
用する優先デコーダを示す略図である。

【図１４】図１３に示すブロック図に適用されるタイミ
ング図である。

【図１５】図１３に示すブロック図に適用されるタイミ
ング図である。

【符号の説明】

１５１６Ｍｂユニット１９主アレイ２０ＮＭＯＳデバイス２２冗長ブロック２４冗長回路２５キャパシタ２８センス増幅器４７ヒューズ・ラッチ６０ＣＭＯＳラッチ回路６５ＣＭＯＳラッチ回路６８ＣＭＯＳラッチ回路７０ＣＭＯＳ伝送ゲート７５ＣＭＯＳ伝送ゲート８３ヒューズ１１４主アレイ１３０可変冗長アレイ１５０冗長ブロック

フロントページの続き (56)参考文献特開平６−195994（ＪＰ，Ａ) 特公昭62−55239（ＪＰ，Ｂ２) ＧＯＲＯＫＩＴＳＵＫＡＷＡＥＴＡＬ：”256−ＭＢＤＲＡＭＣＩＲＣＵＩＴＴＥＣＨＮＯＬＯＧＩＥＳＦＯＲＦＩＬＥＡＰＰＬＩＣＡＴＩＯＮＳ”ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ｖｏｌ．28，ｎｏ．11，１Ｎｏｖｅｍｂｅｒ 1993，ｐａｇｅｓ 1105−1111 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00

Claims

(57)【特許請求の範囲】

【請求項１】各々が複数の要素を有する複数の主メモリ
・アレイと、各々が複数の冗長要素を有し、前記主メモリ・アレイに
結合された独立して制御される複数の可変サイズ冗長ユ
ニットと、複数の冗長要素を有し、前記主メモリ・アレイに結合さ
れたブロック冗長アレイと、前記主メモリ・アレイ内の障害要素および前記ブロック
冗長アレイ内の障害冗長要素をそれぞれ前記可変サイズ
冗長ユニットのうちの少なくとも１つで置き換えるため
の制御手段とを含み、前記制御手段は、前記障害要素および前記障害冗長要素
をそれぞれ表わす信号に応答してこれらの両要素を少な
くとも１つの前記可変サイズ冗長ユニット内の前記障害
数に対応する数の冗長要素で置き換え、その際又はその
後に、障害冗長要素の置き換えにより修復された前記ブ
ロック冗長アレイによって未置換の障害主メモリ・アレ
イを置き換えるように制御することを特徴とするフォー
ルトトレラント・メモリ・デバイス。
【請求項２】前記制御手段が修復手段を含み、該修復手
段が冗長アレイをさらに含む請求項１に記載のフォール
トトレラント・メモリ・デバイス。
【請求項３】前記修復手段が可変サイズ冗長ユニットを
さらに含む請求項２に記載のフォールトトレラント・メ
モリ・デバイス。
【請求項４】前記修復手段がブロック内冗長ユニットを
さらに含む請求項２に記載のフォールトトレラント・メ
モリ・デバイス。
【請求項５】前記修復手段がフレキシブル冗長ユニット
をさらに含む請求項１に記載のフォールトトレラント・
メモリ・デバイス。
【請求項６】各々が複数のワード線を有する複数の主メ
モリ・アレイと、前記主メモリ・アレイに結合され、各々が複数の冗長ワ
ード線を有する複数の独立して制御される可変サイズ冗
長ユニットと、複数の冗長ワード線を有し、前記主メモリ・アレイに結
合されたブロック冗長アレイと、前記主メモリ・アレイ内の障害ワード線および前記ブロ
ック冗長アレイ内の障害冗長ワード線をそれぞれ前記可
変サイズ冗長ユニットのうちの少なくとも１つで置き換
えるための制御手段であって、前記障害ワード線および前記障害冗長ワード線をそれぞ
れ表わす信号に応答してこれらの両ワード線を少なくと
も１つの前記可変サイズ冗長ユニット内の前記障害数に
対応する数の冗長ワード線で置き換え、その際又はその
後に、障害冗長ワード線の置き換えにより修復された前
記ブロック冗長アレイによって未置換の障害主メモリ・
アレイを置き換えるように制御するための、デコード手
段を含む、制御手段と、を含むことを特徴とするフォールトトレラント・メモリ
・デバイス。
【請求項７】前記デコード手段は、各々が複数の入力を
有し、前記入力が異なるデコード構成を提供する、前記
冗長ワード線を制御する複数の冗長ワード線デコーダを
含み前記冗長ワード線のうちの少なくとも１本を選択
し、前記ワード線のうちの対応する１本をディスエーブ
ルにする請求項６に記載のフォールトトレラント・メモ
リ・デバイス。
【請求項８】前記冗長ワード線デコーダの各々が冗長ワ
ード線ドライバを制御し、該ドライバが前記冗長ワード
線のうちの１本に接続されている請求項７に記載のフォ
ールトトレラント・メモリ・デバイス。
【請求項９】前記冗長ワード線デコーダの入力の数が、
前記可変サイズ冗長ユニット内の冗長要素の数と対応す
る請求項８に記載のフォールトトレラント・メモリ・デ
バイス。
【請求項１０】前記冗長ワード線デコーダがアドレッシ
ング・デコード手段によって制御され、前記アドレッシ
ング・デコード手段が前記冗長ワード線に結合された冗
長一致検出手段とは独立してアクティブにされる請求項
７に記載のフォールトトレラント・メモリ・デバイス。
【請求項１１】各々が複数の要素を有する複数の主メモ
リ・アレイと、前記主メモリ・アレイに結合され、各々が複数の冗長要
素を有する複数の独立して制御される可変サイズ冗長ユ
ニットと、前記主メモリ・アレイ内の複数の障害要素を少なくとも
１つの前記可変サイズ冗長ユニット内の前記障害数に対
応する数の冗長要素で置き換えるための制御手段であっ
て、前記複数の可変サイズ冗長ユニットのうちで障害冗
長要素を含む障害可変サイズ冗長ユニット内の前記障害
冗長要素を、冗長要素の数が該障害可変サイズ冗長ユニ
ットよりも少ない少なくとも１つの他の前記可変サイズ
冗長ユニット内の冗長要素で、置き換えて前記障害可変
サイズ冗長ユニットを修復するための制御手段と、を含むフォールトトレラント・メモリ・デバイス。