JP3850986B2 - メモリ装置用可変ドメイン冗長置換構成 - Google Patents

Description

本出願は、本出願と同時に出願され、本出願人に譲渡された「Method of Making a Memory Device Fault Tolerant Using a Variable Domain Redundancy Replacement configuration」という名称の米国特許出願Ｓ／Ｎ ０８／ 号（代理人整理番号ＨＱ９−９７−０１０）に関連する。
【０００１】
【発明の属する技術分野】
本発明は一般に、メモリ装置用の冗長置換アーキテクチャに関し、詳細にはメモリ装置に適用可能な可変ドメイン冗長置換構成に関する。
【０００２】
【従来の技術】
ＣＭＯＳ技法が進歩し、それによってコンピュータ市場が広範囲な消費者に対して急激に開かれるようになった。現在、マルチメディア・アプリケーションは少なくとも８ＭＢのメモリ、好ましくは１６ＭＢのメモリを必要とする。それによってコンピュータ内のメモリ・システムの相対的コストが高くなる。近い将来、３２ＭＢや６４ＭＢのコンピュータが一般的になると思われる。これは、２５６ＭｂのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）やそれを超えるＤＲＡＭの潜在需要があることを意味する。まだ開発段階ではあるが、ギガビット級のＤＲＡＭの開発が進んでおり、メモリ装置の設計と製造の複雑さが増しても製品の信頼性を保証できる新技術の導入が必要になっている。大型のアレイ・サイズとそれに伴うリソグラフィ上の難点に鑑みて、チップ歩留まりを高めることがこれまで以上に重要である。プロセス技術者は絶えず、マスク欠陥を減らし、最終的には完全になくすか最小限にしようと試みている。チップ内に不可避的に残る障害は、一般に、特別な回路設計、具体的には冗長置換を使用して解消される。
【０００３】
本発明は、ドメインという概念に基づく新規な構成である。本発明に記載のドメインは、厳格で明確な境界によってくくられていない。複数のメモリ・アレイを含む大きなドメインや、１つのメモリ・アレイのいくつかの部分しか含まない小さなドメインがある。大きさに関係なく、各ドメインはそのドメイン内で検出された障害を置換するいくつかの冗長回路を備える。ドメイン間での重なり合いを可能にすることによって、その２つのドメインによって処理されるアレイ内に障害があれば、重なり合うドメインの共通領域内に配置された冗長回路のいずれかを使用して所与のメモリ・アレイ内の障害を修復することが可能になる。障害の数がそのアレイを処理する１つまたは複数のドメイン内の使用可能な冗長回路の数を超える場合は、この方式は通用せず、メモリは修復不能である。しかし、本発明によると、第１のドメイン内のすべての冗長回路が使用し尽くされた場合、第１のドメインと重なり合うもう一つのドメイン内の未使用の冗長回路が、第１のドメイン内に未処理のまま残された残りの障害を修復する手段として使用される。
【０００４】
ドメインは、任意のサイズに合わせて作ることができ、任意の構成に構成することができる。ドメインは、互いに重なり合うことも並び合うこともできる。重なり合ったドメインの利点は、そのようなアーキテクチャによって、両方のドメインに共通する領域内にある障害をその２つのドメインのいずれか一方に配置された冗長要素を使用して処理することができることである。この利点が特に重要な理由は、１つのドメイン内で使用可能な修復手段を所与の時点で完全に使い尽くすことができ、第２の重なり合うドメインの可用性を有利に利用して第１のドメインを支援し、処理されずに残された修復ジョブを完了することができるためである。
【０００５】
１つのアレイ内にいくつかのドメインを含めることができ、あるいは１つのドメイン内にいくつかのアレイを含めることができる。このようにして、設計者は所与のドメイン構成とサイズの選定をより有利に利用して設計の修復可能度を最適化することができる。
【０００６】
従来の冗長構成は一般に、各行および列の冗長性をもたせるために冗長要素を使用して固定サイズのドメイン内の欠陥要素を置換する固定ドメイン冗長置換（ＦＤＲＲ）アーキテクチャを採用している。
【０００７】
ＦＤＲＲアーキテクチャ内では長年にわたり様々な構成が成功裡に実施されてきた。低密度ＤＲＡＭに一般的に使用されている典型的なＦＤＲＲ構成を図１に示す。図１には、固定サイズ・ドメイン内の障害要素を置き換えるために使用され、メモリを構成する各サブアレイに付加される複数の冗長ユニットが図示されている。各冗長ユニット（ＲＵ）は複数の冗長要素（ＲＥ）を含み（たとえば１つのＲＵについて２つのＲＥが図示されている）、対応するサブアレイ内にある障害（Ｘと符号が付してある）を修復するために使用される。この方式はブロック内置換と呼ばれ、高密度メモリでサブアレイの数が増えるにつれて、後述する冗長領域オーバヘッドが増大する。これは、各サブアレイが置換のための固定ドメインを含み、異なるサブアレイ内のドメインが互いに排他的であるためである。この方式は、各サブアレイ内に少なくとも１つ、好ましくは２つのＲＵを必要とする。したがって、柔軟性がないためにＲＵの効率はかなり悪く、障害が所与のサブアレイに集中して発生した場合、チップ歩留まりが大幅に低下する。上述の方式については、Ｔ．キリハタ等の「A 14ns 4MB DRAM with 300mW Active Power」（IEEE Journal of Solid State Circuits, Vol.27, pp.1222-1228、1992年9月）と題する論文に記載されている。
【０００８】
柔軟冗長置換構成と呼ばれる他のＦＤＲＲ冗長置換構成を図２に示す。図２には、メモリ内の任意の場所にある障害要素を選択的に置換するＲＵの大きな固定ドメインとして、単一の冗長アレイを有するメモリが図示されている。この構成では、ＲＵ内のＲＥはメモリ内のどのサブアレイにある障害（Ｘと符号が付してある）でも修復することができる。この構成が前述のブロック間置換より優っている利点は、特定の数のＲＵを有する１つのセクション、すなわち冗長アレイを有利に使用して、メモリを形成する任意の数のサブアレイを処理することができることである。その結果、メモリを形成するすべてのサブアレイを適切に処理するためにかなりの量の追加の制御回路が必要ではあるが、前述の方式と比較して面積（基板面積とも呼ぶ）が大幅に節約される。
【０００９】
上述の構成に関する詳細および様々な兼ね合いについては、Ｔ．キリハタ等の「A Fault-Tolerant Design for 256Mb DRAMs」（Digest of Technical Papers of the 1995 Symposium on VLSI Circuits、pp.107-108）と題する論文、Ｔ．キリハタ等の「A 30ns 256Mb DRAM with Multi-divided Array Structure」（IEEE Journal of Solid State Circuits、Vol.28, pp.1092-1098, Nov.1993）と題する論文、およびＨ．Ｌ．カルター（Kalter）等の「A 50ns 16Mb DRAM with a 10ns Data Rate and On-Chip ECC」（IEEE Journal of Solid State Circuit, Vol.25, pp.1118-1128、1990年10月）と題する論文に記載されている。
【００１０】
要約すると、固定ドメイン冗長置換（ＦＤＲＲ）構成は、複数の固定サイズのドメインから成り、各ドメインを個別に使用してそのドメイン内に含まれる障害を置換することができる。この概念をチップに拡大すると、各ドメインが固定サイズの互いに相互排他的ないくつかのドメインがあり、それによってチップ内のすべての障害を修復する。
【００１１】
ＦＤＲＲアーキテクチャは、小さなドメインにより、最小限の回路で障害を修復することが可能なブロック内置換に使用することができる。しかし、このような構成は、障害の集合を修復するには非効率的である。第２のＦＤＲＲ構成、すなわち柔軟冗長置換アーキテクチャは、そのようなアーキテクチャに典型的な大きなドメインによって、集中発生障害をうまく修復することができる。しかし、回路オーバーヘッドが大幅に増大し、重大な欠点となる。
【００１２】
柔軟冗長構成は、限られた数の障害を修復するにはきわめて効率的であり、それらの障害がビット線（単一ビットまたは複数ビット）やワード線（単一ワードまたは複数ワード）など（これらはすべて「ハード障害」の範疇に入る）に影響を与える場合には特にそうである。しかし、柔軟冗長置換には他の明確な欠点がある。それは、ＤＲＡＭセルを形成するキャパシタに記憶されたビットが、弱いセルで時間が経過すると消え、それによって障害が生じる、「保持障害」と呼ばれる第２の種類の障害を克服するのに、相当数のＲＵ（およびそれに対応する制御回路）を必要とすることである。保持障害の数はハード障害の数をはるかに上回るため、これは特に問題となる。
【００１３】
メモリ内のハード障害に戻ると、このタイプの障害は集中発生する傾向がある。したがって、ブロック内置換手法は柔軟性が乏しいために通常は対処することができない。ハード障害は一般にはあまり数は多くなく、理想的に大きなドメイン内のより少ないＲＵで修復することができる。柔軟冗長置換は、より少ないＲＵを持つ単一の大きなドメインによって処理することができるハード障害を修復する優れた手法である。たとえば、ドメインに４つの集中発生障害がある場合、そのドメイン内でそれらを置換するのに４個のＲＵが必要である。ブロック内置換手法を使用してそれぞれの小さなドメイン内に４個のＲＵを設計するのは、必要なオーバーヘッドが増え過ぎることになる。このオーバヘッドが受容可能であるとしても、たとえば５個の集中発生障害がある場合、欠陥の置換ができない可能性がある。結論として、柔軟冗長手法を使用してドメイン・サイズを大きくすることが、ハード障害の修復にはきわめて重要である。
【００１４】
一方、保持障害は、メモリ全体にランダムに発生し、その数は一般に多いが、チップ全体にわたってランダムに発生するという明確な利点がある。ランダムな障害の場合、障害は多くの小さなサブアレイに統計的に分布しているため、ブロック内置換の欠点は少ない。ブロック内置換は、柔軟冗長置換に必要な冗長回路よりも少ない冗長回路で障害を修復することができる。ランダムに発生する保持障害を検出する目的で各サブアレイに１つのＲＵを設計した場合、サブアレイ内に少なくとも１つの保持障害があるとすれば、そのような構成は保持障害の検出にとって理想的であろう。一方、保持障害は、障害の数が多く、メモリ装置内の使用可能な修復回路で対処しきれないことが多いため、柔軟冗長置換手法で修復するのは困難である。柔軟冗長手法は使用可能な冗長回路で多数の障害を修復するのにより大きなオーバーヘッドを要するため、柔軟冗長置換手法によって数の多すぎる障害を修復するのは不利である。
【００１５】
上記に鑑みて、理想的な冗長構成の重要な目的は、ハード障害と保持障害を、メモリ全体にランダムに分散しているか集中しているかを問わず、複雑な冗長領域オーバーヘッドによって生じる厄介な負担をかけずに修復することである。一般に、このオーバーヘッドは、冗長要素オーバーヘッドと冗長制御回路オーバーヘッドとに分けられ、メモリの良好な修復可能性を達成し、最適パフォーマンスを維持するには両方とも最小限にする必要がある。
【００１６】
前記のいくつかの範疇を含む関連冗長置換構成については、以下の参考資料に記載されている。
【００１７】
米国特許第５４９１６６４号明細書には、柔軟冗長メモリ・ブロック要素の分割アレイ・アーキテクチャ方式での実装について記載されている。この構成は、読取りバスに結合されたメモリおよび冗長メモリ・ブロックの両方を有し、１つのメモリ・サブアレイ内の冗長メモリを第２のサブアレイによって共用することができるようになっている。
【００１８】
米国特許第５４７５６４８号明細書では、冗長構成を有するメモリについて記載されている。適切なアドレス信号が障害セルのアドレスと一致する場合、冗長構成が備える予備のセルが起動されて障害セルを置き換える。
【００１９】
米国特許第５４６１５８７号明細書では、行冗長回路を他の２つの予備行デコーダと共に使用し、ヒューズ・ボックスの賢明な使用により、行冗長制御回路が発生させる信号によって障害行を予備行に置き換えることができるようにする。
【００２０】
米国特許第５４５９６９０号明細書では、障害のあるメモリ・セルを処理する通常のワード線が存在する場合、障害メモリ・セルを冗長セルに置き換えることができるようにする冗長構成を備えたメモリについて記載されている。
【００２１】
米国特許第５４３０６７９号明細書では、冗長性を目的としてデコーダをプログラムするヒューズ・ダウンロード・システムが記載されている。ヒューズ・セットは冗長デコーダに動的に割り当てることができ、それによってメモリ内の障害行／列の多次元割り当てを可能にする。
【００２２】
米国特許第５２９５１０１号明細書では、障害サブアレイを適切な冗長要素に置き換える２レベル冗長構成について記載されている。
【００２３】
従来の技術および上記の説明は、主としてＤＲＡＭに関するものであったが、当業者なら、上記の構成またはアーキテクチャあるいはその両方は、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＡＭ、ＣＡＭなどの他のタイプのメモリにも等しく適用可能であることが十分にわかるであろう。
【００２４】
【発明が解決しようとする課題】
したがって、本発明の目的は、任意のサイズのメモリに適用可能なフォールト・トレラント設計を実現することである。
【００２５】
本発明の他の目的は、ドメインの一部が互いに重なり合っており、可変ドメイン冗長置換構成（ＶＤＲＲ）を使用して、少なくとも２つの可変ドメインによって障害要素を選択的に置き換えることである。
【００２６】
本発明の他の目的は、ドメインの一部が互いに重なり合っており、冗長ユニットを使用し、少なくとも２つの可変ドメインで障害を修復することである。
【００２７】
本発明の他の目的は、最も効果的で効率の高い修復ドメインを選択することによってハード障害と保持障害の任意の組合せを含む任意のサイズのメモリを動的に修復し、メモリ装置内の障害をなくすことによってチップの歩留まりを向上させることである。
【００２８】
本発明の他の目的は、一方のタイプの障害を他方のタイプの障害を犠牲にして修復することなく、メモリ内のハード障害と保持障害を同時になくすことである。
【００２９】
本発明の他の目的は、可変ドメイン冗長置換（ＶＤＲＲ）構成を使用して、従来の相互に排他的な固定ドメイン冗長置換（ＦＤＲＲ）構成を置き換えることである。
【００３０】
本発明の他の目的は、ＶＤＲＲ構成を使用して、ＲＵとそれに付随する回路要件を最小限にすることである。
【００３１】
本発明の他の目的は、メモリ内のハード障害と保持障害の修復が追加の電力消費なしに、メモリ速度を低下させることなく達成されるように保証することである。
【００３２】
【課題を解決するための手段】
本発明の主要な特徴は、一部が互いに重なり合った少なくとも２つの可変ドメインのうちからより効率的で効果的な置換ドメインを使用できるようにする、本明細書で可変ドメイン冗長置換（ＶＤＲＲ）として記載する新規で改良された冗長構成である。本発明人等は、修復のために相互に排他的な固定ドメインを使用する従来の固定ドメイン冗長置換（ＦＤＲＲ）構成の欠点がＶＤＲＲによって解消されると考える。
【００３３】
本発明の一実施形態によると、フォールト・トレラント・メモリ装置が、複数の一次メモリ・アレイと、各ドメインの少なくとも一部が他のドメインと共通していて重なり合ったドメイン領域を形成し、ドメインのうちの少なくとも１つのドメインが一次メモリ・アレイのうちの少なくとも２つの一次メモリ・アレイの一部と重なり合う複数のドメインと、各ドメインに結合され、各ドメイン内に含まれる障害を置き換える冗長手段と、ドメインのうちの１つのドメイン内の障害のうち少なくとも１つの障害が冗長手段によって置き換えられるようにする制御手段とを含み、少なくとも他の１つの障害が重なり合ったドメイン領域内に位置する場合に１つのドメインの少なくとも他の１つの障害が、ドメインのうちの他のドメインに結合された冗長手段によって置き換えられる。
【００３４】
本発明の他の実施形態によると、フォールト・トレラント・メモリ装置が、複数の一次メモリ・アレイと、ドメインのうちの第１のドメインがドメインのうちの第２のドメインの一部と重なり合った複数のドメインと、各ドメインに結合され、各ドメイン内に含まれる障害を置き換える冗長手段と、ドメインのうちの１つのドメイン内の障害のうちの少なくとも１つの障害が冗長手段によって置き換えられるようにする制御手段とを含み、少なくとも１つの他の障害が第１のドメインと第２のドメインとに共通である部分内に位置する場合に第１のドメインの少なくとも１つの他の障害がドメインのうちの第２のドメインに結合された冗長手段によって置き換えられる。
【００３５】
本発明の第３の実施形態によると、フォールト・トレラント・メモリ装置が、可変サイズ・ドメインのうちの１つの可変サイズ・ドメインの少なくとも一部が可変サイズ・ドメインのうちの他の可変サイズ・ドメインと共通していて重なり合ったドメイン領域を形成する複数の可変サイズ・ドメインと、各ドメインに結合され、各ドメイン内に含まれる障害を置き換える冗長手段と、ドメインのうちの１つのドメイン内の障害のうちの少なくとも１つの障害がドメインに結合された冗長手段によって置き換えられるようにする制御手段とを含み、少なくとも１つの他の障害が重なり合ったドメイン領域内に位置する場合、１つのドメインの少なくとも１つの他の障害がドメインのうちの他のドメインに結合された冗長手段によって置き換えられる。
【００３６】
本発明の第４の実施形態によると、フォールト・トレラント・メモリ装置が、複数の可変サイズの重なり合わないドメインと、各ドメインに結合され、各ドメイン内に含まれる障害を置き換える冗長手段と、ドメインのうちの１つのドメイン内の障害のうちの少なくとも１つの障害がドメインに結合された冗長手段によって置き換えられるようにする制御手段とを含む。
【００３７】
本発明の第５の実施形態によると、フォールト・トレラント・メモリ装置が、メモリ・アレイと、各ドメインの少なくとも一部が他のドメインと共通していて重なり合ったドメイン領域を形成し、ドメインのうちの少なくとも１つが一次アレイの少なくとも２つのアレイの一部と重なり合っているドメインと、各ドメインに結合され、各ドメイン内に含まれる障害を修復する修復手段と、ドメインのうちの１つのドメイン内の障害のうちの少なくとも１つの障害をドメインに結合された修復手段によって修復する修復手段とを含み、少なくとも１つの他の障害が重なり合ったドメイン領域内に位置する場合に前記１つのドメインの前記少なくとも１つの他の障害がドメインのうちの他のドメインに結合された修復手段によって修復される。
【００３８】
【発明の実施の形態】
可変ドメイン冗長置換（ＶＤＲＲ）は、冗長オーバーヘッドを低減すると同時に、優れた修復可能性を維持する統計的手法である。ｎ個の障害がｍ個のドメイン全体にランダムに分布している場合、所与のドメイン内のｘ個の障害を検出する確率Ｐは、以下のベルヌーイ分布によって求められる。
Ｐ＝_nＣ_x・（１／ｍ）^x・（ｍ−１／ｍ）^n-x （１）
【００３９】
図３ないし図４に、それぞれｍ＝１６およびｍ＝４の場合の、ｎおよびｘに対する所与のドメイン内の累積障害確率ΣＰを示す。
【００４０】
図５ないし図７に、それぞれ図５のドメインＡ（ｍ＝１６）、図６のドメインＢ（ｍ＝４）、および図７のドメインＣ（ｍ＝１）の物理構成を示す。１６個のドメイン内に６４個の障害がランダムに分布している場合、ドメインＡ（ｍ＝１６）におけるゼロ障害の確率は無視可能なほど低い（２％以下）。各（Ａ）ドメインには少なくとも１個の障害がある確率がある。より大きなドメイン、たとえば（Ｂ）（ｍ＝４）に８個未満の障害しかない確率も同様にきわめて低い（１％以下）。本発明人等は、６４個の障害のうち３２個の障害を、それぞれ１個および４個の冗長要素（ＲＥ）を有する可変ドメイン（Ａ）および（Ｂ）によって実質的に修復可能であると推測した。６４個の障害のうちの残り３２個の障害は、ドメイン（Ｃ）（ｍ＝１）内の完全柔軟冗長置換を使用して修復可能である。したがって、より大きなドメイン内に含まれたドメインを作成し、そのより大きなドメインをさらにより大きなドメインの一部として組み込み、より小さな各ドメインにはない必要な冗長ユニットまたは要素を設けることができる。ランダムに分布している障害を修復する利点に加えて、ＶＤＲＲ手法は、保持障害とハード障害を修復することができるので有利であり、固定ドメイン冗長置換（ＦＤＲＲ）よりも少ない冗長オーバーヘッドでそれらの結果を達成することができる。本明細書の従来の技術の項で前述したように、保持障害は通常サブアレイ全体にランダムに分布し、小さなドメイン（Ａ）で有効に修復することができる。一方、ハード障害は、所与のサブアレイに集中する傾向がある。しかし、ハード障害は数が多く、より大きなドメイン、たとえば（Ｃ）によって処理した方がよい。可変ドメイン（Ａ）、（Ｂ）、および（Ｃ）は重なり合う。この重なり合いにより、障害のタイプと大きさに応じて可能な最善の修復ドメインを選択することができる。
【００４１】
図５ないし図７に示す３つの可変ドメイン（Ａ）、（Ｂ）、および（Ｃ）は、ベルヌーイ式によって求められる、所与のドメイン内の障害を検出する累積障害確率を説明しやすいように、互いに分けて図示してある。しかし実際には、図８に示すようにこの３つのドメインはすべて互いに重ね合わされている。重ね合わさっていることにより、障害が２つのドメインに共通している場合、１つのドメイン内の冗長回路を使用して他のドメイン内の障害を修復することができる。
【００４２】
図９を参照すると、ＶＤＲＲ構成を備えた２５６Ｍｂ ＤＲＡＭアーキテクチャが図示されている。２５６Ｍｂ ＤＲＡＭチップ１０は、１６個の１６Ｍｂ一次アレイ１５を含む。各ユニット１５は、アレイ・ブロック１９と、２５６Ｋｂ冗長ブロック２２と、冗長制御回路ＲＵＣＮＴ２４とから成り、これらについて以下で説明する。１６Ｍｂ一次アレイ１９は８，１９２本（１６×５１２（１Ｍｂブロック当たり））のワード線（ＷＬ）を有し、１６個の１Ｍｂブロック（サブアレイ）を含み、各サブアレイは１Ｍセルを有する。図９の左側に、一次１６Ｍｂアレイ１９の両端間にわたる３つのドメインＡ、Ｂ、およびＣが図示されている。参照番号１８が付されている最小のドメイン（Ａ）は１Ｍｂサブアレイから成る。参照番号２１が付されているその次の大きさのドメイン（Ｂ）は４Ｍｂサブアレイから成り、その境界内に（Ａ）を完全に包含している様子が図示されている。最後に、参照番号２３が付されているドメイン（Ｃ）は、１６Ｍｂ一次アレイ１９全体にわたって延び、ドメイン（Ａ）１８と（Ｂ）２１の両方を含む。
【００４３】
図９の右側には、メモリ・アレイの一部を形成する２つのセルが図示されており、各セルはＮＭＯＳデバイス２０とキャパシタ２５とを含む。各ワード線ＷＬには２，０４８個のＮＭＯＳデバイス２０が結合されている。１Ｍｂブロックには５１２本のＷＬ（すなわち５１２ＷＬ×２，０４８セル）があるが、（１６個のうちから）特定の１Ｍｂブロックがアクティブにされるとき１つのＷＬだけが選択される。（注：１６Ｍｂアレイ内で８，１９２本のＷＬのうちの１本のＷＬだけがアクティブである。）キャパシタ２５に蓄えられた容量性電荷が対応するビット線ＢＬに送られる。ビット線ＢＬ上の電荷はセンス増幅器２８によって増幅される。増幅されたビット情報（すなわちデータ）は、対応する列アドレス（図示せず）によって選択され、データ出力回路（図示せず）に送られる。
【００４４】
各１Ｍｂブロック内に冗長ワード線（ＲＷＬ）を設計する代わりに、各１６Ｍｂ一次アレイ１９に１２８本のＲＷＬを含む２５６Ｋ冗長ブロックを使用する。冗長ブロック２２は６４個のＲＵを含む。例示として、各ＲＵは２本のＲＷＬを含んでいる。固定１Ｍｂドメインを使用するブロック内置換や単一の固定１６Ｍｂドメインを使用する柔軟冗長置換とは異なり、この６４個のＲＵは、（Ａ）１Ｍｂ１８、（Ｂ）４Ｍｂ２１、および（Ｃ）１６Ｍｂ２３の３つの可変ドメインに割り当てられる。１６個のＲＵ（ＲＵ０〜１５）のそれぞれには、１個の１ＭＢドメイン（Ａ）（ｍ＝１６）が関連づけられ、他の１６個のＲＵ（ＲＵ１６〜３１）が４Ｍｂドメイン（Ｂ）（ｍ＝４）で使用され、残りの３２個のＲＵ（ＲＵ３２〜６３）は１６Ｍｂ置換ドメイン（Ｃ）（ｍ＝１）全体に関連づけられている。３つのドメイン（Ａ）、（Ｂ）、および（Ｃ）は互いに重なり合うように設計されている。この重なり合いにより、障害のタイプに応じて最も有効かつ効率的なドメインを選択することができ、それによって、ハード障害および保持障害があった場合にユニットの修復可能度が向上する。
【００４５】
図１０に、各１Ｍｂドメインについて４個のＲＵがある場合（４／１Ｍ）、各４Ｍドメインについて１６個のＲＵがある場合（１６／４Ｍ）、１６Ｍドメインに６４個のＲＵがある場合（６４／１６Ｍ）の３つの場合と、（（Ａ）１／Ｍ＋（Ｂ）４／４Ｍ＋（Ｃ）３２／１６Ｍ）の組合せにＶＤＲＲを使用する場合について、ランダムに分布した障害の数ｎに対する１６Ｍｂ一次アレイ１９の歩留まりをシミュレートした図を示す。１６Ｍｂアレイ当たりのエレメント総数はすべての場合に同じであることに留意されたい。柔軟ドメイン冗長置換方式（１６Ｍｂドメイン内に６４個のＲＵ）によって達成可能な回復可能度と本質的に等しい程度の回復可能度を、ＶＤＲＲによって達成することができる。
【００４６】
以下に示す表１は、ブロック内置換４／１Ｍを基準にしたヒューズ数（冗長オーバーヘッドを測定するための重要なパラメータである）と、９５％の歩留まりを可能にするための修復可能障害数の比較を示す表である。４／１Ｍ、１６／４Ｍ、および６４／１６Ｍの冗長組合せは、それぞれ１Ｍ、４Ｍ、および１６Ｍについて独立して制御可能な４個、１６個、および６４個の冗長ユニットが存在することを前提としている。
【表１】

【００４７】
表１には、ドメイン・サイズに伴ってメモリ・アレイの修復可能度は向上するが、必要ヒューズ数が増える様子が示されている。
【００４８】
ＶＤＲＲ構成では、各ドメインに障害が存在する確率が高いため、小さなドメインに割り当てられているＲＵのうちのいくつかを有効に使用することができる。これらのＲＵのためのドメインがより小さいと、必要な合計ヒューズ数が少なくなる。したがって、ＶＤＲＲは、柔軟ドメイン冗長置換方式（６４／１６Ｍ）によって達成可能な程度と本質的に等しい修復可能度を可能にすると同時に、使用ヒューズ数が９６個少ない。
【００４９】
障害のうちのいくつかが集中している場合、ＶＤＲＲの利点はさらに大きくなる。これは、本発明によると、ドメイン（Ｃ）によって集中障害を有効に修復する事ができると同時に、ランダムに分布した障害をドメイン（Ａ）および（Ｂ）によってより有効に修復することができる。
【００５０】
図９の例に戻って参照すると、冗長ユニット制御回路ＲＵＣＮＴ２４をイネーブルにすると、一次１６Ｍｂアレイ１９内の８，１９２本のＷＬがすべてディスエーブルにされる。２５６Ｋｂ冗長ブロック２２内の１２８本のＲＷＬ（冗長ＷＬ）のうちの１本がアクティブにされる。ＮＭＯＳデバイス２０とキャパシタ２５とセンス増幅器２８とを含む冗長組合せ構成の動作は、デバイス３０とキャパシタ３５とセンス増幅器３８を含む組合せ構成にも適用される。次に、制御回路の詳細な動作について説明する。
【００５１】
１６個の１Ｍｂブロック内のワード線と、冗長ブロック２２内のＲＷＬは、それぞれの冗長ユニット制御回路（ＲＵＣＮＴ）２４によって制御される。これについて図１１を参照しながら詳述する。パフォーマンスを向上させるために、これらの回路は物理的に冗長ブロック２２の下（すなわちユニット１５の下端）に配置すれば最も有利である。
【００５２】
図１１に、可変ドメイン冗長制御回路の略ブロック図を示す。ユニット１５内に含まれる制御回路は、ワード線デコーダ（ＷＬＤＥＣ）と、冗長ワード線デコーダ（ＲＷＬＤＥＣ）と、ドメイン（Ａ）の場合はそれぞれ８個のアドレス・ヒューズと１個のマスタ・ヒューズを有するＲＵＣＮＴ０〜１５として示されている冗長ユニット制御回路（ＲＵＣＮＴ）、ドメイン（Ｂ）の場合はそれぞれ１０個のアドレス・ヒューズと１個のマスタ・ヒューズを有するＲＵＣＮＴ１６〜３１として示されている冗長ユニット制御回路、およびドメイン（Ｃ）の場合はそれぞれ１２個のアドレス・ヒューズと１個のマスタ・ヒューズを有するＲＵＮＣＮＴ３２〜６３として示されている冗長ユニット制御回路と、ワード線ドライバ（ＷＬＤＲＶ）と、冗長ワード線ドライバ（ＲＷＬＤＲＶ）と、ワード線ディスエーブル発生回路（ＷＬＤＩＳＧＥＮ）とを含み、これらはすべて図のように適切に相互接続されている。本発明のＶＤＲＲ構成の動作を例示するために、１６Ｍｂ一次アレイ１９（図９）において、（１６Ｍｂ一次アレイ１９内の８，１９２本のＷＬのうちの）１本のＷＬまたは（冗長ブロック２２内の６４本のうちの）１本のＲＷＬがアクティブであるものと仮定する。当業者なら、図１１に示す回路にわずかな変更を加えるだけで、１６Ｍｂユニット１５内で２本以上のＷＬがアクティブになれるようにすることができることが容易にわかるであろう。
【００５３】
１）待機モード、２）通常アクティブ・モード、および３）可変冗長アクティブ・モードの詳細な動作について、以下に説明する。
【００５４】
図１２に、図１１で示されているアドレスＡＤＤ、ノードＮ、ノードＮＲ、制御線ＷＬＯＮ、ＷＬディスエーブル信号ｂＷＤＩＳ、ＲＷＬＥ、ＷＬ、およびＲＷＬの、対応する同じ名前を有する線／ノード上の最も妥当な信号のタイミング図を示す。
【００５５】
１）ワード待機モード中（すなわちチップがイネーブルになっていないとき）、制御線信号ＷＬＯＮは低（すなわち０）のままであり、それによって、ＷＬＤＥＣ出力信号Ｎ、ＲＷＬＤＥＣ出力信号ＮＲ、およびＲＵＣＮＴ出力信号ＲＷＬＥの状態に関係なく（すなわち「ドントケア」条件）、ＷＬおよびＲＷＬはすべてディスエーブル（すべて０）になる。チップがイネーブルにされると（すなわちアクティブ・モード）、ＷＬまたはＲＷＬがアクティブになる（ただし両方ともではない）。ＷＬがイネーブルにされると（すなわち１）、チップはいわゆる通常アクティブ・モードになる。あるいは、ＲＷＬがアクティブにされたとき（それによってＷＬがディスエーブルにされる）、チップは可変冗長アクティブ・モードであると言う。
【００５６】
２）通常アクティブ・モード中は、すべての冗長ワード線イネーブル信号ＲＷＬＥは低のままであり、ワード線ディスエーブル発生回路ＷＬＤＩＳＧＥＮの出力信号（ｂＷＬＤＩＳ）を高（すなわち１）に維持する。以下に、ＲＷＬＥ信号を発生する回路２４の詳細な動作について説明する。１６Ｍｂ一次アレイ１９（図９および図１１）がイネーブルにされると、１３ビットのアドレス情報がＷＬＤＥＣに送られ、８，１９２個のノードのうちの１つのノードＮがイネーブルにされる。これによって、信号ＷＬＯＮが高に切り替わると８，１９２本のＷＬのうちの１本のＷＬをアクティブにすることが可能になる。
【００５７】
３）可変冗長アクティブモード中に、冗長ワード線のアクティブ化は、ａ）ＲＵＣＮＴとｂ）ＲＷＬＤＥＣとを介する２パス・デコードによって制御される。前述のように、２本のＲＷＬを含むＲＵがそれぞれのＲＵＣＮＴによって制御される。ＲＵに含まれる各ＲＥは代替パスｂ）、すなわちＲＷＬＤＥＣによって制御される。両方のデコード・パスは並列して機能し、ＲＵＣＮＴおよびＲＷＬＤＥＣの結果の最終デコードは、ＲＷＬＤＲＶで実施される。次に、可変冗長アクティブ・モード時の本発明の動作について詳述する。
【００５８】
可変冗長アクティブ・モードは典型的にはＲＵＣＮＴによって検出され、制御線ＷＬＯＮ上に信号が到着する前にＲＵＣＮＴがそれぞれのＲＷＬＥをアクティブにする（この検出フェーズを冗長一致検出フェーズと呼ぶ）。この検出によって、ＷＬＤＩＳＧＥＮの出力にある信号ｂＷＬＤＩＳが強制的に０に切り替わり、それによって、１６Ｍｂ一次アレイ内のワード線がアクティブにならないように阻止される。ＲＵＣＮＴ冗長一致検出フェーズ中に、少なくとも１つのＲＵ内のＲＥを選択する代替パスがＲＷＬＤＥＣでデコードされる。それと並行して、それぞれのＲＷＬＤＥＣがアドレス情報によってアクティブにされ、対応するＮＲが１に切り替えられる。
【００５９】
前述のように、各ドメイン内のＲＵとして、２本のＷＬを２本のＲＷＬに同時に置き換えるものと仮定する。１Ｍｂドメイン（Ａ）は５１２本のＷＬを含み、そのうち２本はＲＵＣＮＴ０〜１５によってサポートされる。したがって、各ＲＵＣＮＴ０〜１５は各１Ｍｂドメイン（Ａ）内の５１２本のＷＬのうちの２本のＷＬをデコードするのに８個のアドレス・ヒューズと１個のマスタ・ヒューズを必要とする。１６個の１Ｍｂドメイン（Ａ）のうちの対応する１つのドメインが選択されると、１６個のＲＵＣＮＴ０から１５のうちの１つのＲＵＣＮＴだけがアクティブにされる。１６Ｍｂユニット内の１６個のドメイン（Ａ）のうちの対応する１つのドメインは、アドレス９〜１２によって決まる。４Ｍｂドメイン（Ｂ）を制御する各ＲＵＣＮＴ１６〜３１は、各４Ｍｂドメイン（Ｂ）内の２０４８本のＷＬのうちの２本をデコードするのに１０個のアドレス・ヒューズと１個のマスタ・ヒューズを必要とする。対応するドメイン（Ｂ）が選択されると、同じ４Ｍｂドメイン（Ｂ）に割り当てられている１６個のＲＵＣＮＴ１６〜３１のうちの４個のＲＵＣＮＴが同時にアクティブにされる。１６Ｍｂユニット内の４個の４Ｍｂドメイン（Ｂ）のうちの対応する１つのドメインは、アドレス１１〜１２によって決まる。１６Ｍｂドメイン（Ｃ）を制御する各ＲＵＣＮＴ３２〜６３は、８０９６本のＷＬのうちの２本のＷＬをデコードするのに１２個のアドレス・ヒューズと１個のマスタ・ヒューズを必要とする。ドメイン（Ｃ）は１６Ｍｂユニット全体を処理するため、ＲＵＣＮＴ３２〜６３はどのアドレスも使用せずに常にアクティブにされる。アドレス・ヒューズの数とアドレス・デコード以外は、ＲＵＣＮＴ０〜６３は同じ回路である。
【００６０】
アドレスＡＤＤ０は対応するＲＵ内の２本のＲＷＬのうちの１本をデコードするために使用される。この１ｂデコードは、ドメイン（Ａ）、（Ｂ）、および（Ｃ）に関係なく、ＲＷＬＤＥＣ内でイネーブルにされる。このパスは、冗長モードであるか通常モードであるかを問わず、独立して制御される。ＲＷＬをアクティブにする最終決定は、ＲＷＬＤＲＶ内のＮＲとＲＷＬＥのデコード結果によって決まる。ＲＵＣＮＴがＲＵをアクティブにするパス１と、ＲＷＬＤＥＣが１つのＲＵについて２本のＲＷＬのうちの１本をデコードするパス２の、前述の２パス・デコードにより、ＷＬＯＮが高に切り替わったときにすでに前もってデコードされている適切なアドレス指定を使用して（速度上の不利を引き起こさずに）１本のＲＷＬをアクティブにすることが可能になる。
【００６１】
図１３および図１４に、単一のＲＵ制御回路ＲＵＣＮＴのブロック図とタイミング図をそれぞれ示す。この回路は、デコーダ（すなわちＡＮＤゲート）を駆動する複数のヒューズ・ラッチＦＬＡＴを備える。従来の固定ドメイン冗長置換（ＦＤＲＲ）制御回路とＶＤＲＲ制御回路ＲＵＣＮＴとの唯一の相違は、各ドメインに必要なアドレス・ヒューズの数だけである。そのほかに、各ＲＵＣＮＴに１つのマスタ・ヒューズＭＦＬＡＴも必要である。前述のように、ＲＵＣＮＴは、ドメインが選択されたときにだけアクティブになり、ドメインはドメイン構成に応じて対応するアドレスによってイネーブルにされる。
【００６２】
ＲＵＣＮＴをイネーブルにするためには、マスタ・ヒューズを切断する必要がある。マスタ・ヒューズが切れない限り、ＭＦＬＡＴ（図１４）の出力ＭＦは０のままである。したがって、アドレスに関係なくＡＮＤゲートの出力ＲＷＬＥは０のままである。マスタ・ヒューズが切れ（ＭＦが１に設定される）、ＲＵＣＮＴが対応するアドレス・ビットによってアクティブにされると、ＲＷＬＥがＦＬＡＴの出力すなわちＦＡＤＤの組合せによって制御される。対応するアドレス入力ＡＤＤがプログラムされているヒューズ情報と一致しない場合、ＦＡＤＤは０に切り替わる。あるいは、対応するＡＤＤがプログラムされているヒューズ情報と一致する場合、ＦＡＤＤは１に切り替わる。すべてのヒューズ・プログラム・アドレスがＡＤＤ入力値と一致し、ＭＦが切断された場合にのみ、ＲＷＬＥが強制的に１に切り替えられる。
【００６３】
次に図１５を参照すると、ヒューズ・ラッチＦＬＡＴの略図が図示されている。ＦＬＡＴはアドレス−ヒューズ比較器として図示されている。図１６の図に示すように、ＦＰＵＰおよびＦＰＵＮによるチップの電源投入フェーズ中に、６０、６５、および６８によって形成されたＣＭＯＳラッチがデバイス８０および８２によって設定される。電源投入時にヒューズ８３が切断されない場合、ノードＮ０、Ｎ１、およびＮ２がそれぞれ０、１、および０に設定される。あるいは、ヒューズ８３が切断された場合、ノードＮ０、Ｎ１、およびＮ２はそれぞれ１、０、および１に設定される。ノードＮ０、Ｎ１、およびＮ２のこの特定の状態は、ＣＭＯＳラッチ回路６０、６５、および６８にラッチされる。ノードＮ１およびＮ２の状態に応じて、ＣＭＯＳ伝送ゲート７０と７５のどちらかが開く。ＡＤＤおよび（回路６９によって反転された）ＡＤＤバーが、それぞれＣＭＯＳ伝送ゲート７０および７５に結合される。ヒューズが切断されない限り（すなわち０）、ＦＬＡＴ４７の出力ＦＡＤＤはＡＤＤバーに従う。ヒューズが切断された場合、ＦＡＤＤはＡＤＤに従う。ＡＤＤとヒューズの両方が０または１の場合、ＦＡＤＤは１に切り替わり、その結果、アドレスとヒューズの一致が検出される。ただし、ＡＤＤバーは次のものを表す。
【数１】

【００６４】
回路ＦＬＡＴ（図１５）内には回路ＭＦＬＡＴ（またはマスタＦＬＡＴ）が含まれており、これを該当するタイミング曲線（図１６）と共に示す。ＦＰＵＰおよびＦＰＵＮによるチップの電源投入フェーズ中に、６０、６５、および６８によって形成されたＣＭＯＳラッチが図に示すように設定される。電源投入中にヒューズ８３が切断されない場合、Ｎ０、Ｎ１、およびＮ２（ＭＦとも呼ぶ）がそれぞれ０、１、０に切り替わる。ＭＦが０の場合、ＲＵＣＮＴ（図１３）内のＡＮＤゲートがディスエーブルにされる。それに対して、ヒューズ８３が切断された場合は、電源投入時にＮ０、Ｎ１、およびＮ２（ＭＦとも呼ぶ）がそれぞれ１、０、１に切り替わり、ＭＦが１の間、それによってＲＵＣＮＴ（図１３）内のＡＮＤゲートがイネーブルにされる。
【００６５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００６６】
（１）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
一次メモリ・アレイと、
ドメインのうちの少なくとも１つのドメインが前記一次アレイのうちの少なくとも２つの一次アレイの一部と重なり合う、重なり合ったドメイン領域を形成するように他のドメインと共通する部分を有するドメインと、
前記各ドメインに結合され、前記各ドメイン内に含まれる障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が、前記１つのドメインに結合された前記冗長手段に置き換えられるようにする制御手段とを含み、
前記重なり合ったドメイン領域内に少なくとも１つの他の障害が位置する場合、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記冗長手段によって置き換えられるメモリ装置。
（２）前記メモリ装置が、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＡＭ、およびＣＡＭから成るグループから選択される、上記（１）に記載のフォールト・トレラント・メモリ装置。
（３）前記冗長手段が冗長制御回路によって制御される、上記（１）に記載のフォールト・トレラント・メモリ装置。
（４）前記冗長制御回路が、
比較器に結合されたマスタ・ヒューズを含むマスタ・ヒューズ・ラッチと、
各ヒューズ・ラッチが複数のヒューズと比較器とを有し、アドレス線によって制御され、冗長ワード線ドライバとワード線ディスエーブル回路とをイネーブルにする信号を発生するゲート手段にそれぞれ結合された複数のヒューズ・ラッチとをさらに含む、上記（３）に記載のフォールト・トレラント・メモリ装置。
（５）前記制御手段が、
ワード線ディスエーブル回路によって制御されるワード線ドライバに結合された少なくとも１つのワード線と、
前記少なくとも１つのワード線ドライバに結合され、結合がアドレス線によって行われる、少なくとも１つのワード線デコーダと、
冗長ワード線ドライバに結合された少なくとも１つの冗長ワード線と、
前記冗長ワード線デコーダのうちの１つの冗長ワード線デコーダによって制御される少なくとも１つの冗長ワード線ドライバに結合され、前記結合がアドレス線によって行われる少なくとも１つの冗長ワード線デコーダと、
前記冗長ワード線ドライバをイネーブルにし、前記ワード線ディスエーブル回路をイネーブルにし、前記ワード線ディスエーブル回路がさらに前記ワード線のうちの対応する１つのワード線を抑止する、少なくとも１つの可変ドメイン冗長制御回路とをさらに含む、上記（１）に記載のフォールト・トレラント・メモリ装置。
（６）前記冗長ワード線ドライバが複数の冗長ワード線をそれぞれ制御し、前記ワード線ドライバが複数の前記ワード線をそれぞれ制御する、上記（５）に記載のフォールト・トレラント・メモリ装置。
（７）前記ワード線ディスエーブル回路が前記少なくとも１つの冗長制御回路によって制御される、上記（５）に記載のフォールト・トレラント・メモリ装置。
（８）前記少なくとも１つの冗長制御回路がＡＮＤゲートである、上記（５）に記載のフォールト・トレラント・メモリ装置。
（９）各一次メモリ・アレイが複数のメモリ要素を有する一次メモリ・アレイと、
可変ドメイン冗長ユニットのうちの少なくとも１つの可変ドメイン冗長ユニットが各前記一次メモリ・アレイに結合され、各可変ドメイン冗長ユニットが複数の冗長要素を有する可変ドメイン冗長ユニットと、
制御手段が各前記一次メモリ・アレイ内の障害要素が前記冗長ユニットに置き換えられるようにする制御手段とを含む、フォールト・トレラント・メモリ装置。
（１０）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
一次メモリ・アレイと、
各前記アレイ内に含まれる前記ドメインのうちの少なくとも２つのドメインを有するドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれた障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が、前記ドメインに結合された前記冗長手段に置き換えられるようにする制御手段とを含むメモリ装置。
（１１）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
複数のドメインと、
一次メモリ・アレイのうちの少なくと１つの一次メモリ・アレイ全体にわたって延びる前記ドメインのうちの少なくとも１つのドメインを有し、各前記ドメインの少なくとも一部が他のドメインと共通していて重なり合ったドメイン領域を形成する、一次メモリ・アレイと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記冗長手段に置き換えられるようにする制御手段とを含み、
少なくとも１つの他の障害が前記重なり合ったドメイン領域内に位置する場合、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記冗長手段によって置き換えられる、フォールト・トレラント・メモリ装置。
（１２）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
一次メモリ・アレイと、
前記ドメインのうちの第１のドメインが前記ドメインのうちの第２のドメインの一部と重なり合うドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記冗長手段に置き換えられるようにする制御手段とを含み、
少なくとも１つの他の障害が前記第１のドメインと前記第２のドメインとに共通する部分内に位置する場合、前記第１のドメインの前記少なくとも１つの他の障害が前記ドメインのうちの前記第２のドメインに結合された前記冗長手段によって置き換えられる、メモリ装置。
（１３）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
重なり合ったドメイン領域を形成するように可変サイズ・ドメインのうちの他の可変サイズ・ドメインと共通する可変サイズ・ドメインのうちの１つの可変サイズ・ドメインの一部を有する可変サイズ・ドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記冗長手段で置き換えられるようにする制御手段とを含み、
少なくとも１つの他の障害が前記重なりあったドメイン領域内に位置する場合、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記冗長手段によって置き換えられる、メモリ装置。
（１４）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
可変サイズの重なり合わないドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記冗長手段によって置き換えられるようにする制御手段とを含むメモリ装置。
（１５）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
一次メモリ・アレイと、
各ドメインの少なくとも一部が他のドメインと共通していて重なり合ったドメイン領域を形成し、前記ドメインの少なくとも１つのドメインが前記一次アレイのうちの少なくとも２つの一次アレイの一部と重なり合う、前記一次メモリ・アレイ内に含まれるドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つのドメインが前記ドメインに結合された前記冗長手段に置き換えられるようにする制御手段とを含み、
少なくとも１つの他の障害が前記重なり合うドメイン領域内に位置する場合に、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記冗長手段によって置き換えられる、メモリ装置。
（１６）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
複数のドメインと、
一次メモリ・アレイのうちの少なくとも２つのメモリ・アレイの一部の全体にわたって延びる前記ドメインのうちの第１のドメインと、前記一次アレイのうちの１つの一次アレイ内に完全に含まれる前記ドメインのうちの少なくとも第２のドメインとを有し、前記第１および第２のドメインの少なくとも一部が互いに共通していて重なり合うドメイン領域を形成している、一次メモリ・アレイと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記冗長手段に置き換えられるようにする制御手段とを含み、
少なくとも１つの他の障害が前記重なり合うドメイン領域内に位置する場合に、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記冗長手段によって置き換えられる、メモリ装置。
（１７）可変ドメイン置換構成を備えるフォールト・トレラント・メモリ装置であって、
一次メモリ・アレイと、
ドメインのうちの他のドメイン内に完全に含まれて重なり合うドメイン領域を形成する前記ドメインのうちの少なくとも１つのドメインを有する可変サイズ・ドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を置き換える冗長手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記冗長手段に置き換えられるようにする制御手段とを含み、
前記重なり合うドメインの少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記冗長手段によって置き換えられる、メモリ装置。
（１８）可変ドメイン修復構成を備えるメモリ装置であって、
一次メモリ・アレイと、
他のドメインと共通していて重なり合うドメイン領域を形成する各前記ドメインの少なくとも一部を有し、前記ドメインのうちの少なくとも１つのドメインが前記一次アレイのうちの少なくとも２つの一次アレイの一部と重なり合うドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害を前記ドメインに結合された前記修復手段によって修復する修復手段とを含み、
少なくとも１つの他の障害が前記重なり合うドメイン領域に位置する場合に、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの少なくとも１つに結合された前記修復手段によって置き換えられるメモリ装置。
（１９）可変ドメイン修復構成を備えるメモリ装置であって、
一次メモリ・アレイと、
少なくとも２つのドメインが各前記アレイ内に含まれる、複数のドメインと、各前記ドメインに結合され、各前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記修復手段によって修復されるようにする制御手段とを含むメモリ装置。
（２０）可変ドメイン修復構成を備えるメモリ装置であって、
複数のドメインと、
一次メモリ・アレイのうちの少なくとも１つの一次メモリ・アレイ全体にわたって延びる前記ドメインのうちの１つのドメインと、他のドメインと共通していて重なり合うドメイン領域を形成する各前記ドメインの少なくとも一部とを有する一次メモリ・アレイと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記修復手段によって修復されるようにする制御手段とを含み、
少なくとも１つの他の障害が前記重なり合うドメイン領域内に位置する場合に、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記修復手段によって修復されるメモリ装置。
（２１）可変ドメイン修復構成を備えるメモリ装置であって、
一次メモリ・アレイと、
ドメインのうちの第１のドメインが前記ドメインのうちの第２のドメインの一部と重なり合う、複数のドメインと、
各前記ドメインに結合され、前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの少なくとも１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記修復手段によって修復されるようにする制御手段と、
少なくとも１つの他の障害が前記ドメインのうちの前記第１のドメインと前記第２のドメインとに共通する部分内に位置する場合、前記第１のドメインの前記少なくとも１つの他の障害が前記ドメインのうちの前記第２のドメインに結合された前記修復手段によって修復されるメモリ装置。
（２２）可変ドメイン修復構成を備えるメモリ装置であって、
可変サイズ・ドメインのうちの他のドメインに共通していて重なり合うドメイン領域を形成する前記可変ドメインのうちの１つの可変ドメインの少なくとも一部を有する可変サイズ・ドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記修復手段によって修復されるようにする制御手段とを含み、
少なくとも１つの他の障害が前記重なり合うドメイン領域内に位置する場合に、前記１つのドメインの前記少なくとも１つの他の障害が、前記ドメインのうちの他のドメインに結合された前記修復手段によって修復されるメモリ装置。
（２３）可変ドメイン修復構成を備えるメモリ装置であって、
可変サイズの重なり合わないドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記修復手段によって修復されるようにする制御手段とを含むメモリ装置。
（２４）可変ドメイン修復構成を備えるメモリ装置であって、
一次メモリ・アレイと、
他のドメインと共通していて重なり合うドメイン領域を形成する各ドメインの少なくとも一部を有し、前記ドメインのうちの少なくとも１つが前記一次アレイのうちの少なくとも２つの一次アレイの一部と重なり合う、前記一次メモリ・アレイのうちの１つの一次メモリ・アレイ内に含まれるドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記修復手段によって修復されるようにする制御手段とを含み、
少なくとも１つの他の障害が前記重なり合うドメイン領域内に位置する場合に、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記修復手段によって修復されるメモリ装置。
（２５）可変ドメイン修復構成を備えるメモリ装置であって、
複数のドメインと、
一次メモリ・アレイのうちの少なくとも２つのメモリ・アレイの一部の全体にわたって延びる前記ドメインのうちの第１のドメインと、前記一次アレイのうちの１つの一次アレイ内に完全に含まれる前記ドメインのうちの少なくとも第２のドメインとを有し、前記第１および第２のドメインの少なくとも一部が互いに共通していて重なり合うドメイン領域を形成している、一次メモリ・アレイと
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記冗長手段に修復されるようにする制御手段とを含み、
少なくとも１つの他の障害が前記重なり合うドメイン領域内に位置する場合に、前記１つのドメインの前記少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記修復手段によって修復されるメモリ装置。
（２６）可変ドメイン修復構成を備えるメモリ装置であって、
一次メモリ・アレイと、
ドメインのうちの他のドメイン内に完全に含まれて重なり合うドメイン領域を形成する前記ドメインのうちの少なくとも１つのドメインを有する可変サイズ・ドメインと、
各前記ドメインに結合され、各前記ドメイン内に含まれる障害を修復する修復手段と、
前記ドメインのうちの１つのドメイン内の前記障害のうちの少なくとも１つの障害が前記ドメインに結合された前記冗長手段に修復されるようにする制御手段とを含み、
前記重なり合うドメインの少なくとも１つの他の障害が前記ドメインのうちの他のドメインに結合された前記修復手段によって修復されるメモリ装置。
【図面の簡単な説明】
【図１】従来技術のＦＤＲＲブロック内置換方式を備えるメモリの略図であり、メモリの様々なセクション内の障害行を、それぞれの対応するセクション内の障害行を置き換えるＲＥによって修復する様子を示す図である。
【図２】メモリの一端に集中させたＲＥのアレイを使用してメモリ内の任意の場所の障害行を選択的に置き換える、従来技術のＦＤＲＲ柔軟冗長置換方式を備えるメモリの略図である。
【図３】合計障害数ｎおよびドメイン数ｍに対して、ドメイン内の少なくともｘ個の障害を検出する累積障害確率ΣＰを示す図である。
【図４】合計障害数ｎおよびドメイン数ｍに対して、ドメイン内の少なくともｘ個の障害を検出する累積障害確率ΣＰを示す図である。
【図５】本発明の好ましい実施形態による、ドメインＡによって処理されるメモリ・アレイを示す略図である。
【図６】本発明の好ましい実施形態による、ドメインＢによって処理されるメモリ・アレイを示す略図である。
【図７】本発明の好ましい実施形態による、ドメインＣによって処理されるメモリ・アレイを示す略図である。
【図８】本発明の好ましい実施形態による、図５、図６、および図７に示す３つのドメインＡ、Ｂ、Ｃを互いに重ね合わせた略図である。
【図９】ＶＤＲＲ構成を２５６Ｍｂ ＤＲＡＭに適用する様子を示す略図である。
【図１０】１Ｍｂドメイン内の４個のＲＵのブロック内置換を使用するＦＤＲＲのシミュレートした信頼性を示し、その次に、４Ｍｂドメイン内の１６個のＲＵのＦＤＲＲブロック内置換の信頼性と、６４Ｍｂドメイン内の６４個のＲＵの柔軟置換を使用したＦＤＲＲと、（Ａ）１Ｍｂドメイン内の１個のＲＵ、（Ｂ）４Ｍｂドメイン内の４個のＲＵ、および（Ｃ）１６Ｍｂドメイン内の３２個のＲＵの可変ドメインを使用するＶＤＲＲの信頼性とを示す図である。
【図１１】本発明による、ＶＤＲＲ構成に適応する制御回路を示す図である。
【図１２】図１１に示すＶＤＲＲ構成に適応するタイミング図である。
【図１３】本発明による冗長ユニット制御回路を示す略ブロック図である。
【図１４】図１３のブロック図に適応するタイミング図である。
【図１５】メモリ内の障害要素を置換する、図１１および図１３に示す回路によって制御される、アドレス・ヒューズ・ラッチ構成ＦＬＡＴとマスタ・ヒューズ・ラッチ構成ＭＦＬＡＴを示す図である。
【図１６】図１５に示す配置構成に適応するタイミング図である。
【符号の説明】
１０ ＤＲＡＭ
１５ 一次アレイ
１９ アレイ・ブロック
２２ 冗長ブロック
２４ 冗長制御回路
２５ キャパシタ
２８ センス増幅器

Claims (2)

1. 複数のサブアレイから構成された１次メモリ・アレイ内で発生する障害を修復するフォールト・トレラント・メモリ装置であって、
   前記サブアレイの１つで発生する障害を修復する第１の可変ドメインと、少なくとも２つの前記サブアレイで発生する障害を修復する第２の可変ドメインと、前記１次メモリ・アレイ全体で発生する障害を修復する第３のドメインとが規定された１次メモリ・アレイと、
   前記第１の可変ドメインの障害を置換する第１の冗長手段と、前記第２の可変ドメインの障害を置換する第２の冗長手段と、前記第３のドメインの障害を置換する第３の冗長手段と、
   前記サブアレイ内の前記障害のうちの保持障害を、前記第１のドメインに関連づけられた前記第１の冗長手段で置換する第１の冗長制御回路と、
   前記保持障害またはハード障害を、前記第２のドメインに関連づけられた前記第２の冗長手段で置換する第２の冗長制御回路と、
   前記ハード障害を前記第３のドメインに関連づけられた前記第３の冗長手段によって置換する第３の冗長制御回路と
   を備える、フォールト・トレラント・メモリ装置。
2. 前記フォールト・トレラント・メモリ装置は、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＲＡＭ、またはＣＡＭである、請求項１に記載のフォールト・トレラント・メモリ装置。

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