JPH1028041A - 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム - Google Patents
高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システムInfo
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Abstract
(57)【要約】
【課題】 本発明は、高周波数のクロック入力に対応で
きる入力バッファ回路を提供することを目的とする。 【解決手段】 入力バッファ回路は、第１の入力信号の
立ち上がりエッジを検出して出力信号に第１の変化をも
たらす第１のアンプと、第１の入力信号の立ち下がりエ
ッジを検出して出力信号に第２の変化をもたらす第２の
アンプと、出力信号を第１のアンプと第２のアンプにフ
ィードバックするフィードバック経路を含む。フィード
バック信号によって、第１の変化のタイミングが第１の
アンプのみに依存するように第２のアンプの動作を制御
し、第２の変化のタイミングが第２のアンプのみに依存
するように第１のアンプの動作を制御する
きる入力バッファ回路を提供することを目的とする。 【解決手段】 入力バッファ回路は、第１の入力信号の
立ち上がりエッジを検出して出力信号に第１の変化をも
たらす第１のアンプと、第１の入力信号の立ち下がりエ
ッジを検出して出力信号に第２の変化をもたらす第２の
アンプと、出力信号を第１のアンプと第２のアンプにフ
ィードバックするフィードバック経路を含む。フィード
バック信号によって、第１の変化のタイミングが第１の
アンプのみに依存するように第２のアンプの動作を制御
し、第２の変化のタイミングが第２のアンプのみに依存
するように第１のアンプの動作を制御する
Description
【０００１】
【発明の属する技術分野】本発明は一般に、半導体装置
の入力回路に関し、詳しくは高速な信号周波数で動作す
る半導体装置の入力回路に関する。
の入力回路に関し、詳しくは高速な信号周波数で動作す
る半導体装置の入力回路に関する。
【０００２】
【従来の技術】図２２に、一般に半導体装置に於て用い
られる従来の入力バッファの一例を示す。この入力バッ
ファは、カレントミラーアンプを用いるものであり、Ｐ
型ＦＥＴ（電界効果トランジスタ）１及び２とＮ型ＦＥ
Ｔ３乃至５を含むカレントミラーアンプと、Ｎ型ＦＥＴ
３のドレイン側のポイントＡに接続されたインバータ６
乃至８を含む。ここでインバータ６乃至８は、出力端子
Ｏｕｔに対する駆動バッファとして働く。電源端子ＰＯ
ＷＥＲ−ｏｎに印加する電圧によって、カレントミラー
アンプの動作がオン・オフされる。
られる従来の入力バッファの一例を示す。この入力バッ
ファは、カレントミラーアンプを用いるものであり、Ｐ
型ＦＥＴ（電界効果トランジスタ）１及び２とＮ型ＦＥ
Ｔ３乃至５を含むカレントミラーアンプと、Ｎ型ＦＥＴ
３のドレイン側のポイントＡに接続されたインバータ６
乃至８を含む。ここでインバータ６乃至８は、出力端子
Ｏｕｔに対する駆動バッファとして働く。電源端子ＰＯ
ＷＥＲ−ｏｎに印加する電圧によって、カレントミラー
アンプの動作がオン・オフされる。
【０００３】入力端子ＣＬＫ−ｉｎに入力されたクロッ
ク信号ＣＬＫは、参照電圧端子Ｖｒｅｆに印加される参
照基準電圧Ｖｒｅｆと比較され、クロック信号が参照基
準電圧Ｖｒｅｆより大きいときに、ポイントＡの電位は
ＬＯＷとなる。従ってこの場合、インバータ６乃至８に
よって反転されたＨＩＧＨ信号が、出力端子Ｏｕｔに現
われる。クロック信号が参照基準電圧Ｖｒｅｆより小さ
いときには、ポイントＡの電位はＨＩＧＨとなり、イン
バータ６乃至８によって反転されたＬＯＷ信号が出力端
子Ｏｕｔに現われる。この図２２の入力バッファの動作
に於けるクロック信号ＣＬＫ、ポイントＡに於ける電
位、及び参照基準電圧Ｖｒｅｆの関係を図２３に示す。
ク信号ＣＬＫは、参照電圧端子Ｖｒｅｆに印加される参
照基準電圧Ｖｒｅｆと比較され、クロック信号が参照基
準電圧Ｖｒｅｆより大きいときに、ポイントＡの電位は
ＬＯＷとなる。従ってこの場合、インバータ６乃至８に
よって反転されたＨＩＧＨ信号が、出力端子Ｏｕｔに現
われる。クロック信号が参照基準電圧Ｖｒｅｆより小さ
いときには、ポイントＡの電位はＨＩＧＨとなり、イン
バータ６乃至８によって反転されたＬＯＷ信号が出力端
子Ｏｕｔに現われる。この図２２の入力バッファの動作
に於けるクロック信号ＣＬＫ、ポイントＡに於ける電
位、及び参照基準電圧Ｖｒｅｆの関係を図２３に示す。
【０００４】
【発明が解決しようとする課題】しかしながら図２２の
ような入力バッファに於ては、クロック信号の周波数が
高くなった場合や電流マージンが小さくなった場合に、
正常に動作しなくなるという問題点がある。特に図２３
に示されるように、Ｎ型ＦＥＴ３のゲート電位（クロッ
ク信号ＣＬＫ）とドレイン電位（ポイントＡ電位）とが
逆位相で動作するため、クロック信号ＣＬＫの周波数が
高くなった場合には、ゲート及びドレイン間の寄生容量
によるポイントＡの信号劣化が顕著になる。この様子の
一例を図２４に示す。
ような入力バッファに於ては、クロック信号の周波数が
高くなった場合や電流マージンが小さくなった場合に、
正常に動作しなくなるという問題点がある。特に図２３
に示されるように、Ｎ型ＦＥＴ３のゲート電位（クロッ
ク信号ＣＬＫ）とドレイン電位（ポイントＡ電位）とが
逆位相で動作するため、クロック信号ＣＬＫの周波数が
高くなった場合には、ゲート及びドレイン間の寄生容量
によるポイントＡの信号劣化が顕著になる。この様子の
一例を図２４に示す。
【０００５】図２４に示される例においては、ポイント
Ａに現われる信号は電流マージンが小さくなっただけで
ある。しかしクロック信号ＣＬＫの周波数が更に高くな
った場合には、信号劣化は更に増大して、ポイントＡに
現われる信号は殆ど雑音と区別がつかなくなる。また図
２４のように電流マージンが小さくなっただけでも、ポ
イントＡの信号を入力とするインバータ６が正常に動作
しなくなるという問題がある。
Ａに現われる信号は電流マージンが小さくなっただけで
ある。しかしクロック信号ＣＬＫの周波数が更に高くな
った場合には、信号劣化は更に増大して、ポイントＡに
現われる信号は殆ど雑音と区別がつかなくなる。また図
２４のように電流マージンが小さくなっただけでも、ポ
イントＡの信号を入力とするインバータ６が正常に動作
しなくなるという問題がある。
【０００６】従って本発明は、高周波数のクロック入力
に対応できる入力バッファ回路を提供することを目的と
する。また高周波数のクロック入力に対応できる入力バ
ッファ回路を提供することによって、従来は不可能であ
った様々なシステム構成が可能となる。従って本発明の
更なる目的は、高周波数のクロック入力に対応したシス
テム構成を提供することを目的とする。
に対応できる入力バッファ回路を提供することを目的と
する。また高周波数のクロック入力に対応できる入力バ
ッファ回路を提供することによって、従来は不可能であ
った様々なシステム構成が可能となる。従って本発明の
更なる目的は、高周波数のクロック入力に対応したシス
テム構成を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明に於て
は、入力バッファ回路は、第１の入力信号の立ち上がり
エッジを検出して出力信号に第１の変化をもたらす第１
のアンプと、該第１の入力信号の立ち下がりエッジを検
出して該出力信号に第２の変化をもたらす第２のアンプ
と、該出力信号を該第１のアンプと該第２のアンプにフ
ィードバックするフィードバック経路を含み、該フィー
ドバック信号によって該第１の変化のタイミングが該第
１のアンプのみに依存するように該第２のアンプの動作
を制御し該第２の変化のタイミングが該第２のアンプの
みに依存するように該第１のアンプの動作を制御するよ
うに構成されていることを特徴とする。
は、入力バッファ回路は、第１の入力信号の立ち上がり
エッジを検出して出力信号に第１の変化をもたらす第１
のアンプと、該第１の入力信号の立ち下がりエッジを検
出して該出力信号に第２の変化をもたらす第２のアンプ
と、該出力信号を該第１のアンプと該第２のアンプにフ
ィードバックするフィードバック経路を含み、該フィー
ドバック信号によって該第１の変化のタイミングが該第
１のアンプのみに依存するように該第２のアンプの動作
を制御し該第２の変化のタイミングが該第２のアンプの
みに依存するように該第１のアンプの動作を制御するよ
うに構成されていることを特徴とする。
【０００８】請求項２の発明に於ては、請求項１記載の
入力バッファ回路に於て、前記第１のアンプは該第１の
アンプを駆動する第１の電流量を制御する第１の手段を
含み、前記第２のアンプは該第２のアンプを駆動する第
２の電流量を制御する第２の手段を含み、該第１の手段
及び該第２の手段は各々、前記フィードバック信号に基
づいて該第１の電流量及び該第２の電流量を制御するよ
うに構成されていることを特徴とする。
入力バッファ回路に於て、前記第１のアンプは該第１の
アンプを駆動する第１の電流量を制御する第１の手段を
含み、前記第２のアンプは該第２のアンプを駆動する第
２の電流量を制御する第２の手段を含み、該第１の手段
及び該第２の手段は各々、前記フィードバック信号に基
づいて該第１の電流量及び該第２の電流量を制御するよ
うに構成されていることを特徴とする。
【０００９】請求項３の発明に於ては、請求項２記載の
入力バッファ回路に於て、前記出力信号の前記第１の変
化から前記第２の変化に至る間は前記第１の手段が前記
第１の電流量を減少させ、前記出力信号に於ける前記第
２の変化から前記第１の変化に至る間は前記第２の手段
が前記第２の電流量を減少させることを特徴とする。
入力バッファ回路に於て、前記出力信号の前記第１の変
化から前記第２の変化に至る間は前記第１の手段が前記
第１の電流量を減少させ、前記出力信号に於ける前記第
２の変化から前記第１の変化に至る間は前記第２の手段
が前記第２の電流量を減少させることを特徴とする。
【００１０】請求項４の発明に於ては、請求項３記載の
入力バッファ回路に於て、前記第１の手段及び前記第２
の手段が各々前記第１の電流量及び前記第２の電流量を
減少させる際に、少なくともゼロでない電流を流すこと
を特徴とする。請求項５の発明に於ては、請求項３記載
の入力バッファ回路に於て、前記第１のアンプはＮ型Ｆ
ＥＴを入力ゲートに用いた差動回路であり、前記第２の
アンプはＰ型ＦＥＴを入力ゲートに用いた差動回路であ
ることを特徴とする。
入力バッファ回路に於て、前記第１の手段及び前記第２
の手段が各々前記第１の電流量及び前記第２の電流量を
減少させる際に、少なくともゼロでない電流を流すこと
を特徴とする。請求項５の発明に於ては、請求項３記載
の入力バッファ回路に於て、前記第１のアンプはＮ型Ｆ
ＥＴを入力ゲートに用いた差動回路であり、前記第２の
アンプはＰ型ＦＥＴを入力ゲートに用いた差動回路であ
ることを特徴とする。
【００１１】請求項６の発明に於ては、請求項３記載の
入力バッファ回路に於て、前記第１のアンプはＮ型ＦＥ
Ｔを入力ゲートに用いたカレントミラーアンプであり、
前記第２のアンプはＰ型ＦＥＴを入力ゲートに用いたカ
レントミラーランプであることを特徴とする。
入力バッファ回路に於て、前記第１のアンプはＮ型ＦＥ
Ｔを入力ゲートに用いたカレントミラーアンプであり、
前記第２のアンプはＰ型ＦＥＴを入力ゲートに用いたカ
レントミラーランプであることを特徴とする。
【００１２】請求項７の発明に於ては、請求項３記載の
入力バッファ回路に於て、該出力信号をラッチするラッ
チ回路を更に含むことを特徴とする。請求項８の発明に
於ては、集積回路装置は、請求項１記載の入力バッファ
回路に加え、前記第１の入力信号の前記立ち上がりエッ
ジ及び前記立ち下がりエッジに各々対応する前記出力信
号の第１の変化及び第２の変化の両方に同期して動作す
る回路を更に含む。
入力バッファ回路に於て、該出力信号をラッチするラッ
チ回路を更に含むことを特徴とする。請求項８の発明に
於ては、集積回路装置は、請求項１記載の入力バッファ
回路に加え、前記第１の入力信号の前記立ち上がりエッ
ジ及び前記立ち下がりエッジに各々対応する前記出力信
号の第１の変化及び第２の変化の両方に同期して動作す
る回路を更に含む。
【００１３】請求項９の発明に於ては、請求項８記載の
集積回路装置に於て、前記回路は、第２の入力信号を受
信するためのラッチ型入力回路であることを特徴とす
る。請求項１０の発明に於ては、請求項９記載の集積回
路装置に於て、前記回路は、前記第１の変化に反応して
前記第２の入力信号をラッチする第１のラッチ回路と、
前記第２の変化に反応して該第２の入力信号をラッチす
る第２のラッチ回路とを含むことを特徴とする。
集積回路装置に於て、前記回路は、第２の入力信号を受
信するためのラッチ型入力回路であることを特徴とす
る。請求項１０の発明に於ては、請求項９記載の集積回
路装置に於て、前記回路は、前記第１の変化に反応して
前記第２の入力信号をラッチする第１のラッチ回路と、
前記第２の変化に反応して該第２の入力信号をラッチす
る第２のラッチ回路とを含むことを特徴とする。
【００１４】請求項１１の発明に於ては、半導体記憶装
置は、請求項１０記載の集積回路装置に加え、前記第２
の入力信号を格納するためのメモリコア回路を更に含む
ことを特徴とする。請求項１２の発明に於ては、集積回
路装置は、請求項３記載の入力バッファ回路に加え、制
御信号を受信する制御信号受信回路を更に含み、前記第
１の手段及び前記第２の手段のオン・オフを該制御信号
によって制御することによって、前記第１の入力信号の
入力開始のタイミングを該制御信号により制御すること
を特徴とする。
置は、請求項１０記載の集積回路装置に加え、前記第２
の入力信号を格納するためのメモリコア回路を更に含む
ことを特徴とする。請求項１２の発明に於ては、集積回
路装置は、請求項３記載の入力バッファ回路に加え、制
御信号を受信する制御信号受信回路を更に含み、前記第
１の手段及び前記第２の手段のオン・オフを該制御信号
によって制御することによって、前記第１の入力信号の
入力開始のタイミングを該制御信号により制御すること
を特徴とする。
【００１５】請求項１３の発明に於ては、請求項８記載
の集積回路装置に於て、制御信号を受信する制御信号受
信回路を更に含み、前記第１のアンプ及び前記第２のア
ンプの駆動・非駆動を該制御信号によって制御すること
によって、前記第１の入力信号の入力開始のタイミング
を該制御信号により制御することを特徴とする。
の集積回路装置に於て、制御信号を受信する制御信号受
信回路を更に含み、前記第１のアンプ及び前記第２のア
ンプの駆動・非駆動を該制御信号によって制御すること
によって、前記第１の入力信号の入力開始のタイミング
を該制御信号により制御することを特徴とする。
【００１６】請求項１４の発明に於ては、請求項１３記
載の集積回路装置に於て、前記入力開始後に検出された
前記第１の入力信号の最初のエッジが前記立ち上がりエ
ッジと前記立ち下がりエッジのいずれであるかを判定す
る手段と、判定結果に基づいて、該最初のエッジが該立
ち上がりエッジである場合には前記出力信号を前記回路
に供給し、該最初のエッジが該立ち下がりエッジである
場合には前記出力信号を反転させて前記回路に供給する
手段を更に含むことを特徴とする。
載の集積回路装置に於て、前記入力開始後に検出された
前記第１の入力信号の最初のエッジが前記立ち上がりエ
ッジと前記立ち下がりエッジのいずれであるかを判定す
る手段と、判定結果に基づいて、該最初のエッジが該立
ち上がりエッジである場合には前記出力信号を前記回路
に供給し、該最初のエッジが該立ち下がりエッジである
場合には前記出力信号を反転させて前記回路に供給する
手段を更に含むことを特徴とする。
【００１７】請求項１５の発明に於ては、集積回路装置
は、第１のクロック信号を受信する第１のクロック入力
回路と、受信された該第１のクロック信号に同期して第
１のデータ信号を受信する第１のデータ入力回路と、第
２のクロック信号を受信する第２のクロック入力回路
と、受信された該第２のクロック信号に同期して第２の
データ信号を受信する第２のデータ入力回路と、該第１
のデータ信号の受信開始タイミングに応じて、該第２の
データ信号の受信開始タイミングを制御する制御回路を
含むことを特徴とする。
は、第１のクロック信号を受信する第１のクロック入力
回路と、受信された該第１のクロック信号に同期して第
１のデータ信号を受信する第１のデータ入力回路と、第
２のクロック信号を受信する第２のクロック入力回路
と、受信された該第２のクロック信号に同期して第２の
データ信号を受信する第２のデータ入力回路と、該第１
のデータ信号の受信開始タイミングに応じて、該第２の
データ信号の受信開始タイミングを制御する制御回路を
含むことを特徴とする。
【００１８】請求項１６の発明に於ては、請求項１５記
載の集積回路装置に於て、前記制御回路は前記第１のデ
ータ信号の受信開始タイミングに基づいて電源制御信号
を生成する電源制御信号生成手段を含み、前記第２のク
ロック入力回路は該電源制御信号を受け取ったタイミン
グで駆動電流がオンされることを特徴とする。
載の集積回路装置に於て、前記制御回路は前記第１のデ
ータ信号の受信開始タイミングに基づいて電源制御信号
を生成する電源制御信号生成手段を含み、前記第２のク
ロック入力回路は該電源制御信号を受け取ったタイミン
グで駆動電流がオンされることを特徴とする。
【００１９】請求項１７の発明に於ては、請求項１６記
載の集積回路装置に於て、前記制御回路は前記第１のデ
ータ信号の受信開始タイミングに基づいて受信制御信号
を生成する受信制御信号生成手段を更に含み、前記第２
のデータ入力回路は該受信制御信号を受け取ったタイミ
ング及び前記第２のクロック信号に応じて前記第２のデ
ータ信号の受信を開始することを特徴とする。
載の集積回路装置に於て、前記制御回路は前記第１のデ
ータ信号の受信開始タイミングに基づいて受信制御信号
を生成する受信制御信号生成手段を更に含み、前記第２
のデータ入力回路は該受信制御信号を受け取ったタイミ
ング及び前記第２のクロック信号に応じて前記第２のデ
ータ信号の受信を開始することを特徴とする。
【００２０】請求項１８の発明に於ては、請求項１７記
載の集積回路装置に於て、前記受信制御信号生成手段
は、受信された前記第１のデータ信号の内容に応じたタ
イミングで前記受信制御信号を生成することを特徴とす
る。請求項１９の発明に於ては、請求項１７記載の集積
回路装置に於て、前記受信制御信号生成手段は、情報を
格納する格納手段と、該格納手段に格納された該情報に
応じて前記受信制御信号を生成するタイミングを調整す
る手段を含むことを特徴とする。
載の集積回路装置に於て、前記受信制御信号生成手段
は、受信された前記第１のデータ信号の内容に応じたタ
イミングで前記受信制御信号を生成することを特徴とす
る。請求項１９の発明に於ては、請求項１７記載の集積
回路装置に於て、前記受信制御信号生成手段は、情報を
格納する格納手段と、該格納手段に格納された該情報に
応じて前記受信制御信号を生成するタイミングを調整す
る手段を含むことを特徴とする。
【００２１】請求項２０の発明に於ては、請求項１７記
載の集積回路装置に於て、前記受信制御信号生成手段
は、前記第２のクロックのパルス長を１単位時間とし
て、前記第２のクロックが中間レベルからＮ単位時間の
第１のレベルを経て第２のレベルになる際に、前記受信
制御信号を１以上かつＮ＋１以下の長さとすることを特
徴とする。
載の集積回路装置に於て、前記受信制御信号生成手段
は、前記第２のクロックのパルス長を１単位時間とし
て、前記第２のクロックが中間レベルからＮ単位時間の
第１のレベルを経て第２のレベルになる際に、前記受信
制御信号を１以上かつＮ＋１以下の長さとすることを特
徴とする。
【００２２】請求項２１の発明に於ては、請求項２０記
載の集積回路装置に於て、前記第２のデータ信号の受信
開始タイミングは、前記受信制御信号と前記第２のクロ
ック信号の前記第２のレベルとが初めて重なるタイミン
グであることを特徴とする。請求項２２の発明に於て
は、請求項１７記載の集積回路装置に於て、前記第２の
データ入力回路が前記第２のデータ信号の受信開始タイ
ミングから連続して受信した複数のデータを個々に分け
て格納する所定個数のラッチと、該ラッチに格納された
データを少なくとも一つの第３のクロック信号に基づい
て取り出すデータ取り出し手段を含むことを特徴とす
る。
載の集積回路装置に於て、前記第２のデータ信号の受信
開始タイミングは、前記受信制御信号と前記第２のクロ
ック信号の前記第２のレベルとが初めて重なるタイミン
グであることを特徴とする。請求項２２の発明に於て
は、請求項１７記載の集積回路装置に於て、前記第２の
データ入力回路が前記第２のデータ信号の受信開始タイ
ミングから連続して受信した複数のデータを個々に分け
て格納する所定個数のラッチと、該ラッチに格納された
データを少なくとも一つの第３のクロック信号に基づい
て取り出すデータ取り出し手段を含むことを特徴とす
る。
【００２３】請求項２３の発明に於ては、請求項２２記
載の集積回路装置に於て、前記少なくとも一つの第３の
クロック信号を前記第１のクロック信号に基づいて生成
する手段を更に含むことを特徴とする。請求項２４の発
明に於ては、請求項２２又は２３記載の集積回路装置に
於て、内部データバスを更に含み、前記データ取り出し
手段は前記少なくとも一つの第３のクロック信号に基づ
いて前記データを該内部データバスにシリアルに出力す
ることを特徴とする。
載の集積回路装置に於て、前記少なくとも一つの第３の
クロック信号を前記第１のクロック信号に基づいて生成
する手段を更に含むことを特徴とする。請求項２４の発
明に於ては、請求項２２又は２３記載の集積回路装置に
於て、内部データバスを更に含み、前記データ取り出し
手段は前記少なくとも一つの第３のクロック信号に基づ
いて前記データを該内部データバスにシリアルに出力す
ることを特徴とする。
【００２４】請求項２５の発明に於ては、請求項１５記
載の集積回路装置に於て、第４のクロック信号を出力す
るクロック出力回路と、該第４のクロック信号に同期し
て第４のデータ信号を出力するデータ出力回路と、前記
第１のクロック信号とエッジタイミングが揃った該第４
のクロック信号を該第１のクロック信号に基づいて生成
するクロック生成手段を更に含むことを特徴とする。
載の集積回路装置に於て、第４のクロック信号を出力す
るクロック出力回路と、該第４のクロック信号に同期し
て第４のデータ信号を出力するデータ出力回路と、前記
第１のクロック信号とエッジタイミングが揃った該第４
のクロック信号を該第１のクロック信号に基づいて生成
するクロック生成手段を更に含むことを特徴とする。
【００２５】請求項２６の発明に於ては、請求項２５記
載の集積回路装置に於て、前記クロック生成手段は、内
部信号を生成する内部信号生成手段と、該内部信号と該
第１のクロック信号との位相差を比較する位相比較手段
と、該位相差がゼロになるように該内部信号生成手段を
制御する手段を含むことを特徴とする。
載の集積回路装置に於て、前記クロック生成手段は、内
部信号を生成する内部信号生成手段と、該内部信号と該
第１のクロック信号との位相差を比較する位相比較手段
と、該位相差がゼロになるように該内部信号生成手段を
制御する手段を含むことを特徴とする。
【００２６】請求項２７の発明に於ては、請求項２６記
載の集積回路装置に於て、前記クロック手段はＤＬＬ
（delay latched loop）回路であることを特徴とする。
請求項２８の発明に於ては、請求項２７記載の集積回路
装置に於て、前記クロック生成手段は、前記第４のデー
タ信号を出力する場合のみ該クロック生成手段を動作さ
せる動作制御手段を更に含むことを特徴とする。
載の集積回路装置に於て、前記クロック手段はＤＬＬ
（delay latched loop）回路であることを特徴とする。
請求項２８の発明に於ては、請求項２７記載の集積回路
装置に於て、前記クロック生成手段は、前記第４のデー
タ信号を出力する場合のみ該クロック生成手段を動作さ
せる動作制御手段を更に含むことを特徴とする。
【００２７】請求項２９の発明に於ては、半導体記憶装
置は、請求項２５記載の集積回路装置に加え、前記第１
のデータ信号に基づいて、前記第２のデータ信号が書き
込まれ、前記第４のデータ信号が読み出されるメモリコ
ア回路を有し、前記第１のクロック入力回路と、前記第
１のデータ入力回路と、前記第２のクロック入力回路
と、前記第２のデータ入力回路と、前記クロック出力回
路と、前記データ出力回路と、前記クロック生成手段
と、該メモリコア回路がチップ上に配置され、該クロッ
ク生成手段は該チップの略中央部に配置されることを特
徴とする。
置は、請求項２５記載の集積回路装置に加え、前記第１
のデータ信号に基づいて、前記第２のデータ信号が書き
込まれ、前記第４のデータ信号が読み出されるメモリコ
ア回路を有し、前記第１のクロック入力回路と、前記第
１のデータ入力回路と、前記第２のクロック入力回路
と、前記第２のデータ入力回路と、前記クロック出力回
路と、前記データ出力回路と、前記クロック生成手段
と、該メモリコア回路がチップ上に配置され、該クロッ
ク生成手段は該チップの略中央部に配置されることを特
徴とする。
【００２８】請求項３０の発明に於ては、請求項２９記
載の半導体記憶装置に於て、前記メモリコア回路は互い
に対称な第１のメモリコア回路と第２のメモリコア回路
とを含み、前記チップ上で該第１のメモリコア回路と該
第２のメモリコア回路との間に該クロック生成手段が配
置されることを特徴とする。
載の半導体記憶装置に於て、前記メモリコア回路は互い
に対称な第１のメモリコア回路と第２のメモリコア回路
とを含み、前記チップ上で該第１のメモリコア回路と該
第２のメモリコア回路との間に該クロック生成手段が配
置されることを特徴とする。
【００２９】請求項３１の発明に於ては、半導体記憶装
置は、請求項２５記載の集積回路装置に加え、前記第１
のデータ信号に基づいて、前記第２のデータ信号が書き
込まれ、前記第４のデータ信号が読み出される複数のメ
モリコア回路を有し、前記第１のクロック入力回路と、
前記第１のデータ入力回路と、前記第２のクロック入力
回路と、前記第２のデータ入力回路と、前記クロック出
力回路と、前記データ出力回路と、前記クロック生成手
段と、該複数のメモリコア回路がチップ上に配置され、
該クロック生成手段は該複数のメモリコア回路の間に配
置されることを特徴とする。
置は、請求項２５記載の集積回路装置に加え、前記第１
のデータ信号に基づいて、前記第２のデータ信号が書き
込まれ、前記第４のデータ信号が読み出される複数のメ
モリコア回路を有し、前記第１のクロック入力回路と、
前記第１のデータ入力回路と、前記第２のクロック入力
回路と、前記第２のデータ入力回路と、前記クロック出
力回路と、前記データ出力回路と、前記クロック生成手
段と、該複数のメモリコア回路がチップ上に配置され、
該クロック生成手段は該複数のメモリコア回路の間に配
置されることを特徴とする。
【００３０】請求項３２の発明に於ては、集積回路装置
は、第１のクロック信号を送信するクロック出力回路
と、該第１のクロック信号に同期して第１のデータ信号
を送信するデータ出力回路と、第２のクロック信号を受
信するクロック入力回路と、受信された該第２のクロッ
ク信号に同期して第２のデータ信号を受信するデータ入
力回路と、該第１のデータ信号の送信開始タイミングに
応じて、該第２のデータ信号の受信開始タイミングを制
御する制御回路を含むことを特徴とする。
は、第１のクロック信号を送信するクロック出力回路
と、該第１のクロック信号に同期して第１のデータ信号
を送信するデータ出力回路と、第２のクロック信号を受
信するクロック入力回路と、受信された該第２のクロッ
ク信号に同期して第２のデータ信号を受信するデータ入
力回路と、該第１のデータ信号の送信開始タイミングに
応じて、該第２のデータ信号の受信開始タイミングを制
御する制御回路を含むことを特徴とする。
【００３１】請求項３３の発明に於ては、請求項３２記
載の集積回路装置に於て、前記制御回路は前記第１のデ
ータ信号の送信開始タイミングに基づいて電源制御信号
を生成する電源制御信号生成手段を含み、前記クロック
入力回路は該電源制御信号を受け取ったタイミングで駆
動電流がオンされることを特徴とする。
載の集積回路装置に於て、前記制御回路は前記第１のデ
ータ信号の送信開始タイミングに基づいて電源制御信号
を生成する電源制御信号生成手段を含み、前記クロック
入力回路は該電源制御信号を受け取ったタイミングで駆
動電流がオンされることを特徴とする。
【００３２】請求項３４の発明に於ては、請求項３３記
載の集積回路装置に於て、前記制御回路は前記第１のデ
ータ信号の送信開始タイミングに基づいて受信制御信号
を生成する受信制御信号生成手段を更に含み、前記デー
タ入力回路は該受信制御信号を受け取ったタイミング及
び前記第２のクロック信号に応じて前記第２のデータ信
号の受信を開始することを特徴とする。
載の集積回路装置に於て、前記制御回路は前記第１のデ
ータ信号の送信開始タイミングに基づいて受信制御信号
を生成する受信制御信号生成手段を更に含み、前記デー
タ入力回路は該受信制御信号を受け取ったタイミング及
び前記第２のクロック信号に応じて前記第２のデータ信
号の受信を開始することを特徴とする。
【００３３】請求項３５の発明に於ては、請求項３４記
載の集積回路装置に於て、前記受信制御信号生成手段
は、前記第１のデータ信号の内容に応じたタイミングで
前記受信制御信号を生成することを特徴とする。請求項
３６の発明に於ては、請求項１５記載の集積回路装置に
於て、前記制御回路は、前記第１のデータ信号を受信開
始したサイクルから前記第２のデータ信号の受信開始サ
イクルまでの遅れを設定するレイテンシ設定回路を含
み、前記第２のデータ入力回路は該レイテンシ設定回路
が生成する電源制御信号を受け取ったタイミングで駆動
電流がオンされることを特徴とする。
載の集積回路装置に於て、前記受信制御信号生成手段
は、前記第１のデータ信号の内容に応じたタイミングで
前記受信制御信号を生成することを特徴とする。請求項
３６の発明に於ては、請求項１５記載の集積回路装置に
於て、前記制御回路は、前記第１のデータ信号を受信開
始したサイクルから前記第２のデータ信号の受信開始サ
イクルまでの遅れを設定するレイテンシ設定回路を含
み、前記第２のデータ入力回路は該レイテンシ設定回路
が生成する電源制御信号を受け取ったタイミングで駆動
電流がオンされることを特徴とする。
【００３４】請求項３７の発明に於ては、請求項３６記
載の集積回路装置に於て、前記レイテンシ設定回路は、
前記第１のデータ信号の内容に応じてレイテンシを設定
することを特徴とする。請求項３８の発明に於ては、請
求項３６記載の集積回路装置に於て、前記制御回路は更
に、レイテンシをプログラムするレイテンシ・プログラ
ム手段を含み、前記第１のデータ信号の内容と該レイテ
ンシ・プログラム手段に記憶されたデータに応じてレイ
テンシを設定することを特徴とする。
載の集積回路装置に於て、前記レイテンシ設定回路は、
前記第１のデータ信号の内容に応じてレイテンシを設定
することを特徴とする。請求項３８の発明に於ては、請
求項３６記載の集積回路装置に於て、前記制御回路は更
に、レイテンシをプログラムするレイテンシ・プログラ
ム手段を含み、前記第１のデータ信号の内容と該レイテ
ンシ・プログラム手段に記憶されたデータに応じてレイ
テンシを設定することを特徴とする。
【００３５】請求項３９の発明に於ては、集積回路装置
は、第１の入力信号の立ち上がりエッジを検出して出力
信号に第１の変化をもたらす第１のアンプと、該第１の
入力信号の立ち下がりエッジを検出して該出力信号に第
２の変化をもたらす第２のアンプと、該出力信号を該第
１のアンプと該第２のアンプにフィードバックするフィ
ードバック経路を含み、該フィードバック信号によって
該第１の変化のタイミングが該第１のアンプのみに依存
するように該第２のアンプの動作を制御し該第２の変化
のタイミングが該第２のアンプのみに依存するように該
第１のアンプの動作を制御するように構成されているこ
とを特徴とする入力バッファ回路を含む。
は、第１の入力信号の立ち上がりエッジを検出して出力
信号に第１の変化をもたらす第１のアンプと、該第１の
入力信号の立ち下がりエッジを検出して該出力信号に第
２の変化をもたらす第２のアンプと、該出力信号を該第
１のアンプと該第２のアンプにフィードバックするフィ
ードバック経路を含み、該フィードバック信号によって
該第１の変化のタイミングが該第１のアンプのみに依存
するように該第２のアンプの動作を制御し該第２の変化
のタイミングが該第２のアンプのみに依存するように該
第１のアンプの動作を制御するように構成されているこ
とを特徴とする入力バッファ回路を含む。
【００３６】請求項４０の発明に於ては、半導体記憶装
置は、請求項１３記載の集積回路装置に加えて、前記回
路は第２の入力信号を受信するためのラッチ型入力回路
であって、前記第２の入力信号を格納するためのメモリ
コア回路を更に含むことを特徴とする。
置は、請求項１３記載の集積回路装置に加えて、前記回
路は第２の入力信号を受信するためのラッチ型入力回路
であって、前記第２の入力信号を格納するためのメモリ
コア回路を更に含むことを特徴とする。
【００３７】請求項４１の発明に於ては、半導体記憶装
置は、請求項１５記載の集積回路に加え、前記第１のデ
ータ信号に応答して、第２のデータ信号を格納するメモ
リコア回路を有することを特徴とする。請求項４２の発
明に於ては、半導体記憶装置は、請求項２２に於て、前
記複数のデータはメモリコア回路に対する書き込みデー
タであることを特徴とする。
置は、請求項１５記載の集積回路に加え、前記第１のデ
ータ信号に応答して、第２のデータ信号を格納するメモ
リコア回路を有することを特徴とする。請求項４２の発
明に於ては、半導体記憶装置は、請求項２２に於て、前
記複数のデータはメモリコア回路に対する書き込みデー
タであることを特徴とする。
【００３８】請求項４３の発明に於ては、半導体記憶装
置は、請求項２５に於て、前記第４のデータ信号は、メ
モリコア回路からの読み出し信号であることを特徴とす
る。請求項４４の発明に於ては、集積回路システムは、
第１のクロック信号を受信する第１のクロック入力回路
と、受信された該第１のクロック信号に同期して第１の
データ信号を受信する第１のデータ入力回路と、第２の
クロック信号を受信する第２のクロック入力回路と、受
信された該第２のクロック信号に同期して第２のデータ
信号を受信する第２のデータ入力回路と、第３のクロッ
ク信号を出力する第１のクロック出力回路と、該第３の
クロック信号に同期して第３のデータ信号を出力する第
１のデータ出力回路と、該第１のデータ信号の受信開始
タイミングに応じて、該第２のデータ信号の受信開始タ
イミングを制御する制御回路を含む第１の集積回路と、
該第１のクロック信号を送信する第２のクロック出力回
路と、該第１のクロック信号に同期して該第１のデータ
信号を送信する第２のデータ出力回路と、該第２のクロ
ック信号を送信する第３のクロック出力回路と、該第２
のクロック信号に同期して該第２のデータ信号を送信す
る第３のデータ出力回路と、該第３のクロック信号を受
信する第３のクロック入力回路と、受信された該第３の
クロック信号に同期して該第３のデータ信号を受信する
第３のデータ入力回路と、該第１のデータ信号の送信開
始タイミングに応じて、該第３のデータ信号の受信開始
タイミングを制御する制御回路を含む第２の集積回路を
含むことを特徴とする。
置は、請求項２５に於て、前記第４のデータ信号は、メ
モリコア回路からの読み出し信号であることを特徴とす
る。請求項４４の発明に於ては、集積回路システムは、
第１のクロック信号を受信する第１のクロック入力回路
と、受信された該第１のクロック信号に同期して第１の
データ信号を受信する第１のデータ入力回路と、第２の
クロック信号を受信する第２のクロック入力回路と、受
信された該第２のクロック信号に同期して第２のデータ
信号を受信する第２のデータ入力回路と、第３のクロッ
ク信号を出力する第１のクロック出力回路と、該第３の
クロック信号に同期して第３のデータ信号を出力する第
１のデータ出力回路と、該第１のデータ信号の受信開始
タイミングに応じて、該第２のデータ信号の受信開始タ
イミングを制御する制御回路を含む第１の集積回路と、
該第１のクロック信号を送信する第２のクロック出力回
路と、該第１のクロック信号に同期して該第１のデータ
信号を送信する第２のデータ出力回路と、該第２のクロ
ック信号を送信する第３のクロック出力回路と、該第２
のクロック信号に同期して該第２のデータ信号を送信す
る第３のデータ出力回路と、該第３のクロック信号を受
信する第３のクロック入力回路と、受信された該第３の
クロック信号に同期して該第３のデータ信号を受信する
第３のデータ入力回路と、該第１のデータ信号の送信開
始タイミングに応じて、該第３のデータ信号の受信開始
タイミングを制御する制御回路を含む第２の集積回路を
含むことを特徴とする。
【００３９】請求項１の発明に於ては、立ち上がりエッ
ジを検出するための第１のアンプと立ち下がりエッジを
検出するための第２のアンプとを個別に設けて、フィー
ドバック信号により第１のアンプと第２のアンプとを制
御するので、立ち上がりエッジと立ち下がりエッジとの
両方のエッジを正確に検出することができる。
ジを検出するための第１のアンプと立ち下がりエッジを
検出するための第２のアンプとを個別に設けて、フィー
ドバック信号により第１のアンプと第２のアンプとを制
御するので、立ち上がりエッジと立ち下がりエッジとの
両方のエッジを正確に検出することができる。
【００４０】請求項２の発明に於ては、フィードバック
信号により第１のアンプと第２のアンプとの駆動電流を
制御するので、高速な動作が可能となる。請求項３の発
明に於ては、第１のアンプと第２のアンプとは、他方の
アンプがエッジを検出する直前には駆動電流量が減少さ
れているので、入力信号の変化に迅速に反応できる状態
にあり、高速な動作が可能となる。
信号により第１のアンプと第２のアンプとの駆動電流を
制御するので、高速な動作が可能となる。請求項３の発
明に於ては、第１のアンプと第２のアンプとは、他方の
アンプがエッジを検出する直前には駆動電流量が減少さ
れているので、入力信号の変化に迅速に反応できる状態
にあり、高速な動作が可能となる。
【００４１】請求項４の発明に於ては、少なくとも幾ら
かの駆動電流を流すことによって、装置の誤動作を防ぐ
ことができる。請求項５の発明に於ては、単純な回路で
高速な動作を実現することができる。請求項６の発明に
於ては、単純な回路で高速な動作を実現することができ
る。
かの駆動電流を流すことによって、装置の誤動作を防ぐ
ことができる。請求項５の発明に於ては、単純な回路で
高速な動作を実現することができる。請求項６の発明に
於ては、単純な回路で高速な動作を実現することができ
る。
【００４２】請求項７の発明に於ては、入力信号が停止
した場合でもラッチ回路が出力信号を保持するので、誤
った出力が現われることを防ぐことができる。請求項８
の発明に於ては、入力信号をクロック信号とした場合
に、クロック信号の２倍の周波数で内部回路が動作でき
るので、高速な動作が可能となる。
した場合でもラッチ回路が出力信号を保持するので、誤
った出力が現われることを防ぐことができる。請求項８
の発明に於ては、入力信号をクロック信号とした場合
に、クロック信号の２倍の周波数で内部回路が動作でき
るので、高速な動作が可能となる。
【００４３】請求項９の発明に於ては、入力信号をクロ
ック信号とした場合に、クロック信号の２倍の周波数で
ラッチ型入力回路が動作できるので、高速な入力動作が
可能となる。請求項１０のに於ては、入力信号をクロッ
ク信号とした場合に、クロック信号の２倍の周波数でラ
ッチ型入力回路が動作できるので、高速な入力動作が可
能となる。
ック信号とした場合に、クロック信号の２倍の周波数で
ラッチ型入力回路が動作できるので、高速な入力動作が
可能となる。請求項１０のに於ては、入力信号をクロッ
ク信号とした場合に、クロック信号の２倍の周波数でラ
ッチ型入力回路が動作できるので、高速な入力動作が可
能となる。
【００４４】請求項１１の発明に於ては、高速なメモリ
入出力を実現することが可能となる。請求項１２の発明
に於ては、入力信号が中間レベルにある場合に第１のア
ンプ及び第２のアンプを非動作状態とすることが出来る
ので、誤った入力信号を検出する可能性を排除すること
ができる。請求項１３の発明に於ては、入力信号が中間
レベルにある場合に第１のアンプ及び第２のアンプを非
動作状態とすることが出来るので、誤った入力信号を検
出する可能性を排除することができる。
入出力を実現することが可能となる。請求項１２の発明
に於ては、入力信号が中間レベルにある場合に第１のア
ンプ及び第２のアンプを非動作状態とすることが出来る
ので、誤った入力信号を検出する可能性を排除すること
ができる。請求項１３の発明に於ては、入力信号が中間
レベルにある場合に第１のアンプ及び第２のアンプを非
動作状態とすることが出来るので、誤った入力信号を検
出する可能性を排除することができる。
【００４５】請求項１４の発明に於ては、内部回路が立
ち上がりエッジから動作を開始する場合と立ち下がりエ
ッジから動作を開始する場合とで、内部回路に供給する
クロックの位相を逆転することができる。請求項１５の
発明に於ては、２系統のクロック信号を用いる装置に於
て、第１のクロック信号に基づくタイミングで、第２の
クロック信号に同期したデータ受信動作を開始すること
が出来るので、２系統の同期動作の間でタイミング制御
を行うことができる。
ち上がりエッジから動作を開始する場合と立ち下がりエ
ッジから動作を開始する場合とで、内部回路に供給する
クロックの位相を逆転することができる。請求項１５の
発明に於ては、２系統のクロック信号を用いる装置に於
て、第１のクロック信号に基づくタイミングで、第２の
クロック信号に同期したデータ受信動作を開始すること
が出来るので、２系統の同期動作の間でタイミング制御
を行うことができる。
【００４６】請求項１６の発明に於ては、第２のクロッ
ク信号が中間レベルにある場合に第２のクロック入力回
路を非動作状態としておいて、クロックが再開されたと
きにクロック信号検出を開始するので、誤ったクロック
検出を排除することができる。
ク信号が中間レベルにある場合に第２のクロック入力回
路を非動作状態としておいて、クロックが再開されたと
きにクロック信号検出を開始するので、誤ったクロック
検出を排除することができる。
【００４７】請求項１７の発明に於ては、異なった同期
に基づく２系統のデータ受信動作の間で、データ受信タ
イミングの制御を行うことが可能となる。請求項１８の
発明に於ては、異なった同期に基づく２系統のデータ受
信動作の間で、一方の系統から入力された信号の内容に
基づいて、他方の系統から入力される信号のタイミング
を予測して、適切なタイミングでデータ信号の受信を開
始することが出来る。
に基づく２系統のデータ受信動作の間で、データ受信タ
イミングの制御を行うことが可能となる。請求項１８の
発明に於ては、異なった同期に基づく２系統のデータ受
信動作の間で、一方の系統から入力された信号の内容に
基づいて、他方の系統から入力される信号のタイミング
を予測して、適切なタイミングでデータ信号の受信を開
始することが出来る。
【００４８】請求項１９の発明に於ては、データ信号受
信開始のタイミングをプログラミングによって制御する
ことが出来る。請求項２０の発明に於ては、受信制御信
号のタイミングと第２のクロックパルスの開始タイミン
グとの間で、最大でＮ単位時間のずれを許容することが
出来る。
信開始のタイミングをプログラミングによって制御する
ことが出来る。請求項２０の発明に於ては、受信制御信
号のタイミングと第２のクロックパルスの開始タイミン
グとの間で、最大でＮ単位時間のずれを許容することが
出来る。
【００４９】請求項２１の発明に於ては、受信開始タイ
ミングを正確に設定することが出来る。請求項２２の発
明に於ては、第２のデータ信号をシリアル・パラレル変
換して複数のラッチに格納し、格納された並列データを
第３のクロック信号を用いて取り出すので、第２のクロ
ック信号と第３のクロック信号との間のタイミングのず
れをラッチの個数に略比例する大きさまで許容すること
が出来る。
ミングを正確に設定することが出来る。請求項２２の発
明に於ては、第２のデータ信号をシリアル・パラレル変
換して複数のラッチに格納し、格納された並列データを
第３のクロック信号を用いて取り出すので、第２のクロ
ック信号と第３のクロック信号との間のタイミングのず
れをラッチの個数に略比例する大きさまで許容すること
が出来る。
【００５０】請求項２３の発明に於ては、並列データを
取り出す第３のクロック信号は第１のクロック信号に基
づいて生成されるので、第１のクロック信号と第２のク
ロック信号との間のタイミングのずれを吸収することが
出来る。請求項２４の発明に於ては、並列データに変換
されたデータを直列データに戻すことが出来る。
取り出す第３のクロック信号は第１のクロック信号に基
づいて生成されるので、第１のクロック信号と第２のク
ロック信号との間のタイミングのずれを吸収することが
出来る。請求項２４の発明に於ては、並列データに変換
されたデータを直列データに戻すことが出来る。
【００５１】請求項２５の発明に於ては、第１のクロッ
ク信号とデータ出力同期用の第３のクロック信号との間
で、信号レベルの切り替わりのタイミングを揃えること
が出来る。請求項２６の発明に於ては、第１のクロック
信号と第３のクロック信号との位相を比較して調整する
ことによって、両クロック信号間での信号レベルの切り
替わりのタイミングを揃えることが出来る。
ク信号とデータ出力同期用の第３のクロック信号との間
で、信号レベルの切り替わりのタイミングを揃えること
が出来る。請求項２６の発明に於ては、第１のクロック
信号と第３のクロック信号との位相を比較して調整する
ことによって、両クロック信号間での信号レベルの切り
替わりのタイミングを揃えることが出来る。
【００５２】請求項２７の発明に於ては、単純な回路を
用いて、第１のクロック信号と第３のクロック信号との
位相を比較して調整することが出来る。請求項２８の発
明に於ては、無駄な電力消費を防ぐことが出来る。請求
項２９の発明に於ては、クロック生成手段からの信号
を、チップ内部で各回路に分配しやすくなる。
用いて、第１のクロック信号と第３のクロック信号との
位相を比較して調整することが出来る。請求項２８の発
明に於ては、無駄な電力消費を防ぐことが出来る。請求
項２９の発明に於ては、クロック生成手段からの信号
を、チップ内部で各回路に分配しやすくなる。
【００５３】請求項３０の発明に於ては、メモリコア回
路に対する信号の流れと同じ方向にクロック信号を伝搬
させることが出来る。請求項３１の発明に於ては、クロ
ック生成手段からの信号を、チップ内部で各回路に分配
しやすくなる。
路に対する信号の流れと同じ方向にクロック信号を伝搬
させることが出来る。請求項３１の発明に於ては、クロ
ック生成手段からの信号を、チップ内部で各回路に分配
しやすくなる。
【００５４】請求項３２の発明に於ては、２系統のクロ
ック信号を用いる装置に於て、第１のクロック信号に基
づくタイミングで、第２のクロック信号に同期したデー
タ受信動作を開始することが出来るので、２系統の同期
動作の間でタイミング制御を行うことができる。
ック信号を用いる装置に於て、第１のクロック信号に基
づくタイミングで、第２のクロック信号に同期したデー
タ受信動作を開始することが出来るので、２系統の同期
動作の間でタイミング制御を行うことができる。
【００５５】請求項３３の発明に於ては、第２のクロッ
ク信号が中間レベルにある場合にクロック入力回路を非
動作状態としておいて、クロックが再開されたときにク
ロック信号検出を開始するので、誤ったクロック検出を
排除することができる。請求項３４の発明に於ては、異
なった同期に基づく２系統のデータ入出力動作の間で、
データ受信タイミングの制御を行うことが可能となる。
ク信号が中間レベルにある場合にクロック入力回路を非
動作状態としておいて、クロックが再開されたときにク
ロック信号検出を開始するので、誤ったクロック検出を
排除することができる。請求項３４の発明に於ては、異
なった同期に基づく２系統のデータ入出力動作の間で、
データ受信タイミングの制御を行うことが可能となる。
【００５６】請求項３５の発明に於ては、異なった同期
に基づく２系統のデータ入出力動作の間で、一方の系統
で送信した信号の内容に基づいて、他方の系統から入力
される信号のタイミングを予測して、適切なタイミング
でデータ信号の受信を開始することが出来る。
に基づく２系統のデータ入出力動作の間で、一方の系統
で送信した信号の内容に基づいて、他方の系統から入力
される信号のタイミングを予測して、適切なタイミング
でデータ信号の受信を開始することが出来る。
【００５７】請求項３６の発明に於ては、異なった同期
に基づく２系統のデータ受信動作の間で、データ受信タ
イミングの制御を行うことが可能となる。請求項３７の
発明に於ては、異なった同期に基づく２系統のデータ受
信動作の間で、一方の系統から入力された信号の内容に
基づいて、他方の系統から入力される信号のタイミング
を予測して、適切なタイミングでデータ信号の受信を開
始することが出来る。
に基づく２系統のデータ受信動作の間で、データ受信タ
イミングの制御を行うことが可能となる。請求項３７の
発明に於ては、異なった同期に基づく２系統のデータ受
信動作の間で、一方の系統から入力された信号の内容に
基づいて、他方の系統から入力される信号のタイミング
を予測して、適切なタイミングでデータ信号の受信を開
始することが出来る。
【００５８】請求項３８の発明に於ては、データ信号受
信開始のタイミングをプログラミングによって制御する
ことが出来る。請求項３９乃至４４の発明に於ては、上
記発明を用いた集積回路装置、半導体記憶装置、或いは
集積回路システムを提供することが出来る。
信開始のタイミングをプログラミングによって制御する
ことが出来る。請求項３９乃至４４の発明に於ては、上
記発明を用いた集積回路装置、半導体記憶装置、或いは
集積回路システムを提供することが出来る。
【００５９】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１は、本発明の原理によ
る入力バッファ回路を示す。図１の入力バッファ回路１
０は、立ち上がりエッジ検出器１１と、立ち下がりエッ
ジ検出器１２と、ゲート１３を含む。
付の図面を用いて説明する。図１は、本発明の原理によ
る入力バッファ回路を示す。図１の入力バッファ回路１
０は、立ち上がりエッジ検出器１１と、立ち下がりエッ
ジ検出器１２と、ゲート１３を含む。
【００６０】立ち上がりエッジ検出器１１は、入力端子
Ｉｎから入力されるクロック信号ＣＬＫの立ち上がりを
検出して、ポイントＮに於ける電位をＨＩＧＨに切り替
える動作をする。また立ち下がりエッジ検出器１２は、
入力端子Ｉｎから入力されるクロック信号ＣＬＫの立ち
下がりを検出して、ポイントＮに於ける電位をＬＯＷに
切り替える動作をする。ゲート１３はポイントＮに現わ
れた信号を、遅延させて出力端子Ｏｕｔに供給すると共
に、遅延された信号を立ち上がりエッジ検出器１１及び
立ち下がりエッジ検出器１２にフィードバックする。
Ｉｎから入力されるクロック信号ＣＬＫの立ち上がりを
検出して、ポイントＮに於ける電位をＨＩＧＨに切り替
える動作をする。また立ち下がりエッジ検出器１２は、
入力端子Ｉｎから入力されるクロック信号ＣＬＫの立ち
下がりを検出して、ポイントＮに於ける電位をＬＯＷに
切り替える動作をする。ゲート１３はポイントＮに現わ
れた信号を、遅延させて出力端子Ｏｕｔに供給すると共
に、遅延された信号を立ち上がりエッジ検出器１１及び
立ち下がりエッジ検出器１２にフィードバックする。
【００６１】このフィードバック信号によって、立ち上
がりエッジ検出器１１及び立ち下がりエッジ検出器１２
の内部回路の消費電流を制御する。このフィードバック
信号による制御によって、ポイントＮの電位の立ち上が
りは立ち上がりエッジ検出器１１のみによって支配さ
れ、立ち下がりは立ち下がりエッジ検出器１２のみによ
って支配されるように、立ち上がりエッジ検出器１１及
び立ち下がりエッジ検出器１２が動作する。
がりエッジ検出器１１及び立ち下がりエッジ検出器１２
の内部回路の消費電流を制御する。このフィードバック
信号による制御によって、ポイントＮの電位の立ち上が
りは立ち上がりエッジ検出器１１のみによって支配さ
れ、立ち下がりは立ち下がりエッジ検出器１２のみによ
って支配されるように、立ち上がりエッジ検出器１１及
び立ち下がりエッジ検出器１２が動作する。
【００６２】図２に、図１の回路に於けるクロック信号
ＣＬＫとポイントＮの電位との関係を示す。図２に示さ
れるように、クロック信号ＣＬＫの立ち上がりを立ち上
がりエッジ検出器１１が検出して、ポイントＮの電位を
ＨＩＧＨとする。ポイントＮの電位がＨＩＧＨになる
と、ゲート１３によって遅延されたＨＩＧＨ信号が立ち
上がりエッジ検出器１１にフィードバックされる。この
フィードバックされたＨＩＧＨ信号により、ポイントＮ
の電位が変化しない程度に、立ち上がりエッジ検出器１
１内の内部回路の電流量を制御する。またクロック信号
ＣＬＫの立ち下がりを立ち下がりエッジ検出器１１が検
出して、ポイントＮの電位をＬＯＷとする。ポイントＮ
の電位がＬＯＷになると、ゲート１３によって遅延され
たＬＯＷ信号が立ち上がりエッジ検出器１１にフィード
バックされる。このフィードバックされたＬＯＷ信号に
より、ポイントＮの電位が変化しない程度に、立ち上が
りエッジ検出器１１内の内部回路の電流量を制御する。
ＣＬＫとポイントＮの電位との関係を示す。図２に示さ
れるように、クロック信号ＣＬＫの立ち上がりを立ち上
がりエッジ検出器１１が検出して、ポイントＮの電位を
ＨＩＧＨとする。ポイントＮの電位がＨＩＧＨになる
と、ゲート１３によって遅延されたＨＩＧＨ信号が立ち
上がりエッジ検出器１１にフィードバックされる。この
フィードバックされたＨＩＧＨ信号により、ポイントＮ
の電位が変化しない程度に、立ち上がりエッジ検出器１
１内の内部回路の電流量を制御する。またクロック信号
ＣＬＫの立ち下がりを立ち下がりエッジ検出器１１が検
出して、ポイントＮの電位をＬＯＷとする。ポイントＮ
の電位がＬＯＷになると、ゲート１３によって遅延され
たＬＯＷ信号が立ち上がりエッジ検出器１１にフィード
バックされる。このフィードバックされたＬＯＷ信号に
より、ポイントＮの電位が変化しない程度に、立ち上が
りエッジ検出器１１内の内部回路の電流量を制御する。
【００６３】内部回路の電流量を制御することによっ
て、ポイントＮの電位の立ち上がりが立ち上がりエッジ
検出器１１のみによって支配され、またポイントＮの電
位の立ち下がりが立ち下がりエッジ検出器１２のみによ
って支配される。これを以下に説明する。
て、ポイントＮの電位の立ち上がりが立ち上がりエッジ
検出器１１のみによって支配され、またポイントＮの電
位の立ち下がりが立ち下がりエッジ検出器１２のみによ
って支配される。これを以下に説明する。
【００６４】ポイントＮは立ち上がりエッジ検出器１１
及び立ち下がりエッジ検出器１２との並列結合になって
いる。従って、例えばポイントＮの電位がＨＩＧＨの時
には、立ち上がりエッジ検出器１１の出力がＨＩＧＨで
あり、立ち下がりエッジ検出器１２の出力は浮遊状態で
ある。この後、立ち下がりエッジ検出器１２がクロック
信号ＣＬＫの立ち下がりを検出してポイントＮの電位を
下げるとき、立ち下がりエッジ検出器１２の出力がＬＯ
Ｗになると共に、立ち上がりエッジ検出器１１の出力が
浮遊状態になる必要がある。このポイントＮの電位の立
ち下がりのタイミングは、立ち下がりエッジ検出器１２
のみによって支配されることが望ましい。従って、立ち
下がりエッジ検出器１２の出力がＬＯＷに変化する前
に、立ち上がりエッジ検出器１１の出力はＨＩＧＨであ
りながらも、立ち下がりエッジ検出器１２の出力変化に
影響を与えないような状態になっていることが好まし
い。
及び立ち下がりエッジ検出器１２との並列結合になって
いる。従って、例えばポイントＮの電位がＨＩＧＨの時
には、立ち上がりエッジ検出器１１の出力がＨＩＧＨで
あり、立ち下がりエッジ検出器１２の出力は浮遊状態で
ある。この後、立ち下がりエッジ検出器１２がクロック
信号ＣＬＫの立ち下がりを検出してポイントＮの電位を
下げるとき、立ち下がりエッジ検出器１２の出力がＬＯ
Ｗになると共に、立ち上がりエッジ検出器１１の出力が
浮遊状態になる必要がある。このポイントＮの電位の立
ち下がりのタイミングは、立ち下がりエッジ検出器１２
のみによって支配されることが望ましい。従って、立ち
下がりエッジ検出器１２の出力がＬＯＷに変化する前
に、立ち上がりエッジ検出器１１の出力はＨＩＧＨであ
りながらも、立ち下がりエッジ検出器１２の出力変化に
影響を与えないような状態になっていることが好まし
い。
【００６５】これは例えば、立ち上がりエッジ検出器１
１がクロック信号ＣＬＫの立ち上がりエッジを検出して
出力をＨＩＧＨにした後、フィードバック信号により、
その出力を高インピーダンスを介してＨＩＧＨレベルに
接続するような状態にすればよい。この状態では、立ち
下がりエッジ検出器１２の出力は浮遊状態にあるので、
ポイントＮの電位はＨＩＧＨのままである。この後、立
ち下がりエッジ検出器１２がクロック信号ＣＬＫの立ち
下がりエッジを検出して出力をＬＯＷにする（グランド
に接続する）。立ち上がりエッジ検出器１１は、出力を
高インピーダンスを介してＨＩＧＨレベルに接続してい
る状態であるから、立ち下がりエッジ検出器１２が出力
をＬＯＷにすると（グランドに接続すると）、ポイント
Ｎの電位は実質的にＬＯＷとなる。このようにして立ち
下がりのタイミングは、立ち下がりエッジ検出器１２の
みによって支配される。
１がクロック信号ＣＬＫの立ち上がりエッジを検出して
出力をＨＩＧＨにした後、フィードバック信号により、
その出力を高インピーダンスを介してＨＩＧＨレベルに
接続するような状態にすればよい。この状態では、立ち
下がりエッジ検出器１２の出力は浮遊状態にあるので、
ポイントＮの電位はＨＩＧＨのままである。この後、立
ち下がりエッジ検出器１２がクロック信号ＣＬＫの立ち
下がりエッジを検出して出力をＬＯＷにする（グランド
に接続する）。立ち上がりエッジ検出器１１は、出力を
高インピーダンスを介してＨＩＧＨレベルに接続してい
る状態であるから、立ち下がりエッジ検出器１２が出力
をＬＯＷにすると（グランドに接続すると）、ポイント
Ｎの電位は実質的にＬＯＷとなる。このようにして立ち
下がりのタイミングは、立ち下がりエッジ検出器１２の
みによって支配される。
【００６６】同様に、立ち下がりエッジ検出器１２がク
ロック信号ＣＬＫの立ち下がりエッジを検出して出力を
ＬＯＷにした後、フィードバック信号により、その出力
を高インピーダンスを介してＬＯＷレベルに接続するよ
うな状態にすればよい。これによって、その後の立ち上
がりのタイミングは、立ち上がりエッジ検出器１１によ
って支配される。このようにして、立ち上がりエッジ検
出器１１及び立ち下がりエッジ検出器１２によって、立
ち上がり及び立ち下がりの正確なエッジ検出が可能とな
る。
ロック信号ＣＬＫの立ち下がりエッジを検出して出力を
ＬＯＷにした後、フィードバック信号により、その出力
を高インピーダンスを介してＬＯＷレベルに接続するよ
うな状態にすればよい。これによって、その後の立ち上
がりのタイミングは、立ち上がりエッジ検出器１１によ
って支配される。このようにして、立ち上がりエッジ検
出器１１及び立ち下がりエッジ検出器１２によって、立
ち上がり及び立ち下がりの正確なエッジ検出が可能とな
る。
【００６７】それと共に電流量制御によって、立ち上が
りエッジ検出器１１はクロック信号ＣＬＫの立ち上がり
を検出した後、次のクロック状態であるＬＯＷ状態に素
早く反応できるように準備できる。また立ち下がりエッ
ジ検出器１２は、クロック信号ＣＬＫの立ち下がりを検
出した後、次のクロック状態であるＨＩＧＨ状態に素早
く反応できるように準備できる。これによって高い動作
周波数に対応した動作を行うことが出来る。また更にこ
のような電流制御は、立ち上がりエッジ検出器１１及び
立ち下がりエッジ検出器１２における無駄な電流消費を
削減する。
りエッジ検出器１１はクロック信号ＣＬＫの立ち上がり
を検出した後、次のクロック状態であるＬＯＷ状態に素
早く反応できるように準備できる。また立ち下がりエッ
ジ検出器１２は、クロック信号ＣＬＫの立ち下がりを検
出した後、次のクロック状態であるＨＩＧＨ状態に素早
く反応できるように準備できる。これによって高い動作
周波数に対応した動作を行うことが出来る。また更にこ
のような電流制御は、立ち上がりエッジ検出器１１及び
立ち下がりエッジ検出器１２における無駄な電流消費を
削減する。
【００６８】図３に本発明の原理による入力バッファ回
路の第１の実施例を示す。図３の入力バッファ回路１５
は、立ち上がりエッジ検出器２０と、立ち下がりエッジ
検出器３０と、電源部インバータ４０と、出力部インバ
ータ４１及び４２を含む。電源部インバータ４０は、電
源端子ＰＯＷＥＲ−ｏｎに入力された電源電圧を反転し
て、立ち下がりエッジ検出器３０に供給する。この立ち
下がりエッジ検出器３０は、ＬＯＷレベルの入力が与え
られたときに駆動する。出力部インバータ４１及び４２
は、図１のバッファ１３に対応する。
路の第１の実施例を示す。図３の入力バッファ回路１５
は、立ち上がりエッジ検出器２０と、立ち下がりエッジ
検出器３０と、電源部インバータ４０と、出力部インバ
ータ４１及び４２を含む。電源部インバータ４０は、電
源端子ＰＯＷＥＲ−ｏｎに入力された電源電圧を反転し
て、立ち下がりエッジ検出器３０に供給する。この立ち
下がりエッジ検出器３０は、ＬＯＷレベルの入力が与え
られたときに駆動する。出力部インバータ４１及び４２
は、図１のバッファ１３に対応する。
【００６９】立ち上がりエッジ検出器２０は、Ｐ型ＦＥ
Ｔ２１及び２２とＮ型ＦＥＴ２３乃至２５よりなるカレ
ントミラーアンプと、カレントミラーアンプの出力をゲ
ート入力とするＰ型ＦＥＴ２６、及びカレントミラーア
ンプの電流量を制御するＮ型ＦＥＴ２７を含む。クロッ
ク入力端子ＣＬＫ−ｉｎに入力されるクロック信号ＣＬ
Ｋは、カレントミラーアンプに入力され、カレントミラ
ーアンプの出力によってＰ型ＦＥＴ２６のオン・オフが
制御される。
Ｔ２１及び２２とＮ型ＦＥＴ２３乃至２５よりなるカレ
ントミラーアンプと、カレントミラーアンプの出力をゲ
ート入力とするＰ型ＦＥＴ２６、及びカレントミラーア
ンプの電流量を制御するＮ型ＦＥＴ２７を含む。クロッ
ク入力端子ＣＬＫ−ｉｎに入力されるクロック信号ＣＬ
Ｋは、カレントミラーアンプに入力され、カレントミラ
ーアンプの出力によってＰ型ＦＥＴ２６のオン・オフが
制御される。
【００７０】立ち下がりエッジ検出器３０は、Ｎ型ＦＥ
Ｔ３１及び３２とＰ型ＦＥＴ３３乃至３５よりなるカレ
ントミラーアンプと、カレントミラーアンプの出力をゲ
ート入力とするＮ型ＦＥＴ３６、及びカレントミラーア
ンプの電流量を制御するＰ型ＦＥＴ３７を含む。クロッ
ク入力端子ＣＬＫ−ｉｎに入力されるクロック信号ＣＬ
Ｋは、カレントミラーアンプに入力され、カレントミラ
ーアンプの出力によってＮ型ＦＥＴ３６のオン・オフが
制御される。
Ｔ３１及び３２とＰ型ＦＥＴ３３乃至３５よりなるカレ
ントミラーアンプと、カレントミラーアンプの出力をゲ
ート入力とするＮ型ＦＥＴ３６、及びカレントミラーア
ンプの電流量を制御するＰ型ＦＥＴ３７を含む。クロッ
ク入力端子ＣＬＫ−ｉｎに入力されるクロック信号ＣＬ
Ｋは、カレントミラーアンプに入力され、カレントミラ
ーアンプの出力によってＮ型ＦＥＴ３６のオン・オフが
制御される。
【００７１】Ｐ型ＦＥＴ２６のソースとＮ型ＦＥＴ３６
のドレインとが接続され、立ち上がりエッジ検出器２０
及び立ち下がりエッジ検出器３０の出力となる。この出
力が出力部インバータ４１に入力される。出力部インバ
ータ４１の出力は、立ち上がりエッジ検出器２０の電流
制御用のＮ型ＦＥＴ２７と、立ち下がりエッジ検出器３
０の電流制御用のＰ型ＦＥＴ３７とに、ゲート入力とし
て与えられる。また出力部インバータ４１の出力は、出
力部インバータ４２によって反転されて、出力端子Ｏｕ
ｔに入力バッファ回路１５の出力信号として供給され
る。
のドレインとが接続され、立ち上がりエッジ検出器２０
及び立ち下がりエッジ検出器３０の出力となる。この出
力が出力部インバータ４１に入力される。出力部インバ
ータ４１の出力は、立ち上がりエッジ検出器２０の電流
制御用のＮ型ＦＥＴ２７と、立ち下がりエッジ検出器３
０の電流制御用のＰ型ＦＥＴ３７とに、ゲート入力とし
て与えられる。また出力部インバータ４１の出力は、出
力部インバータ４２によって反転されて、出力端子Ｏｕ
ｔに入力バッファ回路１５の出力信号として供給され
る。
【００７２】図３に示された各ポイントＡ乃至Ｄに於け
る電位の変化を図４に示す。図４に示されるように、ク
ロック信号ＣＬＫが立ち上がると、立ち上がりエッジ検
出器２０のカレントミラーアンプの出力である電位Ａ
（ポイントＡの電位）が立ち下がる。これによって立ち
上がりエッジ検出器２０のＰ型ＦＥＴ２６がオンにな
り、立ち上がりエッジ検出器２０の出力である電位Ｃが
立ち上がる。即ち、立ち上がりエッジ検出器２０がクロ
ック信号ＣＬＫの立ち上がりを検出して、出力である電
位ＣをＨＩＧＨにする。
る電位の変化を図４に示す。図４に示されるように、ク
ロック信号ＣＬＫが立ち上がると、立ち上がりエッジ検
出器２０のカレントミラーアンプの出力である電位Ａ
（ポイントＡの電位）が立ち下がる。これによって立ち
上がりエッジ検出器２０のＰ型ＦＥＴ２６がオンにな
り、立ち上がりエッジ検出器２０の出力である電位Ｃが
立ち上がる。即ち、立ち上がりエッジ検出器２０がクロ
ック信号ＣＬＫの立ち上がりを検出して、出力である電
位ＣをＨＩＧＨにする。
【００７３】電位ＣがＨＩＧＨになると、出力部インバ
ータ４１の出力である電位Ｄが遅延してＬＯＷになる。
この電位ＤがＬＯＷになることによって、電位Ｄをフィ
ードバック信号とする立ち上がりエッジ検出器２０に於
て、電流制御用のＮ型ＦＥＴ２７がオフになる。従って
カレントミラーアンプの電流量が削減され、電位Ａは図
４に示されるように電位Ｖ１まで若干上昇する。この電
位Ｖ１に於ては、Ｐ型ＦＥＴ２６は弱いオン状態を保つ
ので、立ち上がりエッジ検出器２０の出力である電位Ｃ
は、Ｐ型ＦＥＴ２６の大きな内部抵抗を介してＨＩＧＨ
電圧に接続される。従って電位Ｃは、ＨＩＧＨのままで
ある。
ータ４１の出力である電位Ｄが遅延してＬＯＷになる。
この電位ＤがＬＯＷになることによって、電位Ｄをフィ
ードバック信号とする立ち上がりエッジ検出器２０に於
て、電流制御用のＮ型ＦＥＴ２７がオフになる。従って
カレントミラーアンプの電流量が削減され、電位Ａは図
４に示されるように電位Ｖ１まで若干上昇する。この電
位Ｖ１に於ては、Ｐ型ＦＥＴ２６は弱いオン状態を保つ
ので、立ち上がりエッジ検出器２０の出力である電位Ｃ
は、Ｐ型ＦＥＴ２６の大きな内部抵抗を介してＨＩＧＨ
電圧に接続される。従って電位Ｃは、ＨＩＧＨのままで
ある。
【００７４】クロック信号ＣＬＫがＬＯＷになると、立
ち下がりエッジ検出器３０のカレントミラーアンプの出
力である電位Ｂが立ち上がる。これによって立ち下がり
エッジ検出器３０のＮ型ＦＥＴ３６がオンになり、立ち
下がりエッジ検出器３０の出力である電位Ｃが立ち下が
る。即ち、立ち下がりエッジ検出器３０がクロック信号
ＣＬＫの立ち下がりを検出して、出力である電位ＣをＬ
ＯＷにする。この時立ち上がりエッジ検出器２０の出力
は、上述のように、Ｐ型ＦＥＴ２６の弱いオン状態によ
って大きな内部抵抗を介してＨＩＧＨ電圧に接続されて
いる。従って、電位Ｃの立ち下がりのタイミングは、立
ち下がりエッジ検出器３０によってのみ支配される。
ち下がりエッジ検出器３０のカレントミラーアンプの出
力である電位Ｂが立ち上がる。これによって立ち下がり
エッジ検出器３０のＮ型ＦＥＴ３６がオンになり、立ち
下がりエッジ検出器３０の出力である電位Ｃが立ち下が
る。即ち、立ち下がりエッジ検出器３０がクロック信号
ＣＬＫの立ち下がりを検出して、出力である電位ＣをＬ
ＯＷにする。この時立ち上がりエッジ検出器２０の出力
は、上述のように、Ｐ型ＦＥＴ２６の弱いオン状態によ
って大きな内部抵抗を介してＨＩＧＨ電圧に接続されて
いる。従って、電位Ｃの立ち下がりのタイミングは、立
ち下がりエッジ検出器３０によってのみ支配される。
【００７５】電位ＣがＬＯＷになると、出力部インバー
タ４１の出力である電位Ｄが遅延してＨＩＧＨになる。
この電位ＤがＨＩＧＨになることによって、電位Ｄをフ
ィードバック信号とする立ち下がりエッジ検出器３０に
於て、電流制御用のＰ型ＦＥＴ３７がオフになる。従っ
てカレントミラーアンプの電流量が削減され、電位Ｂは
図４に示されるように電位Ｖ２まで若干低下する。この
電位Ｖ２に於ては、Ｎ型ＦＥＴ３６は弱いオン状態を保
つので、立ち下がりエッジ検出器３０の出力である電位
Ｃは、Ｎ型ＦＥＴ３６の大きな内部抵抗を介してＬＯＷ
電圧に接続される。従って電位Ｃは、ＬＯＷのままであ
る。これによって次にクロック信号がＨＩＧＨになると
きには、立ち上がりエッジ検出器２０によってのみ、電
位Ｃの立ち上がりのタイミングが制御される。
タ４１の出力である電位Ｄが遅延してＨＩＧＨになる。
この電位ＤがＨＩＧＨになることによって、電位Ｄをフ
ィードバック信号とする立ち下がりエッジ検出器３０に
於て、電流制御用のＰ型ＦＥＴ３７がオフになる。従っ
てカレントミラーアンプの電流量が削減され、電位Ｂは
図４に示されるように電位Ｖ２まで若干低下する。この
電位Ｖ２に於ては、Ｎ型ＦＥＴ３６は弱いオン状態を保
つので、立ち下がりエッジ検出器３０の出力である電位
Ｃは、Ｎ型ＦＥＴ３６の大きな内部抵抗を介してＬＯＷ
電圧に接続される。従って電位Ｃは、ＬＯＷのままであ
る。これによって次にクロック信号がＨＩＧＨになると
きには、立ち上がりエッジ検出器２０によってのみ、電
位Ｃの立ち上がりのタイミングが制御される。
【００７６】このようにして、第１の実施例による入力
バッファ回路１５に於ては、立ち上がりエッジ及び立ち
下がりエッジが正確に検出される。またフィードバック
信号による電流制御によって、立ち上がりエッジ検出器
２０はクロック信号ＣＬＫの立ち上がりを検出した後、
次のクロック状態であるＬＯＷ状態に素早く反応でき
る。また立ち下がりエッジ検出器３０は、クロック信号
ＣＬＫの立ち下がりを検出した後、次のクロック状態で
あるＨＩＧＨ状態に素早く反応できる。これによって高
い動作周波数で安定した動作を行うことが出来る。
バッファ回路１５に於ては、立ち上がりエッジ及び立ち
下がりエッジが正確に検出される。またフィードバック
信号による電流制御によって、立ち上がりエッジ検出器
２０はクロック信号ＣＬＫの立ち上がりを検出した後、
次のクロック状態であるＬＯＷ状態に素早く反応でき
る。また立ち下がりエッジ検出器３０は、クロック信号
ＣＬＫの立ち下がりを検出した後、次のクロック状態で
あるＨＩＧＨ状態に素早く反応できる。これによって高
い動作周波数で安定した動作を行うことが出来る。
【００７７】図５は、本発明の原理による入力バッファ
回路の第１の実施例の変形例を示す。図５に於て、図３
と同一の要素は同一の番号で参照され、その説明は省略
される。図５の入力バッファ回路１５Ａに於ては、図３
の入力バッファ回路１５にインバータ４３が付加されて
いる。このインバータ４３とインバータ４１とによっ
て、ポイントＣの電位に対するラッチ回路を構成する。
このような構成に於ては、図４の電位Ｖ１が図３の立ち
上がりエッジ検出器２０のＰ型ＦＥＴ２６をオフする電
位まで上昇しても、電位Ｃ（ポイントＣの電位）はＨＩ
ＧＨ状態に維持される。また図４の電位Ｖ２が図３の立
ち下がりエッジ検出器３０のＮ型ＦＥＴ３６をオフする
電位まで下降しても、電位ＣはＬＯＷ状態に維持され
る。従って、回路の動作が信頼性のあるものとなる。ま
た電源端子ＰＯＷＥＲ−ｏｎに印加される電圧がオフと
なり電源カットされても、ラッチ回路による値保持機能
により出力信号のレベルを維持することが出来るので、
次段回路の誤動作を防ぐことが出来る。
回路の第１の実施例の変形例を示す。図５に於て、図３
と同一の要素は同一の番号で参照され、その説明は省略
される。図５の入力バッファ回路１５Ａに於ては、図３
の入力バッファ回路１５にインバータ４３が付加されて
いる。このインバータ４３とインバータ４１とによっ
て、ポイントＣの電位に対するラッチ回路を構成する。
このような構成に於ては、図４の電位Ｖ１が図３の立ち
上がりエッジ検出器２０のＰ型ＦＥＴ２６をオフする電
位まで上昇しても、電位Ｃ（ポイントＣの電位）はＨＩ
ＧＨ状態に維持される。また図４の電位Ｖ２が図３の立
ち下がりエッジ検出器３０のＮ型ＦＥＴ３６をオフする
電位まで下降しても、電位ＣはＬＯＷ状態に維持され
る。従って、回路の動作が信頼性のあるものとなる。ま
た電源端子ＰＯＷＥＲ−ｏｎに印加される電圧がオフと
なり電源カットされても、ラッチ回路による値保持機能
により出力信号のレベルを維持することが出来るので、
次段回路の誤動作を防ぐことが出来る。
【００７８】またこのように出力にラッチ回路を挿入し
た構成においては、例えば、電源端子ＰＯＷＥＲ−ｏｎ
に印加される電圧によって駆動されるＮ型ＦＥＴ２５と
Ｐ型ＦＥＴ３５とを除去することも出来る。これによっ
て、立ち上がりエッジ検出器２０と立ち下がりエッジ検
出器３０とを交互に、フィードバック信号によって完全
に電源カットして、消費電力削減をはかることが出来
る。
た構成においては、例えば、電源端子ＰＯＷＥＲ−ｏｎ
に印加される電圧によって駆動されるＮ型ＦＥＴ２５と
Ｐ型ＦＥＴ３５とを除去することも出来る。これによっ
て、立ち上がりエッジ検出器２０と立ち下がりエッジ検
出器３０とを交互に、フィードバック信号によって完全
に電源カットして、消費電力削減をはかることが出来
る。
【００７９】図６は、本発明の原理による入力バッファ
回路の第２の実施例を示す。図６に於て、図３と同一の
要素は同一の番号で参照され、その説明は省略される。
図６に於ては、入力バッファ回路１５Ｂは、立ち上がり
エッジ検出器２０、立ち下がりエッジ検出器３０、ＮＡ
ＮＤ回路４４、ＮＯＲ回路４５、Ｐ型ＦＥＴ４６、及び
Ｎ型ＦＥＴ４７を含む。
回路の第２の実施例を示す。図６に於て、図３と同一の
要素は同一の番号で参照され、その説明は省略される。
図６に於ては、入力バッファ回路１５Ｂは、立ち上がり
エッジ検出器２０、立ち下がりエッジ検出器３０、ＮＡ
ＮＤ回路４４、ＮＯＲ回路４５、Ｐ型ＦＥＴ４６、及び
Ｎ型ＦＥＴ４７を含む。
【００８０】ＮＡＮＤ回路４４は、立ち上がりエッジ検
出器２０と立ち下がりエッジ検出器３０との出力である
ポイントＣを一方の入力とし、電源端子ＰＯＷＥＲ−ｏ
ｎに印加される信号を他方の入力とする。またＮＯＲ回
路４５は、立ち上がりエッジ検出器２０と立ち下がりエ
ッジ検出器３０との出力であるポイントＣを一方の入力
とし、電源端子ＰＯＷＥＲ−ｏｎに印加される信号の反
転信号を他方の入力とする。従って、電源端子ＰＯＷＥ
Ｒ−ｏｎにＨＩＧＨ電圧が供給される時（電源オンの
時）には、ＮＡＮＤ回路４４及びＮＯＲ回路４５は共
に、ポイントＣの電位を入力とするインバータとして動
作する。逆に、電源端子ＰＯＷＥＲ−ｏｎにＬＯＷ電圧
が供給される時（電源オフの時）には、ＮＡＮＤ回路４
４は常にＨＩＧＨを出力し、ＮＯＲ回路４５は常にＬＯ
Ｗを出力する。
出器２０と立ち下がりエッジ検出器３０との出力である
ポイントＣを一方の入力とし、電源端子ＰＯＷＥＲ−ｏ
ｎに印加される信号を他方の入力とする。またＮＯＲ回
路４５は、立ち上がりエッジ検出器２０と立ち下がりエ
ッジ検出器３０との出力であるポイントＣを一方の入力
とし、電源端子ＰＯＷＥＲ−ｏｎに印加される信号の反
転信号を他方の入力とする。従って、電源端子ＰＯＷＥ
Ｒ−ｏｎにＨＩＧＨ電圧が供給される時（電源オンの
時）には、ＮＡＮＤ回路４４及びＮＯＲ回路４５は共
に、ポイントＣの電位を入力とするインバータとして動
作する。逆に、電源端子ＰＯＷＥＲ−ｏｎにＬＯＷ電圧
が供給される時（電源オフの時）には、ＮＡＮＤ回路４
４は常にＨＩＧＨを出力し、ＮＯＲ回路４５は常にＬＯ
Ｗを出力する。
【００８１】従って、電源オフの時には、Ｐ型ＦＥＴ４
６及びＮ型ＦＥＴ４７は常にオフとなり、Ｐ型ＦＥＴ４
６のソースとＮ型ＦＥＴ４７のドレイン間に設けられた
出力端子Ｏｕｔには出力が現われない（浮遊状態とな
る）。またこの時、ＮＡＮＤ回路４４の出力をフィード
バック信号とする立ち下がりエッジ検出器３０と、ＮＯ
Ｒ回路４５の出力をフィードバック信号とする立ち上が
りエッジ検出器２０とは、完全に電源カットされて非動
作状態となる。
６及びＮ型ＦＥＴ４７は常にオフとなり、Ｐ型ＦＥＴ４
６のソースとＮ型ＦＥＴ４７のドレイン間に設けられた
出力端子Ｏｕｔには出力が現われない（浮遊状態とな
る）。またこの時、ＮＡＮＤ回路４４の出力をフィード
バック信号とする立ち下がりエッジ検出器３０と、ＮＯ
Ｒ回路４５の出力をフィードバック信号とする立ち上が
りエッジ検出器２０とは、完全に電源カットされて非動
作状態となる。
【００８２】電源オンの時には、立ち上がりエッジ検出
器２０及び立ち下がりエッジ検出器３０の出力であるポ
イントＣの電位が、ＮＡＮＤ回路４４及びＮＯＲ回路４
５によって反転されて、夫々Ｐ型ＦＥＴ４６及びＮ型Ｆ
ＥＴ４７にゲート電圧として供給される。従って、ポイ
ントＣの電位がＨＩＧＨの時、出力端子ＯｕｔにはＨＩ
ＧＨ信号が現われ、ポイントＣの電位がＬＯＷの時、出
力端子ＯｕｔにはＬＯＷ信号が現われる。
器２０及び立ち下がりエッジ検出器３０の出力であるポ
イントＣの電位が、ＮＡＮＤ回路４４及びＮＯＲ回路４
５によって反転されて、夫々Ｐ型ＦＥＴ４６及びＮ型Ｆ
ＥＴ４７にゲート電圧として供給される。従って、ポイ
ントＣの電位がＨＩＧＨの時、出力端子ＯｕｔにはＨＩ
ＧＨ信号が現われ、ポイントＣの電位がＬＯＷの時、出
力端子ＯｕｔにはＬＯＷ信号が現われる。
【００８３】つまり図６の第２の実施例の入力バッファ
回路１５Ｂは、電源オン時には、図３の入力バッファ回
路１５と同一の動作をする。また電源オフ時には、立ち
上がりエッジ検出器２０及び立ち下がりエッジ検出器３
０を非動作状態にして無駄な電力消費を無くすと共に、
出力端子Ｏｕｔを浮遊状態とする。このようにして、第
２の実施例の入力バッファ回路１５Ｂに於ては、電源オ
ン・オフにより入力バッファ回路の動作・非動作を制御
することが出来る。
回路１５Ｂは、電源オン時には、図３の入力バッファ回
路１５と同一の動作をする。また電源オフ時には、立ち
上がりエッジ検出器２０及び立ち下がりエッジ検出器３
０を非動作状態にして無駄な電力消費を無くすと共に、
出力端子Ｏｕｔを浮遊状態とする。このようにして、第
２の実施例の入力バッファ回路１５Ｂに於ては、電源オ
ン・オフにより入力バッファ回路の動作・非動作を制御
することが出来る。
【００８４】上述のように本発明の原理に従えば、高周
波数のクロック信号入力に対して、正確に立ち上がりエ
ッジ及び立ち下がりエッジを検出することが出来る。な
お上述の各実施例の説明は、クロック信号入力を例とし
て与えられたが、クロック信号以外の任意の信号に対し
て本発明の原理を応用できることは明らかである。
波数のクロック信号入力に対して、正確に立ち上がりエ
ッジ及び立ち下がりエッジを検出することが出来る。な
お上述の各実施例の説明は、クロック信号入力を例とし
て与えられたが、クロック信号以外の任意の信号に対し
て本発明の原理を応用できることは明らかである。
【００８５】このような本発明の原理による入力バッフ
ァ回路を用いれば、従来は不可能であった様々なシステ
ム構成が可能となる。以下にそのような構成について説
明する。図７は、本発明の入力バッファ回路をクロック
信号入力に用いた装置を示す。図７の装置５０は、本発
明の原理によるクロック信号入力バッファ回路１５Ｂ
と、マスターラッチ５１及び５２と、スレーブラッチ５
３及び５４と、内部回路５５と、クロック信号ＣＬＫを
反転するインバータ５６を含む。クロック信号入力バッ
ファ回路１５Ｂは、図６の入力バッファ回路１５Ｂに同
一であるので詳細な説明を省略する。マスターラッチ５
１及び５２とスレーブラッチ５３及び５４は、ラッチ型
のデータ入力回路５７を構成する。
ァ回路を用いれば、従来は不可能であった様々なシステ
ム構成が可能となる。以下にそのような構成について説
明する。図７は、本発明の入力バッファ回路をクロック
信号入力に用いた装置を示す。図７の装置５０は、本発
明の原理によるクロック信号入力バッファ回路１５Ｂ
と、マスターラッチ５１及び５２と、スレーブラッチ５
３及び５４と、内部回路５５と、クロック信号ＣＬＫを
反転するインバータ５６を含む。クロック信号入力バッ
ファ回路１５Ｂは、図６の入力バッファ回路１５Ｂに同
一であるので詳細な説明を省略する。マスターラッチ５
１及び５２とスレーブラッチ５３及び５４は、ラッチ型
のデータ入力回路５７を構成する。
【００８６】クロック信号入力バッファ回路１５Ｂは、
上述のように、高周波数のクロック信号入力に対しても
正確に立ち上がりエッジ及び立ち下がりエッジを検出す
ることが出来る。従来の入力バッファ回路（例えば図２
２）に於ては、仮に立ち上がりエッジを正確に検出でき
ても立ち下がりエッジ検出に十分な精度がないので、ク
ロック信号の立ち下がりエッジをデータ入力回路等のタ
イミング制御に用いることが出来ない。しかし図７に示
すように、本発明の入力バッファ回路１５Ｂをクロック
信号入力バッファ回路として用いれば、入力されるクロ
ック信号ＣＬＫの立ち下がりエッジをもタイミング制御
に用いることが出来る。
上述のように、高周波数のクロック信号入力に対しても
正確に立ち上がりエッジ及び立ち下がりエッジを検出す
ることが出来る。従来の入力バッファ回路（例えば図２
２）に於ては、仮に立ち上がりエッジを正確に検出でき
ても立ち下がりエッジ検出に十分な精度がないので、ク
ロック信号の立ち下がりエッジをデータ入力回路等のタ
イミング制御に用いることが出来ない。しかし図７に示
すように、本発明の入力バッファ回路１５Ｂをクロック
信号入力バッファ回路として用いれば、入力されるクロ
ック信号ＣＬＫの立ち下がりエッジをもタイミング制御
に用いることが出来る。
【００８７】図７に示されるように、データ入力回路５
７はラッチによって実現される。このような構成によ
り、クロック信号入力バッファ回路１５Ｂで生じるクロ
ック信号ＣＬＫの遅延をセットアップ時間として用い
て、ラッチ型のデータ入力回路５７のデータ読み込みタ
イミングを設定することが出来る。
７はラッチによって実現される。このような構成によ
り、クロック信号入力バッファ回路１５Ｂで生じるクロ
ック信号ＣＬＫの遅延をセットアップ時間として用い
て、ラッチ型のデータ入力回路５７のデータ読み込みタ
イミングを設定することが出来る。
【００８８】データ入力回路５７の各ラッチは、入力さ
れるクロック信号の立ち上がりエッジでデータ入力をラ
ッチする。即ち、マスターラッチ５１はクロック信号Ｃ
ＬＫが入力されるので、クロック信号ＣＬＫの立ち上が
りでデータ入力をラッチする。スレーブラッチ５３は、
クロック信号ＣＬＫの反転信号／ＣＬＫ（／は信号反転
を示す）が入力されるので、クロック信号ＣＬＫの立ち
下がりで、マスターラッチ５１の出力をラッチする。マ
スターラッチ５２はクロック信号ＣＬＫの反転信号／Ｃ
ＬＫが入力されるので、クロック信号ＣＬＫの立ち下が
りでデータ入力をラッチする。スレーブラッチ５４は、
クロック信号ＣＬＫが入力されるので、クロック信号Ｃ
ＬＫの立ち上がりで、マスターラッチ５２の出力をラッ
チする。このようにしてクロック信号ＣＬＫの立ち上が
りエッジ及び立ち下がりエッジをデータ読み込みタイミ
ングとして用いることによって、クロック信号ＣＬＫの
周波数の２倍の周波数でのデータ信号読み込みが可能と
なる。
れるクロック信号の立ち上がりエッジでデータ入力をラ
ッチする。即ち、マスターラッチ５１はクロック信号Ｃ
ＬＫが入力されるので、クロック信号ＣＬＫの立ち上が
りでデータ入力をラッチする。スレーブラッチ５３は、
クロック信号ＣＬＫの反転信号／ＣＬＫ（／は信号反転
を示す）が入力されるので、クロック信号ＣＬＫの立ち
下がりで、マスターラッチ５１の出力をラッチする。マ
スターラッチ５２はクロック信号ＣＬＫの反転信号／Ｃ
ＬＫが入力されるので、クロック信号ＣＬＫの立ち下が
りでデータ入力をラッチする。スレーブラッチ５４は、
クロック信号ＣＬＫが入力されるので、クロック信号Ｃ
ＬＫの立ち上がりで、マスターラッチ５２の出力をラッ
チする。このようにしてクロック信号ＣＬＫの立ち上が
りエッジ及び立ち下がりエッジをデータ読み込みタイミ
ングとして用いることによって、クロック信号ＣＬＫの
周波数の２倍の周波数でのデータ信号読み込みが可能と
なる。
【００８９】図７に示されるように、データ入力回路５
７でラッチされた入力データは内部回路５５に供給され
る。内部回路５５は例えば、図７の装置がＲＡＭであれ
ばコア回路等に対応する。またクロック信号入力バッフ
ァ回路１５Ｂによって検出されたクロック信号ＣＬＫも
内部回路５５に供給され、内部回路５５でのタイミング
制御に用いることが出来る。
７でラッチされた入力データは内部回路５５に供給され
る。内部回路５５は例えば、図７の装置がＲＡＭであれ
ばコア回路等に対応する。またクロック信号入力バッフ
ァ回路１５Ｂによって検出されたクロック信号ＣＬＫも
内部回路５５に供給され、内部回路５５でのタイミング
制御に用いることが出来る。
【００９０】図７の説明では、データ入力回路５７を例
として説明したが、データ入力回路５７の構成は、クロ
ック信号入力バッファ回路以外の任意の信号入力回路に
用いることが出来ることは明白である。また信号入力回
路だけではなく信号出力回路に於ても、立ち上がりエッ
ジ及び立ち下がりエッジの両エッジを用いて、信号の同
期をとることが可能であることは言うまでもない。
として説明したが、データ入力回路５７の構成は、クロ
ック信号入力バッファ回路以外の任意の信号入力回路に
用いることが出来ることは明白である。また信号入力回
路だけではなく信号出力回路に於ても、立ち上がりエッ
ジ及び立ち下がりエッジの両エッジを用いて、信号の同
期をとることが可能であることは言うまでもない。
【００９１】上述の図７のように、クロック信号ＣＬＫ
の立ち上がりエッジ及び立ち下がりエッジの両方を用い
て同期をとる装置を用いたシステムに於ては、クロック
信号の周波数と入出力信号系の最大動作周波数とを揃え
ることが出来る。従って、このような構成に於ては、シ
ステムを実装するプリント基板の設計が楽になるという
利点がある。
の立ち上がりエッジ及び立ち下がりエッジの両方を用い
て同期をとる装置を用いたシステムに於ては、クロック
信号の周波数と入出力信号系の最大動作周波数とを揃え
ることが出来る。従って、このような構成に於ては、シ
ステムを実装するプリント基板の設計が楽になるという
利点がある。
【００９２】本発明の原理による入力バッファ回路１５
Ｂは、高周波数の信号を用いたデータ伝送に適してい
る。従って、最近ＪＥＤＥＣ（米国電子工業会の下部組
織）によって業界標準化規格として認められた高速小振
幅インターフェース規格ＳＳＴＬ（Stub Series Termin
ated Logic）等に用いることが出来る。このＳＳＴＬに
於ては、システムのパワーダウン時には、信号レベルが
参照基準電圧Ｖｒｅｆと同一レベルになるという問題が
る。
Ｂは、高周波数の信号を用いたデータ伝送に適してい
る。従って、最近ＪＥＤＥＣ（米国電子工業会の下部組
織）によって業界標準化規格として認められた高速小振
幅インターフェース規格ＳＳＴＬ（Stub Series Termin
ated Logic）等に用いることが出来る。このＳＳＴＬに
於ては、システムのパワーダウン時には、信号レベルが
参照基準電圧Ｖｒｅｆと同一レベルになるという問題が
る。
【００９３】図８は、クロック信号ＣＬＫが参照基準電
圧Ｖｒｅｆになった場合の問題点を説明するための図で
ある。図８に示されるように、パワーダウン時には、ク
ロック信号ＣＬＫは参照基準電圧Ｖｒｅｆであるが様々
な要因により微小な雑音が混入される。このようなクロ
ック信号ＣＬＫを例えば、従来の入力バッファ回路（図
２２）に入力すると、入力バッファ回路は、微小な雑音
を信号として検出して誤ったクロック信号を生成してし
まう可能性がある。またクロック信号入力と同様の問題
が、他の信号入力に於ても存在する。
圧Ｖｒｅｆになった場合の問題点を説明するための図で
ある。図８に示されるように、パワーダウン時には、ク
ロック信号ＣＬＫは参照基準電圧Ｖｒｅｆであるが様々
な要因により微小な雑音が混入される。このようなクロ
ック信号ＣＬＫを例えば、従来の入力バッファ回路（図
２２）に入力すると、入力バッファ回路は、微小な雑音
を信号として検出して誤ったクロック信号を生成してし
まう可能性がある。またクロック信号入力と同様の問題
が、他の信号入力に於ても存在する。
【００９４】これに対して、本発明による図６の入力バ
ッファ回路１５Ｂの電源オン・オフを制御する制御信号
を供給することによって、このような中間レベルの問題
を解決することが出来る。以下に、その解決方法を説明
する。図９は、図７の装置に於て信号の中間レベルを解
決する方策を施した装置を示す。図９に於て、図７と同
一の要素は同一の参照番号によって参照され、その説明
は省略される。
ッファ回路１５Ｂの電源オン・オフを制御する制御信号
を供給することによって、このような中間レベルの問題
を解決することが出来る。以下に、その解決方法を説明
する。図９は、図７の装置に於て信号の中間レベルを解
決する方策を施した装置を示す。図９に於て、図７と同
一の要素は同一の参照番号によって参照され、その説明
は省略される。
【００９５】図９の装置５０Ａは、本発明の原理による
クロック信号入力バッファ回路１５Ｂと、内部回路５５
と、クロック信号ＣＬＫを反転するインバータ５６と、
データ入力回路５７と、電源制御ユニット５８を含む。
電源制御ユニット５８には制御信号ＦＬＡＧが入力され
る。制御信号ＦＬＡＧは、正常なクロック信号入力開始
を指示する信号である。図１０に、制御信号ＦＬＡＧと
クロック信号ＣＬＫとのタイミング関係を表すタイムチ
ャートを示す。図１０（Ａ）及び図１０（Ｂ）は、制御
信号ＦＬＡＧとクロック信号ＣＬＫとの各々異なったタ
イミング関係を示す。図１０（Ａ）或いは（Ｂ）に示さ
れるように、クロック信号ＣＬＫが参照基準電圧レベル
Ｖｒｅｆから変化して正常なクロック信号ＣＬＫとなる
タイミングで、制御信号ＦＬＡＧはＨＩＧＨになる。
クロック信号入力バッファ回路１５Ｂと、内部回路５５
と、クロック信号ＣＬＫを反転するインバータ５６と、
データ入力回路５７と、電源制御ユニット５８を含む。
電源制御ユニット５８には制御信号ＦＬＡＧが入力され
る。制御信号ＦＬＡＧは、正常なクロック信号入力開始
を指示する信号である。図１０に、制御信号ＦＬＡＧと
クロック信号ＣＬＫとのタイミング関係を表すタイムチ
ャートを示す。図１０（Ａ）及び図１０（Ｂ）は、制御
信号ＦＬＡＧとクロック信号ＣＬＫとの各々異なったタ
イミング関係を示す。図１０（Ａ）或いは（Ｂ）に示さ
れるように、クロック信号ＣＬＫが参照基準電圧レベル
Ｖｒｅｆから変化して正常なクロック信号ＣＬＫとなる
タイミングで、制御信号ＦＬＡＧはＨＩＧＨになる。
【００９６】図９の電源制御ユニット５８は、制御信号
ＦＬＡＧ入力がＨＩＧＨになる以前は、ＬＯＷレベルの
信号を出力する。このＬＯＷレベルの信号は、クロック
信号入力バッファ回路１５Ｂの電源端子ＰＯＷＥＲ−ｏ
ｎに印加される。従ってクロック信号入力バッファ回路
１５Ｂは、初期状態では非動作状態にある。非動作状態
にあるクロック信号入力バッファ回路１５Ｂは、中間レ
ベルの信号がクロック信号入力として与えられても、誤
ったクロック信号を出力しない。
ＦＬＡＧ入力がＨＩＧＨになる以前は、ＬＯＷレベルの
信号を出力する。このＬＯＷレベルの信号は、クロック
信号入力バッファ回路１５Ｂの電源端子ＰＯＷＥＲ−ｏ
ｎに印加される。従ってクロック信号入力バッファ回路
１５Ｂは、初期状態では非動作状態にある。非動作状態
にあるクロック信号入力バッファ回路１５Ｂは、中間レ
ベルの信号がクロック信号入力として与えられても、誤
ったクロック信号を出力しない。
【００９７】制御信号ＦＬＡＧ入力がＨＩＧＨになった
後は、電源制御ユニット５８はＨＩＧＨ信号を出力す
る。この電源制御ユニット５８のＨＩＧＨ出力は、クロ
ック信号入力バッファ回路１５Ｂの電源端子ＰＯＷＥＲ
−ｏｎに入力されて、クロック信号入力バッファ回路１
５Ｂを動作状態とする。制御信号ＦＬＡＧは正常なクロ
ック信号ＣＬＫの開始時でＨＩＧＨになるので、クロッ
ク信号入力バッファ回路１５Ｂは正常なクロック信号Ｃ
ＬＫを検出して、内部回路５５及びデータ入力回路５７
に検出されたクロック信号ＣＬＫを供給する。
後は、電源制御ユニット５８はＨＩＧＨ信号を出力す
る。この電源制御ユニット５８のＨＩＧＨ出力は、クロ
ック信号入力バッファ回路１５Ｂの電源端子ＰＯＷＥＲ
−ｏｎに入力されて、クロック信号入力バッファ回路１
５Ｂを動作状態とする。制御信号ＦＬＡＧは正常なクロ
ック信号ＣＬＫの開始時でＨＩＧＨになるので、クロッ
ク信号入力バッファ回路１５Ｂは正常なクロック信号Ｃ
ＬＫを検出して、内部回路５５及びデータ入力回路５７
に検出されたクロック信号ＣＬＫを供給する。
【００９８】このように制御信号によって、入力回路の
電源オン・オフを制御することによって、ＳＴＴＬ等の
システムに於て、入力回路が中間レベルの信号を検出し
てしまうことを防ぐことが出来る。なお図１０（Ａ）及
び図１０（Ｂ）に示されたように、クロック信号ＣＬＫ
と制御信号ＦＬＡＧとの間には２つのタイミング関係が
あり得る。データ入力回路５７は、図１０（Ａ）のタイ
ミング関係では、クロック信号ＣＬＫの立ち上がりエッ
ジで最初の信号入力をラッチする。また図１０（Ｂ）の
タイミング関係では、クロック信号の立ち下がりエッジ
で最初の信号入力をラッチする。しかしながら、本発明
に於けるように立ち上がりエッジ及び立ち下がりエッジ
の両エッジで同期をとる方式に於ては、立ち上がりエッ
ジ及び立ち下がりエッジを区別せずに同等に扱うことが
望ましい。
電源オン・オフを制御することによって、ＳＴＴＬ等の
システムに於て、入力回路が中間レベルの信号を検出し
てしまうことを防ぐことが出来る。なお図１０（Ａ）及
び図１０（Ｂ）に示されたように、クロック信号ＣＬＫ
と制御信号ＦＬＡＧとの間には２つのタイミング関係が
あり得る。データ入力回路５７は、図１０（Ａ）のタイ
ミング関係では、クロック信号ＣＬＫの立ち上がりエッ
ジで最初の信号入力をラッチする。また図１０（Ｂ）の
タイミング関係では、クロック信号の立ち下がりエッジ
で最初の信号入力をラッチする。しかしながら、本発明
に於けるように立ち上がりエッジ及び立ち下がりエッジ
の両エッジで同期をとる方式に於ては、立ち上がりエッ
ジ及び立ち下がりエッジを区別せずに同等に扱うことが
望ましい。
【００９９】そこで図１０（Ａ）のようにクロック信号
ＣＬＫの立ち上がりエッジで動作が開始される場合は、
内部回路５５及びデータ入力回路５７に供給するクロッ
ク信号ＣＬＫは、入力クロック信号ＣＬＫと同相とし、
図１０（Ｂ）のようにクロック信号ＣＬＫの立ち下がり
エッジで動作が開始される場合には、内部回路５５及び
データ入力回路５７に供給するクロック信号ＣＬＫは、
入力クロック信号ＣＬＫと逆相とすることが望ましい。
ＣＬＫの立ち上がりエッジで動作が開始される場合は、
内部回路５５及びデータ入力回路５７に供給するクロッ
ク信号ＣＬＫは、入力クロック信号ＣＬＫと同相とし、
図１０（Ｂ）のようにクロック信号ＣＬＫの立ち下がり
エッジで動作が開始される場合には、内部回路５５及び
データ入力回路５７に供給するクロック信号ＣＬＫは、
入力クロック信号ＣＬＫと逆相とすることが望ましい。
【０１００】図１１は、立ち上がりエッジで動作が開始
される場合と立ち下がりエッジで動作が開始される場合
とで、内部に供給されるクロック信号ＣＬＫの位相を変
化させる回路を示す。図１１の回路は、図６の入力バッ
ファ回路１５Ｂ、クロック順序判定回路６０、及びスイ
ッチ回路６１を含む。入力バッファ回路１５Ｂは、入力
されたクロック信号ＣＬＫを検出して、クロック信号Ｃ
ＬＫを出力する。入力バッファ回路１５Ｂから出力され
たクロック信号ＣＬＫと、インバータ５６によって反転
された反転クロック信号／ＣＬＫとは、クロック順序判
定回路６０及びスイッチ回路６１に供給される。
される場合と立ち下がりエッジで動作が開始される場合
とで、内部に供給されるクロック信号ＣＬＫの位相を変
化させる回路を示す。図１１の回路は、図６の入力バッ
ファ回路１５Ｂ、クロック順序判定回路６０、及びスイ
ッチ回路６１を含む。入力バッファ回路１５Ｂは、入力
されたクロック信号ＣＬＫを検出して、クロック信号Ｃ
ＬＫを出力する。入力バッファ回路１５Ｂから出力され
たクロック信号ＣＬＫと、インバータ５６によって反転
された反転クロック信号／ＣＬＫとは、クロック順序判
定回路６０及びスイッチ回路６１に供給される。
【０１０１】クロック順序判定回路６０は、クロック信
号ＣＬＫ及び反転クロック信号／ＣＬＫに加えて、制御
信号ＦＬＡＧを入力として受け取る。クロック順序判定
回路６０は、制御信号ＦＬＡＧがＨＩＧＨの間にクロッ
ク信号がＨＩＧＨからＬＯＷに変化するのか、或いは逆
にＬＯＷからＨＩＧＨに変化するのかを判定する。クロ
ック信号がＨＩＧＨからＬＯＷに変化する場合には、ク
ロック順序判定回路６０は、出力端子Ｌ１にＨＩＧＨ信
号を出力し、また出力端子Ｌ２にＬＯＷ信号を出力す
る。逆にクロック信号がＬＯＷからＨＩＧＨに変化する
場合には、クロック順序判定回路６０は、出力端子Ｌ１
にＬＯＷ信号を出力し、また出力端子Ｌ２にＨＩＧＨ信
号を出力する。
号ＣＬＫ及び反転クロック信号／ＣＬＫに加えて、制御
信号ＦＬＡＧを入力として受け取る。クロック順序判定
回路６０は、制御信号ＦＬＡＧがＨＩＧＨの間にクロッ
ク信号がＨＩＧＨからＬＯＷに変化するのか、或いは逆
にＬＯＷからＨＩＧＨに変化するのかを判定する。クロ
ック信号がＨＩＧＨからＬＯＷに変化する場合には、ク
ロック順序判定回路６０は、出力端子Ｌ１にＨＩＧＨ信
号を出力し、また出力端子Ｌ２にＬＯＷ信号を出力す
る。逆にクロック信号がＬＯＷからＨＩＧＨに変化する
場合には、クロック順序判定回路６０は、出力端子Ｌ１
にＬＯＷ信号を出力し、また出力端子Ｌ２にＨＩＧＨ信
号を出力する。
【０１０２】スイッチ回路６１は、Ｐ型ＦＥＴ６２乃至
６５と、各々のＰ型ＦＥＴに並列に接続されたＮ型ＦＥ
Ｔ６６乃至６９を含む。Ｐ型ＦＥＴ６２及び６４とＮ型
ＦＥＴ６７及び６９には、クロック順序判定回路６０の
出力端子Ｌ１がゲート入力として接続される。Ｐ型ＦＥ
Ｔ６３及び６５とＮ型ＦＥＴ６６及び６８には、クロッ
ク順序判定回路６０の出力端子Ｌ２がゲート入力として
接続される。
６５と、各々のＰ型ＦＥＴに並列に接続されたＮ型ＦＥ
Ｔ６６乃至６９を含む。Ｐ型ＦＥＴ６２及び６４とＮ型
ＦＥＴ６７及び６９には、クロック順序判定回路６０の
出力端子Ｌ１がゲート入力として接続される。Ｐ型ＦＥ
Ｔ６３及び６５とＮ型ＦＥＴ６６及び６８には、クロッ
ク順序判定回路６０の出力端子Ｌ２がゲート入力として
接続される。
【０１０３】クロック信号がＨＩＧＨからＬＯＷに変化
する場合には、出力端子Ｌ１がＨＩＧＨになり出力端子
Ｌ２がＬＯＷになる。従って、Ｐ型ＦＥＴ６３及び６５
とＮ型ＦＥＴ６７及び６９がオンになる。これにより、
スイッチ回路６１の出力端子ＣＬＫ０には反転クロック
信号／ＣＬＫが供給され、出力端子／ＣＬＫ０にはクロ
ック信号ＣＬＫが供給される。
する場合には、出力端子Ｌ１がＨＩＧＨになり出力端子
Ｌ２がＬＯＷになる。従って、Ｐ型ＦＥＴ６３及び６５
とＮ型ＦＥＴ６７及び６９がオンになる。これにより、
スイッチ回路６１の出力端子ＣＬＫ０には反転クロック
信号／ＣＬＫが供給され、出力端子／ＣＬＫ０にはクロ
ック信号ＣＬＫが供給される。
【０１０４】クロック信号がＬＯＷからＨＩＧＨに変化
する場合には、出力端子Ｌ１がＬＯＷになり出力端子Ｌ
２がＨＩＧＨになる。従って、Ｐ型ＦＥＴ６２及び６４
とＮ型ＦＥＴ６６及び６８がオンになる。これにより、
スイッチ回路６１の出力端子ＣＬＫ０にはクロック信号
ＣＬＫが供給され、出力端子／ＣＬＫ０には反転クロッ
ク信号／ＣＬＫが供給される。
する場合には、出力端子Ｌ１がＬＯＷになり出力端子Ｌ
２がＨＩＧＨになる。従って、Ｐ型ＦＥＴ６２及び６４
とＮ型ＦＥＴ６６及び６８がオンになる。これにより、
スイッチ回路６１の出力端子ＣＬＫ０にはクロック信号
ＣＬＫが供給され、出力端子／ＣＬＫ０には反転クロッ
ク信号／ＣＬＫが供給される。
【０１０５】このようにして、立ち上がりエッジで動作
が開始される場合と立ち下がりエッジで動作が開始され
る場合とで、内部に供給されるクロック信号ＣＬＫ０の
位相を逆転させることが出来る。図１１のクロック順序
判定回路６０に於ては、制御信号ＦＬＡＧがオンの間に
クロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化した場
合と、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化
した場合とを識別することが必要になる。
が開始される場合と立ち下がりエッジで動作が開始され
る場合とで、内部に供給されるクロック信号ＣＬＫ０の
位相を逆転させることが出来る。図１１のクロック順序
判定回路６０に於ては、制御信号ＦＬＡＧがオンの間に
クロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化した場
合と、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化
した場合とを識別することが必要になる。
【０１０６】図１２に、クロック信号の変化を識別する
回路の一例を示す。図１２に示すように、ラッチ７１及
びラッチ７０が、制御信号ＦＬＡＧがＨＩＧＨの間に入
力されたクロック信号ＣＬＫのレベルを時系列順に保持
する。即ちクロック信号ＣＬＫがＨＩＧＨからＬＯＷに
変化する場合、ラッチ７１及び７０は各々、ＨＩＧＨ及
びＬＯＷを保持する。ラッチ７１の出力はＡＮＤ回路７
２の一方の入力に供給され、ラッチ回路７０の出力はイ
ンバータ７３を介してＡＮＤ回路７２のもう一方の入力
に供給される。更に、ラッチ７０の出力はＡＮＤ回路７
４の一方の入力に供給され、ラッチ回路７１の出力はイ
ンバータ７５を介してＡＮＤ回路７４のもう一方の入力
に供給される。従ってこの場合、ＡＮＤ回路７２の出力
はＨＩＧＨとなり、ＡＮＤ回路７４の出力はＬＯＷとな
る。
回路の一例を示す。図１２に示すように、ラッチ７１及
びラッチ７０が、制御信号ＦＬＡＧがＨＩＧＨの間に入
力されたクロック信号ＣＬＫのレベルを時系列順に保持
する。即ちクロック信号ＣＬＫがＨＩＧＨからＬＯＷに
変化する場合、ラッチ７１及び７０は各々、ＨＩＧＨ及
びＬＯＷを保持する。ラッチ７１の出力はＡＮＤ回路７
２の一方の入力に供給され、ラッチ回路７０の出力はイ
ンバータ７３を介してＡＮＤ回路７２のもう一方の入力
に供給される。更に、ラッチ７０の出力はＡＮＤ回路７
４の一方の入力に供給され、ラッチ回路７１の出力はイ
ンバータ７５を介してＡＮＤ回路７４のもう一方の入力
に供給される。従ってこの場合、ＡＮＤ回路７２の出力
はＨＩＧＨとなり、ＡＮＤ回路７４の出力はＬＯＷとな
る。
【０１０７】逆に、制御信号ＦＬＡＧがＨＩＧＨの間に
クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化する場
合には、ラッチ７１及び７０は各々ＬＯＷ及びＨＩＧＨ
を保持する。従ってこの場合、ＡＮＤ回路７２の出力は
ＬＯＷになり、ＡＮＤ回路７４の出力はＨＩＧＨにな
る。
クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化する場
合には、ラッチ７１及び７０は各々ＬＯＷ及びＨＩＧＨ
を保持する。従ってこの場合、ＡＮＤ回路７２の出力は
ＬＯＷになり、ＡＮＤ回路７４の出力はＨＩＧＨにな
る。
【０１０８】このようにして、制御信号ＦＬＡＧがオン
の間にクロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化
した場合と、クロック信号ＣＬＫがＬＯＷからＨＩＧＨ
に変化した場合とを識別することが可能となる。前記図
９の装置に於ては、信号入力の中間レベルの問題を回避
するために制御信号ＦＬＡＧを用いた。この図９の装置
の場合、制御信号ＦＬＡＧは装置外部から供給された
が、制御信号ＦＬＡＧを装置内部で生成することが必要
な場合もある。以下にそのような場合について説明す
る。
の間にクロック信号ＣＬＫがＨＩＧＨからＬＯＷに変化
した場合と、クロック信号ＣＬＫがＬＯＷからＨＩＧＨ
に変化した場合とを識別することが可能となる。前記図
９の装置に於ては、信号入力の中間レベルの問題を回避
するために制御信号ＦＬＡＧを用いた。この図９の装置
の場合、制御信号ＦＬＡＧは装置外部から供給された
が、制御信号ＦＬＡＧを装置内部で生成することが必要
な場合もある。以下にそのような場合について説明す
る。
【０１０９】例えばメモリに対する従来のデータ書き込
みに於ては、コントローラからクロック信号をメモリに
供給して、更にそのクロック信号に同期させてアドレス
信号をメモリ供給する。更に、コントローラは、そのク
ロック信号に同期させて書き込みのためのデータ信号を
メモリに供給する。一般に、コントローラには数多くの
メモリチップが接続されるため、クロック信号及びアド
レス信号の供給にはバッファが介される。従って、この
バッファにより遅延のために、メモリが受け取るクロッ
ク信号と書き込みのためのデータ信号とが同期がとれな
くなる可能性がある。このような問題を避けるために、
従来のシステムに於ては、バッファによる遅延が問題と
ならない程度に低い周波数のクロック信号を用いてい
た。つまりバッファ遅延によって、使用可能なクロック
信号の周波数が制限されていた。
みに於ては、コントローラからクロック信号をメモリに
供給して、更にそのクロック信号に同期させてアドレス
信号をメモリ供給する。更に、コントローラは、そのク
ロック信号に同期させて書き込みのためのデータ信号を
メモリに供給する。一般に、コントローラには数多くの
メモリチップが接続されるため、クロック信号及びアド
レス信号の供給にはバッファが介される。従って、この
バッファにより遅延のために、メモリが受け取るクロッ
ク信号と書き込みのためのデータ信号とが同期がとれな
くなる可能性がある。このような問題を避けるために、
従来のシステムに於ては、バッファによる遅延が問題と
ならない程度に低い周波数のクロック信号を用いてい
た。つまりバッファ遅延によって、使用可能なクロック
信号の周波数が制限されていた。
【０１１０】それに対して、図１３のようなシステムが
提案されている。このシステムは、コントローラ１００
とメモリ１１０を含む。コントローラ１００は、コア回
路１０１、システムクロック出力回路１０２、アドレス
／コマンド出力回路１０３、エコークロック出力回路１
０４、エコークロック入力回路１０５、データ出力回路
１０６、及びデータ入力回路１０７を含む。メモリ１１
０は、コア回路１１１、システムクロック入力回路１１
２、アドレス／コマンド入力回路１１３、エコークロッ
ク入力回路１１４、エコークロック出力回路１１５、デ
ータ入力回路１１６、及びデータ出力回路１１７を含
む。
提案されている。このシステムは、コントローラ１００
とメモリ１１０を含む。コントローラ１００は、コア回
路１０１、システムクロック出力回路１０２、アドレス
／コマンド出力回路１０３、エコークロック出力回路１
０４、エコークロック入力回路１０５、データ出力回路
１０６、及びデータ入力回路１０７を含む。メモリ１１
０は、コア回路１１１、システムクロック入力回路１１
２、アドレス／コマンド入力回路１１３、エコークロッ
ク入力回路１１４、エコークロック出力回路１１５、デ
ータ入力回路１１６、及びデータ出力回路１１７を含
む。
【０１１１】コントローラ１００に於て、コア回路１０
１は、システムクロック信号ＳＣＬＫを生成してシステ
ムクロック出力回路１０２に供給すると共に、システム
クロック信号ＳＣＬＫに同期したアドレス／コマンド信
号ＡＤＤ／ＣＭＤを生成してアドレス／コマンド出力回
路１０３に供給する。システムクロック信号ＳＣＬＫ
は、コントローラ１００のシステムクロック出力回路１
０２から、メモリ１１０のシステムクロック入力回路１
１２に供給される。またアドレス／コマンド信号ＡＤＤ
／ＣＭＤは、コントローラ１００のアドレス／コマンド
出力回路１０３から、メモリ１１０のアドレス／コマン
ド入力回路１１３に供給される。このときメモリ１１０
に於て、アドレス／コマンド入力回路１１３は、システ
ムクロック入力回路１１２から供給されるシステムクロ
ック信号ＳＣＬＫに同期させて、アドレス／コマンド信
号ＡＤＤ／ＣＭＤを受け取る。システムクロック入力回
路１１２で受信されたシステムクロック信号ＳＣＬＫ
と、アドレス／コマンド入力回路１１３で受信されたア
ドレス／コマンド信号ＡＤＤ／ＣＭＤとは、メモリ１１
０のコア回路１１１に供給される。
１は、システムクロック信号ＳＣＬＫを生成してシステ
ムクロック出力回路１０２に供給すると共に、システム
クロック信号ＳＣＬＫに同期したアドレス／コマンド信
号ＡＤＤ／ＣＭＤを生成してアドレス／コマンド出力回
路１０３に供給する。システムクロック信号ＳＣＬＫ
は、コントローラ１００のシステムクロック出力回路１
０２から、メモリ１１０のシステムクロック入力回路１
１２に供給される。またアドレス／コマンド信号ＡＤＤ
／ＣＭＤは、コントローラ１００のアドレス／コマンド
出力回路１０３から、メモリ１１０のアドレス／コマン
ド入力回路１１３に供給される。このときメモリ１１０
に於て、アドレス／コマンド入力回路１１３は、システ
ムクロック入力回路１１２から供給されるシステムクロ
ック信号ＳＣＬＫに同期させて、アドレス／コマンド信
号ＡＤＤ／ＣＭＤを受け取る。システムクロック入力回
路１１２で受信されたシステムクロック信号ＳＣＬＫ
と、アドレス／コマンド入力回路１１３で受信されたア
ドレス／コマンド信号ＡＤＤ／ＣＭＤとは、メモリ１１
０のコア回路１１１に供給される。
【０１１２】データ書き込みの際の動作をまず説明す
る。コントローラ１００に於て、コア回路１０１は、エ
コークロック信号ＥＣＬＫを生成してエコークロック出
力回路１０４に供給すると共に、エコークロック信号Ｅ
ＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ
出力回路１０６に供給する。エコークロック信号ＥＣＬ
Ｋは、コントローラ１００のエコークロック出力回路１
０４から、メモリ１１０のエコークロック入力回路１１
４に供給される。またデータ信号ＤＡＴＡは、コントロ
ーラ１００のデータ出力回路１０６から、メモリ１１０
のデータ入力回路１１６に供給される。このときメモリ
１１０に於て、データ入力回路１１６は、エコークロッ
ク入力回路１１４から供給されるエコークロック信号Ｅ
ＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。
データ入力回路１１６で受信されたデータ信号ＤＡＴＡ
は、メモリ１１０のコア回路１１１に供給される。
る。コントローラ１００に於て、コア回路１０１は、エ
コークロック信号ＥＣＬＫを生成してエコークロック出
力回路１０４に供給すると共に、エコークロック信号Ｅ
ＣＬＫに同期したデータ信号ＤＡＴＡを生成してデータ
出力回路１０６に供給する。エコークロック信号ＥＣＬ
Ｋは、コントローラ１００のエコークロック出力回路１
０４から、メモリ１１０のエコークロック入力回路１１
４に供給される。またデータ信号ＤＡＴＡは、コントロ
ーラ１００のデータ出力回路１０６から、メモリ１１０
のデータ入力回路１１６に供給される。このときメモリ
１１０に於て、データ入力回路１１６は、エコークロッ
ク入力回路１１４から供給されるエコークロック信号Ｅ
ＣＬＫに同期させて、データ信号ＤＡＴＡを受け取る。
データ入力回路１１６で受信されたデータ信号ＤＡＴＡ
は、メモリ１１０のコア回路１１１に供給される。
【０１１３】データ読み出しの際の動作を説明する。メ
モリ１１０に於て、コア回路１１１は、エコークロック
信号ＥＣＬＫを生成してエコークロック出力回路１１５
に供給すると共に、エコークロック信号ＥＣＬＫに同期
したデータ信号ＤＡＴＡを生成してデータ出力回路１１
７に供給する。エコークロック信号ＥＣＬＫは、メモリ
１１０のエコークロック出力回路１１５から、コントロ
ーラ１００のエコークロック入力回路１０５に供給され
る。またデータ信号ＤＡＴＡは、メモリ１１０のデータ
出力回路１１７から、コントローラ１００のデータ入力
回路１０７に供給される。このときコントローラ１００
に於て、データ入力回路１０７は、エコークロック入力
回路１０５から供給されるエコークロック信号ＥＣＬＫ
に同期させて、データ信号ＤＡＴＡを受け取る。データ
入力回路１０７で受信されたデータ信号ＤＡＴＡは、コ
ントローラ１００のコア回路１０１に供給される。
モリ１１０に於て、コア回路１１１は、エコークロック
信号ＥＣＬＫを生成してエコークロック出力回路１１５
に供給すると共に、エコークロック信号ＥＣＬＫに同期
したデータ信号ＤＡＴＡを生成してデータ出力回路１１
７に供給する。エコークロック信号ＥＣＬＫは、メモリ
１１０のエコークロック出力回路１１５から、コントロ
ーラ１００のエコークロック入力回路１０５に供給され
る。またデータ信号ＤＡＴＡは、メモリ１１０のデータ
出力回路１１７から、コントローラ１００のデータ入力
回路１０７に供給される。このときコントローラ１００
に於て、データ入力回路１０７は、エコークロック入力
回路１０５から供給されるエコークロック信号ＥＣＬＫ
に同期させて、データ信号ＤＡＴＡを受け取る。データ
入力回路１０７で受信されたデータ信号ＤＡＴＡは、コ
ントローラ１００のコア回路１０１に供給される。
【０１１４】このように、アドレス／コマンド信号ＡＤ
Ｄ／ＣＭＤの入力に使用されるクロック信号（システム
クロック信号ＳＣＬＫ）と、データ信号ＤＡＴＡの入出
力に用いられるクロック信号（エコークロック信号ＥＣ
ＬＫ）とを別々に供給することによって、バッファ遅延
によるクロック周波数の問題を解決することが出来る。
これは、データ入出力専用のクロック信号ＥＣＬＫが供
給されるので、データ信号ＤＡＴＡとシステムクロック
信号ＳＣＬＫとの間で同期をとる必要がなくなるからで
ある。
Ｄ／ＣＭＤの入力に使用されるクロック信号（システム
クロック信号ＳＣＬＫ）と、データ信号ＤＡＴＡの入出
力に用いられるクロック信号（エコークロック信号ＥＣ
ＬＫ）とを別々に供給することによって、バッファ遅延
によるクロック周波数の問題を解決することが出来る。
これは、データ入出力専用のクロック信号ＥＣＬＫが供
給されるので、データ信号ＤＡＴＡとシステムクロック
信号ＳＣＬＫとの間で同期をとる必要がなくなるからで
ある。
【０１１５】このようなシステムに於ても、図８に示さ
れたような、信号の中間レベルによる誤った信号検出の
問題が存在する。特に、エコークロック信号ＥＣＬＫは
一方向ではなく双方向に供給されるので、エコークロッ
ク信号ＥＣＬＫの切り替え時には、信号レベルが中間レ
ベルになることを避けられない。
れたような、信号の中間レベルによる誤った信号検出の
問題が存在する。特に、エコークロック信号ＥＣＬＫは
一方向ではなく双方向に供給されるので、エコークロッ
ク信号ＥＣＬＫの切り替え時には、信号レベルが中間レ
ベルになることを避けられない。
【０１１６】図９のように、制御信号ＦＬＡＧを用いて
入力バッファ回路の電源のオン・オフを制御することに
より、信号の中間レベルの問題を回避することが出来
る。図９に示した装置に於ては、外部から供給された制
御信号ＦＬＡＧを用いて入力バッファ回路を制御してい
た。これを図１３のシステムに適用すると、コントロー
ラ１００が制御信号ＦＬＡＧをメモリ１１０に供給し
て、メモリ１１０は制御信号ＦＬＡＧに基づいてシステ
ムクロック入力回路１１２を制御することになる。しか
しエコークロック信号ＥＣＬＫに対しては、メモリ１１
０内部で制御信号を生成して、この制御信号に基づいて
エコークロック入力回路１１４を制御することが考えら
れる。これはコントローラ１００側でも同様であり、コ
ントローラ１００内部で制御信号を生成して、エコーク
ロック入力回路１０５を制御することが考えられる。
入力バッファ回路の電源のオン・オフを制御することに
より、信号の中間レベルの問題を回避することが出来
る。図９に示した装置に於ては、外部から供給された制
御信号ＦＬＡＧを用いて入力バッファ回路を制御してい
た。これを図１３のシステムに適用すると、コントロー
ラ１００が制御信号ＦＬＡＧをメモリ１１０に供給し
て、メモリ１１０は制御信号ＦＬＡＧに基づいてシステ
ムクロック入力回路１１２を制御することになる。しか
しエコークロック信号ＥＣＬＫに対しては、メモリ１１
０内部で制御信号を生成して、この制御信号に基づいて
エコークロック入力回路１１４を制御することが考えら
れる。これはコントローラ１００側でも同様であり、コ
ントローラ１００内部で制御信号を生成して、エコーク
ロック入力回路１０５を制御することが考えられる。
【０１１７】図１４は、電源制御のための制御信号を生
成する回路の一例を示す。この制御信号生成回路１２０
は、ラッチ１２１−１乃至１２１−１０と、ＮＡＮＤ回
路１２２乃至１３０と、インバータ１３１乃至１４１を
含む。図１４に於ては、一例として、図１３のようなメ
モリ１１０に於てデータ書き込みが行われる際の制御信
号生成を示す。
成する回路の一例を示す。この制御信号生成回路１２０
は、ラッチ１２１−１乃至１２１−１０と、ＮＡＮＤ回
路１２２乃至１３０と、インバータ１３１乃至１４１を
含む。図１４に於ては、一例として、図１３のようなメ
モリ１１０に於てデータ書き込みが行われる際の制御信
号生成を示す。
【０１１８】ラッチ１２１−１乃至１２１−１０は直列
に接続されてシフトレジスタを形成する。奇数番のラッ
チには、ＮＡＮＤ回路１２８及びインバータ１３７を介
してクロック信号ＣＬＫが供給される。偶数番のラッチ
には、ＮＡＮＤ回路１２８とインバータ１３８及び１３
９を介してクロック信号ＣＬＫの反転信号が供給され
る。従って、ラッチ１２１−１乃至１２１−１０よりな
るシフトレジスタは、クロック信号ＣＬＫの半サイクル
毎にデータを右にシフトする。このシフトレジスタに
は、ライト信号ＷＲＩＴＥがインバータ１３１を介して
格納される。
に接続されてシフトレジスタを形成する。奇数番のラッ
チには、ＮＡＮＤ回路１２８及びインバータ１３７を介
してクロック信号ＣＬＫが供給される。偶数番のラッチ
には、ＮＡＮＤ回路１２８とインバータ１３８及び１３
９を介してクロック信号ＣＬＫの反転信号が供給され
る。従って、ラッチ１２１−１乃至１２１−１０よりな
るシフトレジスタは、クロック信号ＣＬＫの半サイクル
毎にデータを右にシフトする。このシフトレジスタに
は、ライト信号ＷＲＩＴＥがインバータ１３１を介して
格納される。
【０１１９】ＮＡＮＤ回路１２２乃至１２６は、シフト
レジスタ内に格納されシフトされるライト信号に基づい
て、適切なタイミングを検出する。検出されたタイミン
グは、インバータ１３２、１３４、及び１３６を介して
ＮＡＮＤ回路１２７に入力される。ＮＡＮＤ回路１２７
の出力はＮＡＮＤ回路１２８の一方の入力に供給され、
ＮＡＮＤ回路１２８のもう一方の入力にはクロック信号
ＣＬＫが入力される。これにより、ＮＡＮＤ回路１３
２、１３４、及び１３６によって検出されたタイミング
に於ては、新たなライト信号ＷＲＩＴＥを受け付けな
い。
レジスタ内に格納されシフトされるライト信号に基づい
て、適切なタイミングを検出する。検出されたタイミン
グは、インバータ１３２、１３４、及び１３６を介して
ＮＡＮＤ回路１２７に入力される。ＮＡＮＤ回路１２７
の出力はＮＡＮＤ回路１２８の一方の入力に供給され、
ＮＡＮＤ回路１２８のもう一方の入力にはクロック信号
ＣＬＫが入力される。これにより、ＮＡＮＤ回路１３
２、１３４、及び１３６によって検出されたタイミング
に於ては、新たなライト信号ＷＲＩＴＥを受け付けな
い。
【０１２０】ＮＡＮＤ回路１２３乃至１２５で検出され
たタイミングは、対応するインバータ１３３乃至１３５
を介して、ＮＡＮＤ回路１２９に入力される。ＮＡＮＤ
回路１２９の出力はインバータ１４０によって反転され
て、電源制御信号ＰＯＷＥＲとなる。またＮＡＮＤ回路
１２３によって検出されたタイミングはＮＡＮＤ回路１
３０の一方の入力に供給され、もう一方の入力にはクロ
ック信号が供給される。ＮＡＮＤ回路１３０の出力はイ
ンバータ１４１によって反転されて、信号読み込みを指
定する制御信号ＤＤ−ＦＬＡＧとなる。この制御信号Ｄ
Ｄ−ＦＬＡＧについては後述する。
たタイミングは、対応するインバータ１３３乃至１３５
を介して、ＮＡＮＤ回路１２９に入力される。ＮＡＮＤ
回路１２９の出力はインバータ１４０によって反転され
て、電源制御信号ＰＯＷＥＲとなる。またＮＡＮＤ回路
１２３によって検出されたタイミングはＮＡＮＤ回路１
３０の一方の入力に供給され、もう一方の入力にはクロ
ック信号が供給される。ＮＡＮＤ回路１３０の出力はイ
ンバータ１４１によって反転されて、信号読み込みを指
定する制御信号ＤＤ−ＦＬＡＧとなる。この制御信号Ｄ
Ｄ−ＦＬＡＧについては後述する。
【０１２１】このようにして生成された電源制御信号Ｐ
ＯＷＥＲによって、図１３のエコークロック入力回路１
１４が制御される。図１３に於ては、エコークロック入
力回路１１４に対する電源制御が、コア回路１１１から
向かう点線の矢印で示されている。図１４と同様の回路
を各コマンドに対して用意しておけば、電源制御信号Ｐ
ＯＷＥＲ（及び制御信号ＤＤ−ＦＬＡＧ）生成のタイミ
ングを、メモリ１１０に供給されたコマンド（図１４の
例においてはライトコマンド）に応じて生成することが
出来る。従って、コマンドの種類に応じて、適切なタイ
ミングで各制御信号を生成することが出来る。また図１
４と同様の回路が、図１３のコントローラに於ても使用
することが出来る。これによるエコークロック入力回路
１０５に対する電源制御を、コントローラ１００のコア
回路１０１から向かう点線の矢印で示す。
ＯＷＥＲによって、図１３のエコークロック入力回路１
１４が制御される。図１３に於ては、エコークロック入
力回路１１４に対する電源制御が、コア回路１１１から
向かう点線の矢印で示されている。図１４と同様の回路
を各コマンドに対して用意しておけば、電源制御信号Ｐ
ＯＷＥＲ（及び制御信号ＤＤ−ＦＬＡＧ）生成のタイミ
ングを、メモリ１１０に供給されたコマンド（図１４の
例においてはライトコマンド）に応じて生成することが
出来る。従って、コマンドの種類に応じて、適切なタイ
ミングで各制御信号を生成することが出来る。また図１
４と同様の回路が、図１３のコントローラに於ても使用
することが出来る。これによるエコークロック入力回路
１０５に対する電源制御を、コントローラ１００のコア
回路１０１から向かう点線の矢印で示す。
【０１２２】図１５は、上述のようにして生成された制
御信号ＤＤ−ＦＬＡＧと、エコークロック信号ＥＣＬＫ
とのタイミング関係を示すタイムチャートである。図１
５（Ａ）及び（Ｂ）には、異なった２つのタイミング関
係が示される。制御信号ＤＤ−ＦＬＡＧは、エコークロ
ック信号ＥＣＬＫに同期させてデータ信号ＤＡＴＡを読
み込む際に、データ読み込みの開始タイミングを指定す
るための信号である。エコークロック信号ＥＣＬＫのパ
ルス幅を１サイクルとして、この制御信号ＤＤ−ＦＬＡ
Ｇの長さは１サイクル以上であり、かつ、エコークロッ
ク信号ＥＣＬＫが中間レベルからＬＯＷレベルに移って
次にＨＩＧＨレベルになる間にエコークロック信号ＥＣ
ＬＫがＬＯＷである間の長さプラス１サイクル以下であ
る。図１５（Ａ）及び（Ｂ）には、最大長の場合、即ち
エコークロック信号ＥＣＬＫがＬＯＷである間の長さプ
ラス１サイクルである場合を示す。即ち、図１５（Ａ）
及び（Ｂ）に於ては、エコークロック信号ＥＣＬＫは、
中間レベルからＬＯＷレベルになると２サイクルの間Ｌ
ＯＷを維持し、その後ＨＩＧＨレベルになる。従って、
制御信号ＤＤ−ＦＬＡＧの幅は、３（＝２＋１）サイク
ルとなる。
御信号ＤＤ−ＦＬＡＧと、エコークロック信号ＥＣＬＫ
とのタイミング関係を示すタイムチャートである。図１
５（Ａ）及び（Ｂ）には、異なった２つのタイミング関
係が示される。制御信号ＤＤ−ＦＬＡＧは、エコークロ
ック信号ＥＣＬＫに同期させてデータ信号ＤＡＴＡを読
み込む際に、データ読み込みの開始タイミングを指定す
るための信号である。エコークロック信号ＥＣＬＫのパ
ルス幅を１サイクルとして、この制御信号ＤＤ−ＦＬＡ
Ｇの長さは１サイクル以上であり、かつ、エコークロッ
ク信号ＥＣＬＫが中間レベルからＬＯＷレベルに移って
次にＨＩＧＨレベルになる間にエコークロック信号ＥＣ
ＬＫがＬＯＷである間の長さプラス１サイクル以下であ
る。図１５（Ａ）及び（Ｂ）には、最大長の場合、即ち
エコークロック信号ＥＣＬＫがＬＯＷである間の長さプ
ラス１サイクルである場合を示す。即ち、図１５（Ａ）
及び（Ｂ）に於ては、エコークロック信号ＥＣＬＫは、
中間レベルからＬＯＷレベルになると２サイクルの間Ｌ
ＯＷを維持し、その後ＨＩＧＨレベルになる。従って、
制御信号ＤＤ−ＦＬＡＧの幅は、３（＝２＋１）サイク
ルとなる。
【０１２３】データ信号ＤＡＴＡの読み込み開始のタイ
ミングは、制御信号ＤＤ−ＦＬＡＧ及びエコークロック
信号ＥＣＬＫとの論理積をとり、最初に論理積が１とな
るタイミングである。即ち、図１５（Ａ）及び（Ｂ）に
於ては、斜線で示されたエコークロック信号ＥＣＬＫの
タイミングで、データ信号ＤＡＴＡの読み込みが開始さ
れることになる。図１５（Ａ）及び（Ｂ）に示されるよ
うに、最大長の制御信号ＤＤ−ＦＬＡＧの場合、最大で
２サイクルのスキューが許される。即ち、図１４の回路
で制御信号ＤＤ−ＦＬＡＧを生成して、データ信号ＤＡ
ＴＡの読み込みタイミングを規定する際、コントローラ
１００からメモリ１１０に供給されるエコークロック信
号ＥＣＬＫと、メモリ１１０内部で生成された制御信号
ＤＤ−ＦＬＡＧとの間には、２サイクル分のずれを許す
ことが出来る。この自由度のために、システム全体の設
計が容易になる。
ミングは、制御信号ＤＤ−ＦＬＡＧ及びエコークロック
信号ＥＣＬＫとの論理積をとり、最初に論理積が１とな
るタイミングである。即ち、図１５（Ａ）及び（Ｂ）に
於ては、斜線で示されたエコークロック信号ＥＣＬＫの
タイミングで、データ信号ＤＡＴＡの読み込みが開始さ
れることになる。図１５（Ａ）及び（Ｂ）に示されるよ
うに、最大長の制御信号ＤＤ−ＦＬＡＧの場合、最大で
２サイクルのスキューが許される。即ち、図１４の回路
で制御信号ＤＤ−ＦＬＡＧを生成して、データ信号ＤＡ
ＴＡの読み込みタイミングを規定する際、コントローラ
１００からメモリ１１０に供給されるエコークロック信
号ＥＣＬＫと、メモリ１１０内部で生成された制御信号
ＤＤ−ＦＬＡＧとの間には、２サイクル分のずれを許す
ことが出来る。この自由度のために、システム全体の設
計が容易になる。
【０１２４】図１４の回路に於ては、制御信号ＤＤ−Ｆ
ＬＡＧの出力タイミングは回路の結線によって固定され
ていたが、これを所定のプログラムによって制御可能に
することが考えられる。図１６は、制御信号ＤＤ−ＦＬ
ＡＧのタイミングを所定のプログラムによって制御可能
な回路の一例を示す。図１６の回路は、第１のタイミン
グ回路１５０と第２のタイミング回路１６０を含む。
ＬＡＧの出力タイミングは回路の結線によって固定され
ていたが、これを所定のプログラムによって制御可能に
することが考えられる。図１６は、制御信号ＤＤ−ＦＬ
ＡＧのタイミングを所定のプログラムによって制御可能
な回路の一例を示す。図１６の回路は、第１のタイミン
グ回路１５０と第２のタイミング回路１６０を含む。
【０１２５】第１のタイミング回路１５０は、ラッチ１
５１−１乃至１５１−５、ＮＯＲ回路１５２−１乃至１
５２−４、ＮＡＮＤ回路１５３−１乃至１５３−５、レ
ジスタ１５４−１及び１５４−２、インバータ１５５−
１乃至１５５−５を含む。ラッチ１５１−１乃至１５１
−５は、図１４の回路と同様に直列に接続されてシフト
レジスタを形成する。クロック信号ＣＬＫが、インバー
タ１５５−３或いはインバ−タ１５５−４及び１５５−
５を介して、ラッチ１５１−１乃至１５１−５に供給さ
れる。シフトレジスタに読み込まれたコマンドＣＭＤ
は、クロックの半サイクル毎に右にシフトされる。ＮＡ
ＮＤ回路１５３−１乃至１５３−４は、シフトレジスタ
に格納されたデータを入力として、対応する適当なタイ
ミングを検出する。
５１−１乃至１５１−５、ＮＯＲ回路１５２−１乃至１
５２−４、ＮＡＮＤ回路１５３−１乃至１５３−５、レ
ジスタ１５４−１及び１５４−２、インバータ１５５−
１乃至１５５−５を含む。ラッチ１５１−１乃至１５１
−５は、図１４の回路と同様に直列に接続されてシフト
レジスタを形成する。クロック信号ＣＬＫが、インバー
タ１５５−３或いはインバ−タ１５５−４及び１５５−
５を介して、ラッチ１５１−１乃至１５１−５に供給さ
れる。シフトレジスタに読み込まれたコマンドＣＭＤ
は、クロックの半サイクル毎に右にシフトされる。ＮＡ
ＮＤ回路１５３−１乃至１５３−４は、シフトレジスタ
に格納されたデータを入力として、対応する適当なタイ
ミングを検出する。
【０１２６】レジスタ１５４−１及び１５４−２に設定
されたデータによって、所定のタイミングを設定する。
レジスタ１５４−１及び１５４−２に設定されたデータ
は、ＮＯＲ回路１５２−１乃至１５２−４によってデコ
ードされ、ＮＡＮＤ回路１５３−１乃至１５３−４のう
ちで、設定されたタイミングに対応する一つをアクティ
ブにする。選択されたタイミングの信号は、ＮＡＮＤ回
路１５３−５を介して第２のタイミング回路１６０に供
給される。
されたデータによって、所定のタイミングを設定する。
レジスタ１５４−１及び１５４−２に設定されたデータ
は、ＮＯＲ回路１５２−１乃至１５２−４によってデコ
ードされ、ＮＡＮＤ回路１５３−１乃至１５３−４のう
ちで、設定されたタイミングに対応する一つをアクティ
ブにする。選択されたタイミングの信号は、ＮＡＮＤ回
路１５３−５を介して第２のタイミング回路１６０に供
給される。
【０１２７】第２のタイミング回路は、ラッチ１６１−
１乃至１６１−１６、スイッチ回路１６２−１乃至１６
２−１６、レジスタ１６３−１乃至１６３−４、インバ
ータ１６４−１乃至１６４−１２、ＮＡＮＤ回路１６５
−１乃至１６５−４を含む。第２のタイミング回路に於
て、レジスタ１６３−１乃至１６３−４及びスイッチ回
路１６２−１乃至１６２−１６を除く部分は、図１４の
回路と機能的に同一であるので説明を省略する。
１乃至１６１−１６、スイッチ回路１６２−１乃至１６
２−１６、レジスタ１６３−１乃至１６３−４、インバ
ータ１６４−１乃至１６４−１２、ＮＡＮＤ回路１６５
−１乃至１６５−４を含む。第２のタイミング回路に於
て、レジスタ１６３−１乃至１６３−４及びスイッチ回
路１６２−１乃至１６２−１６を除く部分は、図１４の
回路と機能的に同一であるので説明を省略する。
【０１２８】レジスタ１６３−１乃至１６３−４に設定
されたデータによって、所定のタイミングを設定する。
レジスタ１６３−１乃至１６３−４に設定されたデータ
及びインバータ１６４−１乃至１６４−４によって反転
されたデータは、各デコード組合せで、スイッチ回路１
６２−１乃至１６２−１６に供給される。各スイッチ回
路は、レジスタに設定されたデータを入力とするＮＯＲ
回路１７０と、ＮＯＲ回路１７０の出力を受けるインバ
ータ１７１と、ＮＯＲ回路１７０及びインバータ１７１
により各々駆動されるＮ型ＦＥＴ１７２とＰ型ＦＥＴ１
７３を含む。このスイッチ回路に於て、ＮＯＲ回路１７
０の入力信号が全てＬＯＷのとき、Ｎ型ＦＥＴ１７２と
Ｐ型ＦＥＴ１７３とが導通状態となる。これによりラッ
チ１６１−１乃至１６１−１６のうちで、導通状態とな
ったスイッチ回路に対応する一つからの出力が、インバ
ータ１６４−５及び１６４−６を介して、制御信号ＤＤ
−ＦＬＡＧとして出力される。
されたデータによって、所定のタイミングを設定する。
レジスタ１６３−１乃至１６３−４に設定されたデータ
及びインバータ１６４−１乃至１６４−４によって反転
されたデータは、各デコード組合せで、スイッチ回路１
６２−１乃至１６２−１６に供給される。各スイッチ回
路は、レジスタに設定されたデータを入力とするＮＯＲ
回路１７０と、ＮＯＲ回路１７０の出力を受けるインバ
ータ１７１と、ＮＯＲ回路１７０及びインバータ１７１
により各々駆動されるＮ型ＦＥＴ１７２とＰ型ＦＥＴ１
７３を含む。このスイッチ回路に於て、ＮＯＲ回路１７
０の入力信号が全てＬＯＷのとき、Ｎ型ＦＥＴ１７２と
Ｐ型ＦＥＴ１７３とが導通状態となる。これによりラッ
チ１６１−１乃至１６１−１６のうちで、導通状態とな
ったスイッチ回路に対応する一つからの出力が、インバ
ータ１６４−５及び１６４−６を介して、制御信号ＤＤ
−ＦＬＡＧとして出力される。
【０１２９】このようにして、制御信号ＤＤ−ＦＬＡＧ
の生成のタイミングを、レジスタに格納されたデ−タに
応じて調整することが可能となる。制御信号ＤＤ−ＦＬ
ＡＧのタイミングを所定のプログラム（データ）により
制御出来るので、柔軟なシステム設計を行うことが可能
となる。
の生成のタイミングを、レジスタに格納されたデ−タに
応じて調整することが可能となる。制御信号ＤＤ−ＦＬ
ＡＧのタイミングを所定のプログラム（データ）により
制御出来るので、柔軟なシステム設計を行うことが可能
となる。
【０１３０】図１５に於て、制御信号ＤＤ−ＦＬＡＧに
は、ある程度の時間ずれを容認可能であることを説明し
た。しかし制御信号ＤＤ−ＦＬＡＧとエコークロック信
号ＥＣＬＫとによって設定される開始タイミングで読み
込まれたデータには、基本的に１サイクル分の時間ずれ
しか容認できない。
は、ある程度の時間ずれを容認可能であることを説明し
た。しかし制御信号ＤＤ−ＦＬＡＧとエコークロック信
号ＥＣＬＫとによって設定される開始タイミングで読み
込まれたデータには、基本的に１サイクル分の時間ずれ
しか容認できない。
【０１３１】図１３を再び参照して、メモリ１１０のコ
ア回路１１１は、システムクロック信号ＳＣＬＫによっ
て駆動される。従って、エコークロック信号ＥＣＬＫと
システムクロック信号ＳＣＬＫとの間のスキュー（ず
れ）が、１サイクル以上あると、エコークロック信号Ｅ
ＣＬＫに基づいて読み込まれたデータを、コア回路１１
１内のメモリコア部分に正常に書き込むことが出来な
い。
ア回路１１１は、システムクロック信号ＳＣＬＫによっ
て駆動される。従って、エコークロック信号ＥＣＬＫと
システムクロック信号ＳＣＬＫとの間のスキュー（ず
れ）が、１サイクル以上あると、エコークロック信号Ｅ
ＣＬＫに基づいて読み込まれたデータを、コア回路１１
１内のメモリコア部分に正常に書き込むことが出来な
い。
【０１３２】この問題を解決するために、読み込まれた
データのシリアル・パラレル変換を行う。図１７に、シ
リアル・パラレル変換を行う回路を示す。また図１８
に、図１７の回路動作を示すタイムチャートを示す。図
１７の回路は、入力バッファ１８０、ラッチ１８１−１
乃至１８１−４、ラッチ１８２−１乃至１８２−４、信
号線ＳＬ１及びＳＬ２、書き込みアンプラッチ１８３−
１乃至１８３−４、第１のクロック生成器１８４、第２
のクロック生成器１８５を含む。
データのシリアル・パラレル変換を行う。図１７に、シ
リアル・パラレル変換を行う回路を示す。また図１８
に、図１７の回路動作を示すタイムチャートを示す。図
１７の回路は、入力バッファ１８０、ラッチ１８１−１
乃至１８１−４、ラッチ１８２−１乃至１８２−４、信
号線ＳＬ１及びＳＬ２、書き込みアンプラッチ１８３−
１乃至１８３−４、第１のクロック生成器１８４、第２
のクロック生成器１８５を含む。
【０１３３】図１７及び図１８を参照して、入力バッフ
ァ１８０は、エコークロック信号ＥＣＬＫに同期させ
て、データＲ１乃至Ｒ４を順番に読み込む。データＲ１
乃至Ｒ４は各々、エコークロック信号ＥＣＬＫを基にし
て第１のクロック生成器１８４が生成したクロックΦ１
乃至Φ４によって、ラッチ１８１−１乃至１８１−４に
読み込まれる。ラッチ１８１−１乃至１８１−４に読み
込まれたデータＲ１乃至Ｒ４は、図１８に示されるよう
に、次のデータが読み込まれるまで４サイクルの間保持
される。従って、ラッチ１８１−１乃至１８１−４に保
持されているデータＲ１乃至Ｒ４を、システムクロック
信号ＳＣＬＫから生成されたクロック信号を用いて検出
すれば、エコークロック信号ＥＣＬＫとシステムクロッ
ク信号ＳＣＬＫとの間に１サイクル以上のずれがあって
も、正しいデータ検出ができる。
ァ１８０は、エコークロック信号ＥＣＬＫに同期させ
て、データＲ１乃至Ｒ４を順番に読み込む。データＲ１
乃至Ｒ４は各々、エコークロック信号ＥＣＬＫを基にし
て第１のクロック生成器１８４が生成したクロックΦ１
乃至Φ４によって、ラッチ１８１−１乃至１８１−４に
読み込まれる。ラッチ１８１−１乃至１８１−４に読み
込まれたデータＲ１乃至Ｒ４は、図１８に示されるよう
に、次のデータが読み込まれるまで４サイクルの間保持
される。従って、ラッチ１８１−１乃至１８１−４に保
持されているデータＲ１乃至Ｒ４を、システムクロック
信号ＳＣＬＫから生成されたクロック信号を用いて検出
すれば、エコークロック信号ＥＣＬＫとシステムクロッ
ク信号ＳＣＬＫとの間に１サイクル以上のずれがあって
も、正しいデータ検出ができる。
【０１３４】図１７の例においては、第２のクロック生
成器１８５が、システムクロック信号ＳＣＬＫを基にし
て、図１８に示されるようなクロックΦ５及び／Φ５を
生成する。このクロックΦ５或いは／Φ５を用いて、ラ
ッチ１８２−１乃至１８２−４は各々、ラッチ１８１−
１乃至１８１−４のデータを読み込む。ラッチ１８２−
１及び１８２−３は、格納されたデータを信号線ＳＬ１
に出力し、ラッチ１８２−２及び１８２−４は、格納さ
れたデータを信号線ＳＬ２に出力する。図１８に、デー
タ信号線ＳＬ１及びＳＬ２に出力されたデータを示す。
図１８に示されるように、データ信号線ＳＬ１及びＳＬ
２には、データは所定の順番でシリアルに出力される。
成器１８５が、システムクロック信号ＳＣＬＫを基にし
て、図１８に示されるようなクロックΦ５及び／Φ５を
生成する。このクロックΦ５或いは／Φ５を用いて、ラ
ッチ１８２−１乃至１８２−４は各々、ラッチ１８１−
１乃至１８１−４のデータを読み込む。ラッチ１８２−
１及び１８２−３は、格納されたデータを信号線ＳＬ１
に出力し、ラッチ１８２−２及び１８２−４は、格納さ
れたデータを信号線ＳＬ２に出力する。図１８に、デー
タ信号線ＳＬ１及びＳＬ２に出力されたデータを示す。
図１８に示されるように、データ信号線ＳＬ１及びＳＬ
２には、データは所定の順番でシリアルに出力される。
【０１３５】クロックΦ５によってデータＲ１及びＲ２
を検出する際、クロックΦ５のタイミングは、ラッチ１
８１−１がデータＲ１を保持してかつラッチ１８１−２
がデータＲ２を保持する期間であればよい。またクロッ
ク／Φ５によってデータＲ３及びＲ４を検出する際、ク
ロック／Φ５のタイミングは、ラッチ１８１−３がデー
タＲ３を保持してかつラッチ１８１−４がデータＲ４を
保持する期間であればよい。従って、システムクロック
信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のタ
イミングのずれを、ある程度許容することが出来る。
を検出する際、クロックΦ５のタイミングは、ラッチ１
８１−１がデータＲ１を保持してかつラッチ１８１−２
がデータＲ２を保持する期間であればよい。またクロッ
ク／Φ５によってデータＲ３及びＲ４を検出する際、ク
ロック／Φ５のタイミングは、ラッチ１８１−３がデー
タＲ３を保持してかつラッチ１８１−４がデータＲ４を
保持する期間であればよい。従って、システムクロック
信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間のタ
イミングのずれを、ある程度許容することが出来る。
【０１３６】図１７の例においては、第２のクロック生
成器１８５は更に、システムクロック信号ＳＣＬＫを基
にして、図１８に示されるクロックΦ６及び／Φ６を生
成する。このクロックΦ６及び／Φ６用いて、書き込み
アンプラッチ１８３−１乃至１８３−４は、信号線ＳＬ
１及び信号線ＳＬ２に現われるデータを読み込む。
成器１８５は更に、システムクロック信号ＳＣＬＫを基
にして、図１８に示されるクロックΦ６及び／Φ６を生
成する。このクロックΦ６及び／Φ６用いて、書き込み
アンプラッチ１８３−１乃至１８３−４は、信号線ＳＬ
１及び信号線ＳＬ２に現われるデータを読み込む。
【０１３７】Φ６の立ち上がりでデータを読み込む書き
込みアンプラッチ１８３−１及び１８３−３に於て、Φ
６をクロックとして用いてデータＲ１及びＲ２を半サイ
クルシフトしてやれば、図１８の書き込みアンプラッチ
１８３−１乃至１８３−４に示されるように、データＲ
１乃至Ｒ４を同一のタイミングで切り替わる信号とする
ことも出来る。
込みアンプラッチ１８３−１及び１８３−３に於て、Φ
６をクロックとして用いてデータＲ１及びＲ２を半サイ
クルシフトしてやれば、図１８の書き込みアンプラッチ
１８３−１乃至１８３−４に示されるように、データＲ
１乃至Ｒ４を同一のタイミングで切り替わる信号とする
ことも出来る。
【０１３８】このようにして、読み込んだデータをシリ
アル・パラレル変換することによって、システムクロッ
ク信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間の
スキューをある程度許容しながらも、システムクロック
信号ＳＣＬＫによる正しいデータ検出が可能となる。
アル・パラレル変換することによって、システムクロッ
ク信号ＳＣＬＫとエコークロック信号ＥＣＬＫとの間の
スキューをある程度許容しながらも、システムクロック
信号ＳＣＬＫによる正しいデータ検出が可能となる。
【０１３９】図１３を再び参照して、前述のように、デ
ータ読み出しの場合にはメモリ１１０のコア回路１１１
に於て、エコークロック信号ＥＣＬＫを生成する必要が
ある。この生成されるエコークロック信号ＥＣＬＫは、
メモリ１１０に入力されるシステムクロック信号ＳＣＬ
Ｋと所定のタイミング関係に設定されることが望まし
い。
ータ読み出しの場合にはメモリ１１０のコア回路１１１
に於て、エコークロック信号ＥＣＬＫを生成する必要が
ある。この生成されるエコークロック信号ＥＣＬＫは、
メモリ１１０に入力されるシステムクロック信号ＳＣＬ
Ｋと所定のタイミング関係に設定されることが望まし
い。
【０１４０】図１９に、システムクロック信号ＳＣＬＫ
と所定の位相関係でエコークロック信号ＥＣＬＫを生成
する回路を示す。図１９の回路は、システムクロック入
力回路１１２（図１３参照）、エコークロック出力回路
１１５（図１３参照）、ＤＬＬ（Delay Latched Loop）
２１０及び２２０、位相比較器２３１及び２３２、ＸＯ
Ｒ回路２３３、ＡＮＤ回路２３４及び２３５を含む。
と所定の位相関係でエコークロック信号ＥＣＬＫを生成
する回路を示す。図１９の回路は、システムクロック入
力回路１１２（図１３参照）、エコークロック出力回路
１１５（図１３参照）、ＤＬＬ（Delay Latched Loop）
２１０及び２２０、位相比較器２３１及び２３２、ＸＯ
Ｒ回路２３３、ＡＮＤ回路２３４及び２３５を含む。
【０１４１】ＤＬＬ２１０は、ディレイライン２１１及
び２１２、レジスタアレー２１３、及びレジスタ制御器
２１４を含む。レジスタ制御器２１４は、位相比較器２
３１からの位相比較結果を入力として、それに基づいて
レジスタアレー２１３を制御する。レジスタアレー２１
３は、ディレイライン２１１及び２１２に含まれる遅延
素子の段数を変化させて、ディレイライン２１１及び２
１２を通過する信号の遅延を制御する。このＤＬＬ２１
０は、システムクロック信号ＳＣＬＫを位相にして１８
０度遅らせた信号を生成するために用いられる。
び２１２、レジスタアレー２１３、及びレジスタ制御器
２１４を含む。レジスタ制御器２１４は、位相比較器２
３１からの位相比較結果を入力として、それに基づいて
レジスタアレー２１３を制御する。レジスタアレー２１
３は、ディレイライン２１１及び２１２に含まれる遅延
素子の段数を変化させて、ディレイライン２１１及び２
１２を通過する信号の遅延を制御する。このＤＬＬ２１
０は、システムクロック信号ＳＣＬＫを位相にして１８
０度遅らせた信号を生成するために用いられる。
【０１４２】システムクロック入力回路１１２で検出さ
れたシステムクロック信号ＳＣＬＫは、ＡＮＤ回路２３
４を介して、ＤＬＬ２１０と位相比較器２３１及び２３
２に入力される。ＤＬＬ２１０に供給されたシステムク
ロック信号ＳＣＬＫは、ディレイライン２１２を通り遅
延時間Ｔ１だけ遅延する。このディレイライン２１２か
ら出力されるＴ１遅れたシステムクロック信号ＳＣＬＫ
は、ディレイライン２１１に入力され、更に遅延時間Ｔ
１だけ遅延する。従って、ディレイライン２１１の出力
は、２Ｔ１だけ遅延したシステムクロック信号ＳＣＬＫ
となる。この２Ｔ１遅延したシステムクロック信号ＳＣ
ＬＫは、位相比較器２３１に入力される。位相比較器２
３１は、２Ｔ１遅延したシステムクロック信号ＳＣＬＫ
と元のシステムクロック信号ＳＣＬＫとを位相比較し
て、両者の位相が等しくなるようにＤＬＬ２１０を制御
する。この結果、遅延時間２Ｔ１は位相にして３６０度
（１クロックサイクル）になるよう調整される。ＤＬＬ
２１０のディレイライン２１２から出力される１８０度
（遅延時間Ｔ１）遅れたシステムクロック信号ＳＣＬＫ
は、ＤＬＬ２２０に入力される。
れたシステムクロック信号ＳＣＬＫは、ＡＮＤ回路２３
４を介して、ＤＬＬ２１０と位相比較器２３１及び２３
２に入力される。ＤＬＬ２１０に供給されたシステムク
ロック信号ＳＣＬＫは、ディレイライン２１２を通り遅
延時間Ｔ１だけ遅延する。このディレイライン２１２か
ら出力されるＴ１遅れたシステムクロック信号ＳＣＬＫ
は、ディレイライン２１１に入力され、更に遅延時間Ｔ
１だけ遅延する。従って、ディレイライン２１１の出力
は、２Ｔ１だけ遅延したシステムクロック信号ＳＣＬＫ
となる。この２Ｔ１遅延したシステムクロック信号ＳＣ
ＬＫは、位相比較器２３１に入力される。位相比較器２
３１は、２Ｔ１遅延したシステムクロック信号ＳＣＬＫ
と元のシステムクロック信号ＳＣＬＫとを位相比較し
て、両者の位相が等しくなるようにＤＬＬ２１０を制御
する。この結果、遅延時間２Ｔ１は位相にして３６０度
（１クロックサイクル）になるよう調整される。ＤＬＬ
２１０のディレイライン２１２から出力される１８０度
（遅延時間Ｔ１）遅れたシステムクロック信号ＳＣＬＫ
は、ＤＬＬ２２０に入力される。
【０１４３】ＤＬＬ２１０は、ディレイライン２２１乃
至２２３、レジスタアレー２２４、及びレジスタ制御器
２２５を含む。レジスタ制御器２２５は、位相比較器２
３２からの位相比較結果を入力として、それに基づいて
レジスタアレー２２４を制御する。レジスタアレー２２
４は、ディレイライン２２１乃至２２３に含まれる遅延
素子の段数を変化させて、ディレイライン２２１乃至２
２３を通過する信号の遅延を制御する。
至２２３、レジスタアレー２２４、及びレジスタ制御器
２２５を含む。レジスタ制御器２２５は、位相比較器２
３２からの位相比較結果を入力として、それに基づいて
レジスタアレー２２４を制御する。レジスタアレー２２
４は、ディレイライン２２１乃至２２３に含まれる遅延
素子の段数を変化させて、ディレイライン２２１乃至２
２３を通過する信号の遅延を制御する。
【０１４４】ＤＬＬ２１０から供給された１８０度位相
遅延したシステムクロック信号ＳＣＬＫは、ディレイラ
イン２２１に供給される。ディレイライン２２１は、シ
ステムクロック信号ＳＣＬＫを、更に遅延時間Ｔ２だけ
遅延させる。即ち、ディレイライン２２１の出力は、１
８０度プラスＴ２だけ遅延したシステムクロック信号Ｓ
ＣＬＫとなる。また元のシステムクロック信号ＳＣＬＫ
が、ＤＬＬ２２０のディレイライン２２２に入力され
る。ディレイライン２２２は、ディレイライン２２１の
遅延と等しい遅延を生成し、遅延時間Ｔ２だけ遅れたシ
ステムクロック信号ＳＣＬＫを出力する。
遅延したシステムクロック信号ＳＣＬＫは、ディレイラ
イン２２１に供給される。ディレイライン２２１は、シ
ステムクロック信号ＳＣＬＫを、更に遅延時間Ｔ２だけ
遅延させる。即ち、ディレイライン２２１の出力は、１
８０度プラスＴ２だけ遅延したシステムクロック信号Ｓ
ＣＬＫとなる。また元のシステムクロック信号ＳＣＬＫ
が、ＤＬＬ２２０のディレイライン２２２に入力され
る。ディレイライン２２２は、ディレイライン２２１の
遅延と等しい遅延を生成し、遅延時間Ｔ２だけ遅れたシ
ステムクロック信号ＳＣＬＫを出力する。
【０１４５】ＤＬＬ２２０のディレイライン２２１から
出力される１８０度プラスＴ２だけ遅延されたシステム
クロック信号ＳＣＬＫと、ディレイライン２２２から出
力されるＴ２遅延されたシステムクロック信号ＳＣＬＫ
とは、ＸＯＲ回路２３３に入力される。従ってＸＯＲ回
路２３３は、元のシステムクロック信号ＳＣＬＫより遅
延時間Ｔ２だけ遅れ、かつシステムクロック信号ＳＣＬ
Ｋの２倍の周波数を有するエコークロック信号ＥＣＬＫ
を生成する。このエコークロック信号ＥＣＬＫは、エコ
ークロック出力回路１１５を介して、外部に出力され
る。
出力される１８０度プラスＴ２だけ遅延されたシステム
クロック信号ＳＣＬＫと、ディレイライン２２２から出
力されるＴ２遅延されたシステムクロック信号ＳＣＬＫ
とは、ＸＯＲ回路２３３に入力される。従ってＸＯＲ回
路２３３は、元のシステムクロック信号ＳＣＬＫより遅
延時間Ｔ２だけ遅れ、かつシステムクロック信号ＳＣＬ
Ｋの２倍の周波数を有するエコークロック信号ＥＣＬＫ
を生成する。このエコークロック信号ＥＣＬＫは、エコ
ークロック出力回路１１５を介して、外部に出力され
る。
【０１４６】外部に出力されるのと同一のエコークロッ
ク信号ＥＣＬＫが、位相比較器２３２に入力される。位
相比較器２３２は、遅延時間Ｔ２だけ遅延したエコーク
ロック信号ＥＣＬＫと元のシステムクロック信号ＳＣＬ
Ｋとを位相比較して、両者の位相が等しくなるようにＤ
ＬＬ２２０を制御する。この結果、遅延時間Ｔ２は位相
にして３６０度（１クロックサイクル）になるように調
整される。即ち、エコークロック信号ＥＣＬＫは、シス
テムクロック信号ＳＣＬＫより位相が３６０度遅れるこ
とになる。
ク信号ＥＣＬＫが、位相比較器２３２に入力される。位
相比較器２３２は、遅延時間Ｔ２だけ遅延したエコーク
ロック信号ＥＣＬＫと元のシステムクロック信号ＳＣＬ
Ｋとを位相比較して、両者の位相が等しくなるようにＤ
ＬＬ２２０を制御する。この結果、遅延時間Ｔ２は位相
にして３６０度（１クロックサイクル）になるように調
整される。即ち、エコークロック信号ＥＣＬＫは、シス
テムクロック信号ＳＣＬＫより位相が３６０度遅れるこ
とになる。
【０１４７】ここでエコークロック信号ＥＣＬＫが２倍
の周波数を有しているのは、本システムに於ては、前述
のようにクロック信号ＣＬＫ（この場合はシステムクロ
ック信号ＳＣＬＫ）の立ち上がりエッジ及び立ち下がり
エッジの両方のエッジを用いて同期をとるからである。
即ち両エッジを用いることによって、内部回路の動作周
波数は２倍になるので、エコークロック信号ＥＣＬＫも
２倍の周波数である必要がある。
の周波数を有しているのは、本システムに於ては、前述
のようにクロック信号ＣＬＫ（この場合はシステムクロ
ック信号ＳＣＬＫ）の立ち上がりエッジ及び立ち下がり
エッジの両方のエッジを用いて同期をとるからである。
即ち両エッジを用いることによって、内部回路の動作周
波数は２倍になるので、エコークロック信号ＥＣＬＫも
２倍の周波数である必要がある。
【０１４８】更に、ディレイライン２２３には、ＡＮＤ
回路２３５を介して制御信号ＤＤ−ＦＬＡＧが入力され
る。これによって、制御信号ＤＤ−ＦＬＡＧは１クロッ
クサイクル分だけ遅延される。このようにして制御信号
ＤＤ−ＦＬＡＧを１クロックサイクル分遅延させるの
は、図１４の回路によって生成された制御信号ＤＤ−Ｆ
ＬＡＧは、システムクロック信号ＳＣＬＫとエコークロ
ック信号ＥＣＬＫ間の１サイクル分の遅れを考慮してい
ないからである。
回路２３５を介して制御信号ＤＤ−ＦＬＡＧが入力され
る。これによって、制御信号ＤＤ−ＦＬＡＧは１クロッ
クサイクル分だけ遅延される。このようにして制御信号
ＤＤ−ＦＬＡＧを１クロックサイクル分遅延させるの
は、図１４の回路によって生成された制御信号ＤＤ−Ｆ
ＬＡＧは、システムクロック信号ＳＣＬＫとエコークロ
ック信号ＥＣＬＫ間の１サイクル分の遅れを考慮してい
ないからである。
【０１４９】なおＡＮＤ回路２３４は、読み込みコマン
ドＲｅａｄが与えられたときだけ、信号入力して図１９
の回路を動作させるためのゲートである。またＡＮＤ回
路２３５は、書き込みコマンドが与えられたときだけ、
制御信号ＤＤ−ＦＬＡＧを入力して、必要な回路を動作
させるためのゲートである。これらのゲートによって、
不必要な電力消費を抑さえることが可能となる。
ドＲｅａｄが与えられたときだけ、信号入力して図１９
の回路を動作させるためのゲートである。またＡＮＤ回
路２３５は、書き込みコマンドが与えられたときだけ、
制御信号ＤＤ−ＦＬＡＧを入力して、必要な回路を動作
させるためのゲートである。これらのゲートによって、
不必要な電力消費を抑さえることが可能となる。
【０１５０】このようにして図１９の回路に於ては、シ
ステムクロック信号ＳＣＬＫと所定の位相関係で、エコ
ークロック信号ＥＣＬＫが生成される。具体的には、シ
ステムクロック信号ＳＣＬＫのＨＩＧＨ／ＬＯＷ間の切
り替えのタイミングと、エコークロック信号ＥＣＬＫの
ＨＩＧＨ／ＬＯＷ間の切り替えのタイミングとが、揃う
ことになる。
ステムクロック信号ＳＣＬＫと所定の位相関係で、エコ
ークロック信号ＥＣＬＫが生成される。具体的には、シ
ステムクロック信号ＳＣＬＫのＨＩＧＨ／ＬＯＷ間の切
り替えのタイミングと、エコークロック信号ＥＣＬＫの
ＨＩＧＨ／ＬＯＷ間の切り替えのタイミングとが、揃う
ことになる。
【０１５１】図１９のような回路は、メモリ１１０のチ
ップ内で、チップの中央部に配置されることが好まし
い。即ち、メモリチップ内のメモリコアを対称な２つの
サブコアに分割して、それらのサブコア間に、図１９の
回路を配置することが好ましい。
ップ内で、チップの中央部に配置されることが好まし
い。即ち、メモリチップ内のメモリコアを対称な２つの
サブコアに分割して、それらのサブコア間に、図１９の
回路を配置することが好ましい。
【０１５２】図２０に、そのようなチップ内部配列の一
例を示す。図２０に示されるように、メモリチップ２４
０は、複数のアドレス／コマンド入力ピン２５０、複数
のデータ入出力ピン２５１、アドレスバス２５２、デー
タバス２５３、分割されたメモリコア２５４及び２５
５、及びＤＬＬ回路ユニット２５６を含む。複数のアド
レス／コマンド入力ピン２５０から入力されたアドレス
／コマンド信号は、アドレスバス２５２を介して、メモ
リコア２５４及び２５５に供給される。またメモリコア
２５４及び２５５に読み込み／書き出しされるデータ
は、データバス２５３を介して、複数のデータ入出力ピ
ン２５１から入出力される。
例を示す。図２０に示されるように、メモリチップ２４
０は、複数のアドレス／コマンド入力ピン２５０、複数
のデータ入出力ピン２５１、アドレスバス２５２、デー
タバス２５３、分割されたメモリコア２５４及び２５
５、及びＤＬＬ回路ユニット２５６を含む。複数のアド
レス／コマンド入力ピン２５０から入力されたアドレス
／コマンド信号は、アドレスバス２５２を介して、メモ
リコア２５４及び２５５に供給される。またメモリコア
２５４及び２５５に読み込み／書き出しされるデータ
は、データバス２５３を介して、複数のデータ入出力ピ
ン２５１から入出力される。
【０１５３】ＤＬＬ回路ユニット２５６は、例えば図１
９に示される回路であり、システムクロック信号ＳＣＬ
Ｋとエコークロック信号ＥＣＬＫ間とのタイミング関係
を調節するものである。図２０に於て、アドレスバス２
５２上のデータはシステムクロック信号ＳＣＬＫに同期
されるものであり、データバス２５３上のデータはエコ
ークロック信号ＥＣＬＫと同期されるものである。
９に示される回路であり、システムクロック信号ＳＣＬ
Ｋとエコークロック信号ＥＣＬＫ間とのタイミング関係
を調節するものである。図２０に於て、アドレスバス２
５２上のデータはシステムクロック信号ＳＣＬＫに同期
されるものであり、データバス２５３上のデータはエコ
ークロック信号ＥＣＬＫと同期されるものである。
【０１５４】図２０のような配置とすることによって、
ＤＬＬ回路ユニット２５６からの信号を、チップに分配
しやすくなる。またＤＬＬ回路ユニット２５６は、メモ
リコア２５４及び２５５のインターフェイスを同期させ
るために用いられるので、信号の流れと同じ方向にシス
テムクロック信号ＳＣＬＫを伝搬させることが出来る。
ＤＬＬ回路ユニット２５６からの信号を、チップに分配
しやすくなる。またＤＬＬ回路ユニット２５６は、メモ
リコア２５４及び２５５のインターフェイスを同期させ
るために用いられるので、信号の流れと同じ方向にシス
テムクロック信号ＳＣＬＫを伝搬させることが出来る。
【０１５５】図２０に於てはメモリユニットは２つに分
割されているが、２つ以上の幾つかのサブコアに分割
し、ＤＬＬ回路ユニットを各サブコア間に分割しても、
上記と同様の効果が得られる。以上、図１３のように２
系統のクロック信号を用いるシステムに於て、２系統の
同期動作の間でタイミング制御を行う構成について説明
した。以下に、２系統のクロック信号を用いるシステム
の実装レベルの例を示しておく。
割されているが、２つ以上の幾つかのサブコアに分割
し、ＤＬＬ回路ユニットを各サブコア間に分割しても、
上記と同様の効果が得られる。以上、図１３のように２
系統のクロック信号を用いるシステムに於て、２系統の
同期動作の間でタイミング制御を行う構成について説明
した。以下に、２系統のクロック信号を用いるシステム
の実装レベルの例を示しておく。
【０１５６】図２１は、２本以上のクロックを用いてコ
マンド転送及びデータ転送を行うシステムの具体的な例
を示す。図２１（Ａ）は、抵抗Ｒ３を介してホストバス
に接続されるバッファ３０１と、抵抗Ｒ１を介してバッ
ファ３０１に接続されるマスターリンクＭａｓｔｅｒ−
Ｃ−Ｌｉｎｋ−Ａ及びＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ｂ
と、抵抗Ｒ２を介してバッファ３０１に接続されるマス
ターリンクＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ａ、Ｍａｓｔ
ｅｒ−Ｄ−Ｌｉｎｋ−Ｂ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ
−Ｃ、及びＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｄと、各マス
ターリンクに接続されるメモリモジュール３００−１乃
至３００−４を示す。各メモリモジュールはレジスタバ
ッファ３１０と、メモリチップ３１１及び３１２と、ソ
ケット３１３及び３１４と、レジスタＩＣ３１５（３１
５ａ及び３１５ｂ）を含む。図２１（Ｂ）に各メモリモ
ジュール内部の構造を示す。また図２１（Ｃ）は、図２
１（Ｂ）を上部から見た平面図である。
マンド転送及びデータ転送を行うシステムの具体的な例
を示す。図２１（Ａ）は、抵抗Ｒ３を介してホストバス
に接続されるバッファ３０１と、抵抗Ｒ１を介してバッ
ファ３０１に接続されるマスターリンクＭａｓｔｅｒ−
Ｃ−Ｌｉｎｋ−Ａ及びＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ−Ｂ
と、抵抗Ｒ２を介してバッファ３０１に接続されるマス
ターリンクＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ａ、Ｍａｓｔ
ｅｒ−Ｄ−Ｌｉｎｋ−Ｂ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ
−Ｃ、及びＭａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｄと、各マス
ターリンクに接続されるメモリモジュール３００−１乃
至３００−４を示す。各メモリモジュールはレジスタバ
ッファ３１０と、メモリチップ３１１及び３１２と、ソ
ケット３１３及び３１４と、レジスタＩＣ３１５（３１
５ａ及び３１５ｂ）を含む。図２１（Ｂ）に各メモリモ
ジュール内部の構造を示す。また図２１（Ｃ）は、図２
１（Ｂ）を上部から見た平面図である。
【０１５７】図２１に於ては、システムクロック信号Ｓ
ＣＬＫ、アドレス信号ＡＤＤ、及びコマンド信号ＣＭＤ
を送る配線が、マスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉ
ｎｋ−Ａ、マスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ
−Ｂ、及びスレーブリンクＳｌａｖｅ−Ｃ−Ｌｉｎｋと
して示される。またエコークロック信号ＥＣＬＫ及びデ
ータ信号ＤＡＴＡを送る配線は、マスターリンクＭａｓ
ｔｅｒ−Ｄ−Ｌｉｎｋ−Ａ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎ
ｋ−Ｂ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｃ、及びＭａｓ
ｔｅｒ−Ｄ−Ｌｉｎｋ−Ｄと、スレーブリンクＳｌａｖ
ｅ−Ｄ−Ｌｉｎｋとして示される。マスターリンクとス
レーブリンクとの間には、長配線をドライブするために
レジスタバッファ３１０が挿入されている。図２１の構
成は図１３の構成とは若干異なるが、メモリチップの一
つを選択して、更にレジスタバッファ３１０を省略すれ
ば、図１３の構成と同一の動作を行うことになる。
ＣＬＫ、アドレス信号ＡＤＤ、及びコマンド信号ＣＭＤ
を送る配線が、マスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉ
ｎｋ−Ａ、マスターリンクＭａｓｔｅｒ−Ｃ−Ｌｉｎｋ
−Ｂ、及びスレーブリンクＳｌａｖｅ−Ｃ−Ｌｉｎｋと
して示される。またエコークロック信号ＥＣＬＫ及びデ
ータ信号ＤＡＴＡを送る配線は、マスターリンクＭａｓ
ｔｅｒ−Ｄ−Ｌｉｎｋ−Ａ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎ
ｋ−Ｂ、Ｍａｓｔｅｒ−Ｄ−Ｌｉｎｋ−Ｃ、及びＭａｓ
ｔｅｒ−Ｄ−Ｌｉｎｋ−Ｄと、スレーブリンクＳｌａｖ
ｅ−Ｄ−Ｌｉｎｋとして示される。マスターリンクとス
レーブリンクとの間には、長配線をドライブするために
レジスタバッファ３１０が挿入されている。図２１の構
成は図１３の構成とは若干異なるが、メモリチップの一
つを選択して、更にレジスタバッファ３１０を省略すれ
ば、図１３の構成と同一の動作を行うことになる。
【０１５８】
【発明の効果】請求項１の発明に於ては、立ち上がりエ
ッジを検出するための第１のアンプと立ち下がりエッジ
を検出するための第２のアンプとを個別に設けて、フィ
ードバック信号により第１のアンプと第２のアンプとを
制御するので、立ち上がりエッジと立ち下がりエッジと
の両方のエッジを正確に検出することができる。
ッジを検出するための第１のアンプと立ち下がりエッジ
を検出するための第２のアンプとを個別に設けて、フィ
ードバック信号により第１のアンプと第２のアンプとを
制御するので、立ち上がりエッジと立ち下がりエッジと
の両方のエッジを正確に検出することができる。
【０１５９】請求項２の発明に於ては、フィードバック
信号により第１のアンプと第２のアンプとの駆動電流を
制御するので、高速な動作が可能となる。請求項３の発
明に於ては、第１のアンプと第２のアンプとは、他方の
アンプがエッジを検出する直前には駆動電流量が減少さ
れているので、入力信号の変化に迅速に反応できる状態
にあり、高速な動作が可能となる。
信号により第１のアンプと第２のアンプとの駆動電流を
制御するので、高速な動作が可能となる。請求項３の発
明に於ては、第１のアンプと第２のアンプとは、他方の
アンプがエッジを検出する直前には駆動電流量が減少さ
れているので、入力信号の変化に迅速に反応できる状態
にあり、高速な動作が可能となる。
【０１６０】請求項４の発明に於ては、少なくとも幾ら
かの駆動電流を流すことによって、装置の誤動作を防ぐ
ことができる。請求項５の発明に於ては、単純な回路で
高速な動作を実現することができる。請求項６の発明に
於ては、単純な回路で高速な動作を実現することができ
る。
かの駆動電流を流すことによって、装置の誤動作を防ぐ
ことができる。請求項５の発明に於ては、単純な回路で
高速な動作を実現することができる。請求項６の発明に
於ては、単純な回路で高速な動作を実現することができ
る。
【０１６１】請求項７の発明に於ては、入力信号が停止
した場合でもラッチ回路が出力信号を保持するので、誤
った出力が現われることを防ぐことができる。請求項８
の発明に於ては、入力信号をクロック信号とした場合
に、クロック信号の２倍の周波数で内部回路が動作でき
るので、高速な動作が可能となる。
した場合でもラッチ回路が出力信号を保持するので、誤
った出力が現われることを防ぐことができる。請求項８
の発明に於ては、入力信号をクロック信号とした場合
に、クロック信号の２倍の周波数で内部回路が動作でき
るので、高速な動作が可能となる。
【０１６２】請求項９の発明に於ては、入力信号をクロ
ック信号とした場合に、クロック信号の２倍の周波数で
ラッチ型入力回路が動作できるので、高速な入力動作が
可能となる。請求項１０の発明に於ては、入力信号をク
ロック信号とした場合に、クロック信号の２倍の周波数
でラッチ型入力回路が動作できるので、高速な入力動作
が可能となる。
ック信号とした場合に、クロック信号の２倍の周波数で
ラッチ型入力回路が動作できるので、高速な入力動作が
可能となる。請求項１０の発明に於ては、入力信号をク
ロック信号とした場合に、クロック信号の２倍の周波数
でラッチ型入力回路が動作できるので、高速な入力動作
が可能となる。
【０１６３】請求項１１の発明に於ては、高速なメモリ
入出力を実現することが可能となる。請求項１２の発明
に於ては、入力信号が中間レベルにある場合に第１のア
ンプ及び第２のアンプを非動作状態とすることが出来る
ので、誤った入力信号を検出する可能性を排除すること
ができる。
入出力を実現することが可能となる。請求項１２の発明
に於ては、入力信号が中間レベルにある場合に第１のア
ンプ及び第２のアンプを非動作状態とすることが出来る
ので、誤った入力信号を検出する可能性を排除すること
ができる。
【０１６４】請求項１３の発明に於ては、入力信号が中
間レベルにある場合に第１のアンプ及び第２のアンプを
非動作状態とすることが出来るので、誤った入力信号を
検出する可能性を排除することができる。請求項１４の
発明に於ては、内部回路が立ち上がりエッジから動作を
開始する場合と立ち下がりエッジから動作を開始する場
合とで、内部回路に供給するクロックの位相を逆転する
ことができる。
間レベルにある場合に第１のアンプ及び第２のアンプを
非動作状態とすることが出来るので、誤った入力信号を
検出する可能性を排除することができる。請求項１４の
発明に於ては、内部回路が立ち上がりエッジから動作を
開始する場合と立ち下がりエッジから動作を開始する場
合とで、内部回路に供給するクロックの位相を逆転する
ことができる。
【０１６５】請求項１５の発明の装置は、２系統のクロ
ック信号を用いる装置に於て、第１のクロック信号に基
づくタイミングで、第２のクロック信号に同期したデー
タ受信動作を開始することが出来るので、２系統の同期
動作の間でタイミング制御を行うことができる。
ック信号を用いる装置に於て、第１のクロック信号に基
づくタイミングで、第２のクロック信号に同期したデー
タ受信動作を開始することが出来るので、２系統の同期
動作の間でタイミング制御を行うことができる。
【０１６６】請求項１６の発明に於ては、第２のクロッ
ク信号が中間レベルにある場合に第２のクロック入力回
路を非動作状態としておいて、クロックが再開されたと
きにクロック信号検出を開始するので、誤ったクロック
検出を排除することができる。
ク信号が中間レベルにある場合に第２のクロック入力回
路を非動作状態としておいて、クロックが再開されたと
きにクロック信号検出を開始するので、誤ったクロック
検出を排除することができる。
【０１６７】請求項１７の発明に於ては、異なった同期
に基づく２系統のデータ受信動作の間で、データ受信タ
イミングの制御を行うことが可能となる。請求項１８の
発明に於ては、異なった同期に基づく２系統のデータ受
信動作の間で、一方の系統から入力された信号の内容に
基づいて、他方の系統から入力される信号のタイミング
を予測して、適切なタイミングでデータ信号の受信を開
始することが出来る。
に基づく２系統のデータ受信動作の間で、データ受信タ
イミングの制御を行うことが可能となる。請求項１８の
発明に於ては、異なった同期に基づく２系統のデータ受
信動作の間で、一方の系統から入力された信号の内容に
基づいて、他方の系統から入力される信号のタイミング
を予測して、適切なタイミングでデータ信号の受信を開
始することが出来る。
【０１６８】請求項１９の発明に於ては、データ信号受
信開始のタイミングをプログラミングによって制御する
ことが出来る。請求項２０の発明に於ては、受信制御信
号のタイミングと第２のクロックパルスの開始タイミン
グとの間で、最大でＮ単位時間のずれを許容することが
出来る。
信開始のタイミングをプログラミングによって制御する
ことが出来る。請求項２０の発明に於ては、受信制御信
号のタイミングと第２のクロックパルスの開始タイミン
グとの間で、最大でＮ単位時間のずれを許容することが
出来る。
【０１６９】請求項２１の発明に於ては、受信開始タイ
ミングを正確に設定することが出来る。請求項２２の発
明に於ては、第２のデータ信号をシリアル・パラレル変
換して複数のラッチに格納し、格納された並列データを
第３のクロック信号を用いて取り出すので、第２のクロ
ック信号と第３のクロック信号との間のタイミングのず
れをラッチの個数に略比例する大きさまで許容すること
が出来る。
ミングを正確に設定することが出来る。請求項２２の発
明に於ては、第２のデータ信号をシリアル・パラレル変
換して複数のラッチに格納し、格納された並列データを
第３のクロック信号を用いて取り出すので、第２のクロ
ック信号と第３のクロック信号との間のタイミングのず
れをラッチの個数に略比例する大きさまで許容すること
が出来る。
【０１７０】請求項２３の発明に於ては、並列データを
取り出す第３のクロック信号は第１のクロック信号に基
づいて生成されるので、第１のクロック信号と第２のク
ロック信号との間のタイミングのずれを吸収することが
出来る。請求項２４の発明に於ては、並列データに変換
されたデータを直列データに戻すことが出来る。
取り出す第３のクロック信号は第１のクロック信号に基
づいて生成されるので、第１のクロック信号と第２のク
ロック信号との間のタイミングのずれを吸収することが
出来る。請求項２４の発明に於ては、並列データに変換
されたデータを直列データに戻すことが出来る。
【０１７１】請求項２５の発明に於ては、第１のクロッ
ク信号とデータ出力同期用の第３のクロック信号との間
で、信号レベルの切り替わりのタイミングを揃えること
が出来る。請求項２６の発明に於ては、第１のクロック
信号と第３のクロック信号との位相を比較して調整する
ことによって、両クロック信号間での信号レベルの切り
替わりのタイミングを揃えることが出来る。
ク信号とデータ出力同期用の第３のクロック信号との間
で、信号レベルの切り替わりのタイミングを揃えること
が出来る。請求項２６の発明に於ては、第１のクロック
信号と第３のクロック信号との位相を比較して調整する
ことによって、両クロック信号間での信号レベルの切り
替わりのタイミングを揃えることが出来る。
【０１７２】請求項２７の発明に於ては、単純な回路を
用いて、第１のクロック信号と第３のクロック信号との
位相を比較して調整することが出来る。請求項２８の発
明に於ては、無駄な電力消費を防ぐことが出来る。請求
項２９の発明に於ては、クロック生成手段からの信号
を、チップ内部で各回路に分配しやすくなる。
用いて、第１のクロック信号と第３のクロック信号との
位相を比較して調整することが出来る。請求項２８の発
明に於ては、無駄な電力消費を防ぐことが出来る。請求
項２９の発明に於ては、クロック生成手段からの信号
を、チップ内部で各回路に分配しやすくなる。
【０１７３】請求項３０の発明に於ては、メモリコア回
路に対する信号の流れと同じ方向にクロック信号を伝搬
させることが出来る。請求項３１の発明に於ては、クロ
ック生成手段からの信号を、チップ内部で各回路に分配
しやすくなる。
路に対する信号の流れと同じ方向にクロック信号を伝搬
させることが出来る。請求項３１の発明に於ては、クロ
ック生成手段からの信号を、チップ内部で各回路に分配
しやすくなる。
【０１７４】請求項３２の発明の装置は、２系統のクロ
ック信号を用いる装置に於て、第１のクロック信号に基
づくタイミングで、第２のクロック信号に同期したデー
タ受信動作を開始することが出来るので、２系統の同期
動作の間でタイミング制御を行うことができる。
ック信号を用いる装置に於て、第１のクロック信号に基
づくタイミングで、第２のクロック信号に同期したデー
タ受信動作を開始することが出来るので、２系統の同期
動作の間でタイミング制御を行うことができる。
【０１７５】請求項３３の発明に於ては、第２のクロッ
ク信号が中間レベルにある場合にクロック入力回路を非
動作状態としておいて、クロックが再開されたときにク
ロック信号検出を開始するので、誤ったクロック検出を
排除することができる。請求項３４の発明に於ては、異
なった同期に基づく２系統のデータ入出力動作の間で、
データ受信タイミングの制御を行うことが可能となる。
ク信号が中間レベルにある場合にクロック入力回路を非
動作状態としておいて、クロックが再開されたときにク
ロック信号検出を開始するので、誤ったクロック検出を
排除することができる。請求項３４の発明に於ては、異
なった同期に基づく２系統のデータ入出力動作の間で、
データ受信タイミングの制御を行うことが可能となる。
【０１７６】請求項３５の発明に於ては、異なった同期
に基づく２系統のデータ入出力動作の間で、一方の系統
で送信した信号の内容に基づいて、他方の系統から入力
される信号のタイミングを予測して、適切なタイミング
でデータ信号の受信を開始することが出来る。
に基づく２系統のデータ入出力動作の間で、一方の系統
で送信した信号の内容に基づいて、他方の系統から入力
される信号のタイミングを予測して、適切なタイミング
でデータ信号の受信を開始することが出来る。
【０１７７】請求項３６の発明に於ては、異なった同期
に基づく２系統のデータ受信動作の間で、データ受信タ
イミングの制御を行うことが可能となる。請求項３７の
発明に於ては、異なった同期に基づく２系統のデータ受
信動作の間で、一方の系統から入力された信号の内容に
基づいて、他方の系統から入力される信号のタイミング
を予測して、適切なタイミングでデータ信号の受信を開
始することが出来る。
に基づく２系統のデータ受信動作の間で、データ受信タ
イミングの制御を行うことが可能となる。請求項３７の
発明に於ては、異なった同期に基づく２系統のデータ受
信動作の間で、一方の系統から入力された信号の内容に
基づいて、他方の系統から入力される信号のタイミング
を予測して、適切なタイミングでデータ信号の受信を開
始することが出来る。
【０１７８】請求項３８の発明に於ては、データ信号受
信開始のタイミングをプログラミングによって制御する
ことが出来る。請求項３９乃至４４の発明に於ては、上
記発明を用いた集積回路装置、半導体記憶装置、或いは
集積回路システムを提供することが出来る。
信開始のタイミングをプログラミングによって制御する
ことが出来る。請求項３９乃至４４の発明に於ては、上
記発明を用いた集積回路装置、半導体記憶装置、或いは
集積回路システムを提供することが出来る。
【図１】本発明の原理による入力バッファ回路の構成図
である。
である。
【図２】本発明の原理による入力バッファ回路の動作を
説明するタイムチャートである。
説明するタイムチャートである。
【図３】本発明の入力バッファ回路の第１の実施例を示
す回路図である。
す回路図である。
【図４】図３の入力バッファ回路の動作を説明するタイ
ムチャートである。
ムチャートである。
【図５】本発明の入力バッファ回路の第１の実施例の変
形例を示す回路図である。
形例を示す回路図である。
【図６】本発明の入力バッファ回路の第２の実施例を示
す回路図である。
す回路図である。
【図７】本発明の入力バッファ回路を応用した際のデー
タ入力回路周辺の構成を示す図である。
タ入力回路周辺の構成を示す図である。
【図８】信号が中間レベルにあるときの問題点を説明す
るための図である。
るための図である。
【図９】信号が中間レベルにあるときの問題点を解決す
るために本発明の入力バッファ回路を応用した際のデー
タ入力回路周辺の構成を示す図である。
るために本発明の入力バッファ回路を応用した際のデー
タ入力回路周辺の構成を示す図である。
【図１０】図９の構成に於ける制御信号とクロック信号
とのタイミング関係を示すタイムチャートである。
とのタイミング関係を示すタイムチャートである。
【図１１】制御信号とクロック信号とのタイミング関係
に応じて内部に供給するクロックを切り替えるシステム
の構成を示す図である。
に応じて内部に供給するクロックを切り替えるシステム
の構成を示す図である。
【図１２】図１１のクロック順序判定回路の概略構成を
示す図である。
示す図である。
【図１３】異なった２系統のクロックを用いるシステム
の構成を示す図である。
の構成を示す図である。
【図１４】図１３のシステムに於て、コマンドに応じて
適切なタイミングの制御信号を生成するための回路を示
す図である。
適切なタイミングの制御信号を生成するための回路を示
す図である。
【図１５】図１３の回路で生成される制御信号ＤＤ−Ｆ
ＬＡＧとエコークロック信号との関係を示すタイムチャ
ートである。
ＬＡＧとエコークロック信号との関係を示すタイムチャ
ートである。
【図１６】図１３のシステムに於て、コマンドに応じて
適切なタイミングの制御信号を生成するための回路の別
の例を示す図である。
適切なタイミングの制御信号を生成するための回路の別
の例を示す図である。
【図１７】図１３のシステムに於て、データ入力をシリ
アル・パラレル変換することによって、２系統のクロッ
ク信号間のスキューを吸収する構成を示す図である。
アル・パラレル変換することによって、２系統のクロッ
ク信号間のスキューを吸収する構成を示す図である。
【図１８】図１７の構成の動作を説明するタイムチャー
トである。
トである。
【図１９】図１３のシステムに於て、システムクロック
信号からエコークロック信号を生成する回路の構成図で
ある。
信号からエコークロック信号を生成する回路の構成図で
ある。
【図２０】図１９の回路をメモリチップに配置する際の
配置を示す図である。
配置を示す図である。
【図２１】（Ａ）、（Ｂ）、及び（Ｃ）は、異なった２
系統のクロックを用いるシステムの具体的構成を示す図
である。
系統のクロックを用いるシステムの具体的構成を示す図
である。
【図２２】従来の入力バッファ回路の回路図である。
【図２３】図２２の回路の動作を説明するタイムチャー
トである。
トである。
【図２４】図２２の回路に於て、クロック信号周波数が
増大した場合の問題点を示すためのタイムチャートであ
る。
増大した場合の問題点を示すためのタイムチャートであ
る。
１１ 立ち上がりエッジ検出器 １２ 立ち下がりエッジ検出器 １３ バッファ １５、１５Ａ、１５Ｂ 入力バッファ回路 ２０ 立ち上がりエッジ検出器 ３０ 立ち下がりエッジ検出器 ５１ マスターラッチ ５２ マスターラッチ ５３ スレーブラッチ ５４ スレーブラッチ ５５ 内部回路 ５７ データ入力回路 ５８ 電源制御ユニット ６０ クロック順序判定回路 ６１ スイッチ回路 １００ コントローラ １０１ コア回路 １０２ システムクロック出力回路 １０３ アドレス／コマンド出力回路 １０４ エコークロック出力回路 １０５ エコークロック入力回路 １０６ データ出力回路 １０７ データ入力回路 １１０ メモリ １１１ コア回路 １１２ システムクロック入力回路 １１３ アドレス／コマンド入力回路 １１４ エコークロック入力回路 １１５ エコークロック出力回路 １１６ データ入力回路 １１７ データ出力回路 １２０ 制御信号生成回路 １５０ タイミング回路 １６０ タイミング回路 １８０ 入力バッファ １８４ クロック生成器 １８５ クロック生成器 ２１０ ＤＬＬ ２２０ ＤＬＬ ２３１ 位相比較器 ２３２ 位相比較器 ２４０ チップ ２５０ アドレス／コマンド入力ピン ２５１ データ入出力ピン ２５２ アドレスバス ２５３ データバス ２５４、２５５ メモリコア ２５６ ＤＬＬ回路ユニット
Claims (44)
- 【請求項１】 第１の入力信号の立ち上がりエッジを検
出して出力信号に第１の変化をもたらす第１のアンプ
と、 該第１の入力信号の立ち下がりエッジを検出して該出力
信号に第２の変化をもたらす第２のアンプと、 該出力信号を該第１のアンプと該第２のアンプにフィー
ドバックするフィードバック経路を含み、該フィードバ
ック信号によって該第１の変化のタイミングが該第１の
アンプのみに依存するように該第２のアンプの動作を制
御し該第２の変化のタイミングが該第２のアンプのみに
依存するように該第１のアンプの動作を制御するように
構成されていることを特徴とする入力バッファ回路。 - 【請求項２】 前記第１のアンプは該第１のアンプを駆
動する第１の電流量を制御する第１の手段を含み、前記
第２のアンプは該第２のアンプを駆動する第２の電流量
を制御する第２の手段を含み、該第１の手段及び該第２
の手段は各々、前記フィードバック信号に基づいて該第
１の電流量及び該第２の電流量を制御するように構成さ
れていることを特徴とする請求項１記載の入力バッファ
回路。 - 【請求項３】 前記出力信号の前記第１の変化から前記
第２の変化に至る間は前記第１の手段が前記第１の電流
量を減少させ、前記出力信号に於ける前記第２の変化か
ら前記第１の変化に至る間は前記第２の手段が前記第２
の電流量を減少させることを特徴とする請求項２記載の
入力バッファ回路。 - 【請求項４】 前記第１の手段及び前記第２の手段が各
々前記第１の電流量及び前記第２の電流量を減少させる
際に、少なくともゼロでない電流を流すことを特徴とす
る請求項３記載の入力バッファ回路。 - 【請求項５】 前記第１のアンプはＮ型ＦＥＴを入力ゲ
ートに用いた差動回路であり、前記第２のアンプはＰ型
ＦＥＴを入力ゲートに用いた差動回路であることを特徴
とする請求項３記載の入力バッファ回路。 - 【請求項６】 前記第１のアンプはＮ型ＦＥＴを入力ゲ
ートに用いたカレントミラーアンプであり、前記第２の
アンプはＰ型ＦＥＴを入力ゲートに用いたカレントミラ
ーランプであることを特徴とする請求項３記載の入力バ
ッファ回路。 - 【請求項７】 該出力信号をラッチするラッチ回路を更
に含むことを特徴とする請求項３記載の入力バッファ回
路。 - 【請求項８】 請求項１記載の入力バッファ回路に加
え、前記第１の入力信号の前記立ち上がりエッジ及び前
記立ち下がりエッジに各々対応する前記出力信号の第１
の変化及び第２の変化の両方に同期して動作する回路を
更に含む集積回路装置。 - 【請求項９】 前記回路は、第２の入力信号を受信する
ためのラッチ型入力回路であることを特徴とする請求項
８記載の集積回路装置。 - 【請求項１０】 前記回路は、前記第１の変化に反応し
て前記第２の入力信号をラッチする第１のラッチ回路
と、前記第２の変化に反応して該第２の入力信号をラッ
チする第２のラッチ回路とを含むことを特徴とする請求
項９記載の集積回路装置。 - 【請求項１１】 請求項１０記載の集積回路装置に加
え、前記第２の入力信号を格納するためのメモリコア回
路を更に含むことを特徴とする半導体記憶装置。 - 【請求項１２】 請求項３記載の入力バッファ回路に加
え、制御信号を受信する制御信号受信回路を更に含み、
前記第１の手段及び前記第２の手段のオン・オフを該制
御信号によって制御することによって、前記第１の入力
信号の入力開始のタイミングを該制御信号により制御す
ることを特徴とする集積回路装置。 - 【請求項１３】 制御信号を受信する制御信号受信回路
を更に含み、前記第１のアンプ及び前記第２のアンプの
駆動・非駆動を該制御信号によって制御することによっ
て、前記第１の入力信号の入力開始のタイミングを該制
御信号により制御することを特徴とする請求項８記載の
集積回路装置。 - 【請求項１４】 前記入力開始後に検出された前記第１
の入力信号の最初のエッジが前記立ち上がりエッジと前
記立ち下がりエッジのいずれであるかを判定する手段
と、 判定結果に基づいて、該最初のエッジが該立ち上がりエ
ッジである場合には前記出力信号を前記回路に供給し、
該最初のエッジが該立ち下がりエッジである場合には前
記出力信号を反転させて前記回路に供給する手段を更に
含むことを特徴とする請求項１３記載の集積回路装置。 - 【請求項１５】 第１のクロック信号を受信する第１の
クロック入力回路と、 受信された該第１のクロック信号に同期して第１のデー
タ信号を受信する第１のデータ入力回路と、 第２のクロック信号を受信する第２のクロック入力回路
と、 受信された該第２のクロック信号に同期して第２のデー
タ信号を受信する第２のデータ入力回路と、 該第１のデータ信号の受信開始タイミングに応じて、該
第２のデータ信号の受信開始タイミングを制御する制御
回路を含むことを特徴とする集積回路装置。 - 【請求項１６】 前記制御回路は前記第１のデータ信号
の受信開始タイミングに基づいて電源制御信号を生成す
る電源制御信号生成手段を含み、前記第２のクロック入
力回路は該電源制御信号を受け取ったタイミングで駆動
電流がオンされることを特徴とする請求項１５記載の集
積回路装置。 - 【請求項１７】 前記制御回路は前記第１のデータ信号
の受信開始タイミングに基づいて受信制御信号を生成す
る受信制御信号生成手段を更に含み、前記第２のデータ
入力回路は該受信制御信号を受け取ったタイミング及び
前記第２のクロック信号に応じて前記第２のデータ信号
の受信を開始することを特徴とする請求項１６記載の集
積回路装置。 - 【請求項１８】 前記受信制御信号生成手段は、受信さ
れた前記第１のデータ信号の内容に応じたタイミングで
前記受信制御信号を生成することを特徴とする請求項１
７記載の集積回路装置。 - 【請求項１９】 前記受信制御信号生成手段は、 情報を格納する格納手段と、 該格納手段に格納された該情報に応じて前記受信制御信
号を生成するタイミングを調整する手段を含むことを特
徴とする請求項１７記載の集積回路装置。 - 【請求項２０】 前記受信制御信号生成手段は、前記第
２のクロックのパルス長を１単位時間として、前記第２
のクロックが中間レベルからＮ単位時間の第１のレベル
を経て第２のレベルになる際に、前記受信制御信号を１
以上かつＮ＋１以下の長さとすることを特徴とする請求
項１７記載の集積回路装置。 - 【請求項２１】 前記第２のデータ信号の受信開始タイ
ミングは、前記受信制御信号と前記第２のクロック信号
の前記第２のレベルとが初めて重なるタイミングである
ことを特徴とする請求項２０記載の集積回路装置。 - 【請求項２２】 前記第２のデータ入力回路が前記第２
のデータ信号の受信開始タイミングから連続して受信し
た複数のデータを個々に分けて格納する所定個数のラッ
チと、 該ラッチに格納されたデータを少なくとも一つの第３の
クロック信号に基づいて取り出すデータ取り出し手段を
含むことを特徴とする請求項１７記載の集積回路装置。 - 【請求項２３】 前記少なくとも一つの第３のクロック
信号を前記第１のクロック信号に基づいて生成する手段
を更に含むことを特徴とする請求項２２記載の集積回路
装置。 - 【請求項２４】 内部データバスを更に含み、前記デー
タ取り出し手段は前記少なくとも一つの第３のクロック
信号に基づいて前記データを該内部データバスにシリア
ルに出力することを特徴とする請求項２２又は２３記載
の集積回路装置。 - 【請求項２５】 第４のクロック信号を出力するクロッ
ク出力回路と、 該第４のクロック信号に同期して第４のデータ信号を出
力するデータ出力回路と、 前記第１のクロック信号とエッジタイミングが揃った該
第４のクロック信号を該第１のクロック信号に基づいて
生成するクロック生成手段を更に含むことを特徴とする
請求項１５記載の集積回路装置。 - 【請求項２６】 前記クロック生成手段は、 内部信号を生成する内部信号生成手段と、 該内部信号と該第１のクロック信号との位相差を比較す
る位相比較手段と、 該位相差がゼロになるように該内部信号生成手段を制御
する手段を含むことを特徴とする請求項２５記載の集積
回路装置。 - 【請求項２７】 前記クロック手段はＤＬＬ（delay la
tched loop）回路であることを特徴とする請求項２６記
載の集積回路装置。 - 【請求項２８】 前記クロック生成手段は、前記第４の
データ信号を出力する場合のみ該クロック生成手段を動
作させる動作制御手段を更に含むことを特徴とする請求
項２７記載の集積回路装置。 - 【請求項２９】 請求項２５記載の集積回路装置に加
え、前記第１のデータ信号に基づいて、前記第２のデー
タ信号が書き込まれ、前記第４のデータ信号が読み出さ
れるメモリコア回路を有し、前記第１のクロック入力回
路と、前記第１のデータ入力回路と、前記第２のクロッ
ク入力回路と、前記第２のデータ入力回路と、前記クロ
ック出力回路と、前記データ出力回路と、前記クロック
生成手段と、該メモリコア回路がチップ上に配置され、
該クロック生成手段は該チップの略中央部に配置される
ことを特徴とする半導体記憶装置。 - 【請求項３０】 前記メモリコア回路は互いに対称な第
１のメモリコア回路と第２のメモリコア回路とを含み、
前記チップ上で該第１のメモリコア回路と該第２のメモ
リコア回路との間に該クロック生成手段が配置されるこ
とを特徴とする請求項２９記載の半導体記憶装置。 - 【請求項３１】 請求項２５記載の集積回路装置に加
え、前記第１のデータ信号に基づいて、前記第２のデー
タ信号が書き込まれ、前記第４のデータ信号が読み出さ
れる複数のメモリコア回路を有し、前記第１のクロック
入力回路と、前記第１のデータ入力回路と、前記第２の
クロック入力回路と、前記第２のデータ入力回路と、前
記クロック出力回路と、前記データ出力回路と、前記ク
ロック生成手段と、該複数のメモリコア回路がチップ上
に配置され、該クロック生成手段は該複数のメモリコア
回路の間に配置されることを特徴とする半導体記憶装
置。 - 【請求項３２】 第１のクロック信号を送信するクロッ
ク出力回路と、 該第１のクロック信号に同期して第１のデータ信号を送
信するデータ出力回路と、 第２のクロック信号を受信するクロック入力回路と、 受信された該第２のクロック信号に同期して第２のデー
タ信号を受信するデータ入力回路と、 該第１のデータ信号の送信開始タイミングに応じて、該
第２のデータ信号の受信開始タイミングを制御する制御
回路を含むことを特徴とする集積回路装置。 - 【請求項３３】 前記制御回路は前記第１のデータ信号
の送信開始タイミングに基づいて電源制御信号を生成す
る電源制御信号生成手段を含み、前記クロック入力回路
は該電源制御信号を受け取ったタイミングで駆動電流が
オンされることを特徴とする請求項３２記載の集積回路
装置。 - 【請求項３４】 前記制御回路は前記第１のデータ信号
の送信開始タイミングに基づいて受信制御信号を生成す
る受信制御信号生成手段を更に含み、前記データ入力回
路は該受信制御信号を受け取ったタイミング及び前記第
２のクロック信号に応じて前記第２のデータ信号の受信
を開始することを特徴とする請求項３３記載の集積回路
装置。 - 【請求項３５】 前記受信制御信号生成手段は、前記第
１のデータ信号の内容に応じたタイミングで前記受信制
御信号を生成することを特徴とする請求項３４記載の集
積回路装置。 - 【請求項３６】 前記制御回路は、前記第１のデータ信
号を受信開始したサイクルから前記第２のデータ信号の
受信開始サイクルまでの遅れを設定するレイテンシ設定
回路を含み、前記第２のデータ入力回路は該レイテンシ
設定回路が生成する電源制御信号を受け取ったタイミン
グで駆動電流がオンされることを特徴とする請求項１５
記載の集積回路装置。 - 【請求項３７】 前記レイテンシ設定回路は、前記第１
のデータ信号の内容に応じてレイテンシを設定すること
を特徴とする請求項３６記載の集積回路装置。 - 【請求項３８】 前記制御回路は更に、レイテンシをプ
ログラムするレイテンシ・プログラム手段を含み、前記
第１のデータ信号の内容と該レイテンシ・プログラム手
段に記憶されたデータに応じてレイテンシを設定するこ
とを特徴とする請求項３６記載の集積回路装置。 - 【請求項３９】 第１の入力信号の立ち上がりエッジを
検出して出力信号に第１の変化をもたらす第１のアンプ
と、 該第１の入力信号の立ち下がりエッジを検出して該出力
信号に第２の変化をもたらす第２のアンプと、 該出力信号を該第１のアンプと該第２のアンプにフィー
ドバックするフィードバック経路を含み、該フィードバ
ック信号によって該第１の変化のタイミングが該第１の
アンプのみに依存するように該第２のアンプの動作を制
御し該第２の変化のタイミングが該第２のアンプのみに
依存するように該第１のアンプの動作を制御するように
構成されていることを特徴とする入力バッファ回路を含
む集積回路装置。 - 【請求項４０】 請求項１３記載の集積回路装置に加え
て、前記回路は第２の入力信号を受信するためのラッチ
型入力回路であって、前記第２の入力信号を格納するた
めのメモリコア回路を更に含むことを特徴とする半導体
記憶装置。 - 【請求項４１】 請求項１５記載の集積回路に加え、前
記第１のデータ信号に応答して、第２のデータ信号を格
納するメモリコア回路を有することを特徴とする半導体
記憶装置。 - 【請求項４２】 請求項２２に於て、前記複数のデータ
はメモリコア回路に対する書き込みデータであることを
特徴とする半導体記憶装置。 - 【請求項４３】 請求項２５に於て、前記第４のデータ
信号は、メモリコア回路からの読み出し信号であること
を特徴とする半導体記憶装置。 - 【請求項４４】 第１のクロック信号を受信する第１の
クロック入力回路と、 受信された該第１のクロック信号に同期して第１のデー
タ信号を受信する第１のデータ入力回路と、 第２のクロック信号を受信する第２のクロック入力回路
と、 受信された該第２のクロック信号に同期して第２のデー
タ信号を受信する第２のデータ入力回路と、 第３のクロック信号を出力する第１のクロック出力回路
と、 該第３のクロック信号に同期して第３のデータ信号を出
力する第１のデータ出力回路と、 該第１のデータ信号の受信開始タイミングに応じて、該
第２のデータ信号の受信開始タイミングを制御する制御
回路を含む第１の集積回路と、 該第１のクロック信号を送信する第２のクロック出力回
路と、 該第１のクロック信号に同期して該第１のデータ信号を
送信する第２のデータ出力回路と、 該第２のクロック信号を送信する第３のクロック出力回
路と、 該第２のクロック信号に同期して該第２のデータ信号を
送信する第３のデータ出力回路と、 該第３のクロック信号を受信する第３のクロック入力回
路と、 受信された該第３のクロック信号に同期して該第３のデ
ータ信号を受信する第３のデータ入力回路と、 該第１のデータ信号の送信開始タイミングに応じて、該
第３のデータ信号の受信開始タイミングを制御する制御
回路を含む第２の集積回路を含むことを特徴とする集積
回路システム。
Priority Applications (8)
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|---|---|---|---|
| JP17955096A JP3612634B2 (ja) | 1996-07-09 | 1996-07-09 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
| US08/766,173 US5793680A (en) | 1996-07-09 | 1996-12-12 | Input buffer circuit, integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal |
| DE69637314T DE69637314T2 (de) | 1996-07-09 | 1996-12-16 | Eingangspufferschaltkreis, der mit einem hochfrequenten Taktsignal zurechtkommt |
| EP04007831A EP1437661A3 (en) | 1996-07-09 | 1996-12-16 | Integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal |
| EP96309172A EP0818735B1 (en) | 1996-07-09 | 1996-12-16 | Input buffer circuit coping with high-frequency clock signal |
| KR1019960069057A KR100199547B1 (ko) | 1996-07-09 | 1996-12-20 | 고속 클록 신호에 대응한 입력버퍼회로, 집적회로장치, 반도체 기억장치 및 집적회로 시스템 |
| TW085116075A TW321742B (en) | 1996-07-09 | 1996-12-26 | Input buffer circuit, integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal |
| US08/990,999 US5838630A (en) | 1996-07-09 | 1997-12-15 | Integrated circuit device, semiconductor memory, and integrated circuit system coping with high-frequency clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17955096A JP3612634B2 (ja) | 1996-07-09 | 1996-07-09 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1028041A true JPH1028041A (ja) | 1998-01-27 |
| JP3612634B2 JP3612634B2 (ja) | 2005-01-19 |
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ID=16067713
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| JP17955096A Expired - Lifetime JP3612634B2 (ja) | 1996-07-09 | 1996-07-09 | 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム |
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|---|---|
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| EP (2) | EP0818735B1 (ja) |
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| KR (1) | KR100199547B1 (ja) |
| DE (1) | DE69637314T2 (ja) |
| TW (1) | TW321742B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| JP2002290227A (ja) * | 2001-03-26 | 2002-10-04 | Nec Corp | 入力回路 |
| JP2004507033A (ja) * | 2000-08-21 | 2004-03-04 | マイクロン テクノロジー インコーポレイテッド | クロック領域境界を越える方法および装置 |
| JP2004507032A (ja) * | 2000-08-21 | 2004-03-04 | マイクロン テクノロジー インコーポレイテッド | 高速メモリーバス上の同期データ書込み |
| JP2007095259A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 異なる周波数を有する複数のクロックを用いる半導体メモリ素子 |
| JP2008067144A (ja) * | 2006-09-08 | 2008-03-21 | Osaki Electric Co Ltd | 位相調整機能付きシングルビット乗算回路 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767709A (en) * | 1996-01-19 | 1998-06-16 | Sgs-Thomson Microelectronics, Inc. | Synchronous test mode initalization |
| JP2988392B2 (ja) * | 1996-08-09 | 1999-12-13 | 日本電気株式会社 | 半導体メモリ集積回路 |
| JP3972414B2 (ja) * | 1997-06-20 | 2007-09-05 | ソニー株式会社 | データ判定回路およびデータ判定方法 |
| US6215725B1 (en) * | 1997-07-23 | 2001-04-10 | Sharp Kabushiki Kaisha | Clock-synchronized memory |
| KR100261215B1 (ko) * | 1997-07-29 | 2000-07-01 | 윤종용 | 클럭 버퍼 및 이를 포함하는 메모리 로직 복합 반도체장치 |
| JPH11122232A (ja) * | 1997-10-17 | 1999-04-30 | Fujitsu Ltd | 位相検出回路及び位相検出回路を用いたタイミング抽出回路 |
| JP3788867B2 (ja) * | 1997-10-28 | 2006-06-21 | 株式会社東芝 | 半導体記憶装置 |
| US6433607B2 (en) * | 1998-01-21 | 2002-08-13 | Fujitsu Limited | Input circuit and semiconductor integrated circuit having the input circuit |
| US6289400B1 (en) * | 1998-04-15 | 2001-09-11 | Infineon Technologies Ag | Electrical control device with configurable control modules |
| KR100305646B1 (ko) * | 1998-05-29 | 2001-11-30 | 박종섭 | 클럭보정회로 |
| JP4034886B2 (ja) * | 1998-10-13 | 2008-01-16 | 富士通株式会社 | 半導体装置 |
| US6275086B1 (en) | 1998-11-19 | 2001-08-14 | Fujitsu Limited | Clock signal generator for an integrated circuit |
| KR100287186B1 (ko) * | 1999-03-29 | 2001-04-16 | 윤종용 | 반도체 메모리 장치의 상보형 차동 입력 버퍼 |
| KR100358121B1 (ko) | 1999-05-13 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체장치의 신호 입력회로 |
| KR100340863B1 (ko) | 1999-06-29 | 2002-06-15 | 박종섭 | 딜레이 록 루프 회로 |
| JP4822572B2 (ja) | 1999-09-02 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6240024B1 (en) * | 2000-04-10 | 2001-05-29 | Motorola, Inc. | Method and apparatus for generating an echo clock in a memory |
| US6222791B1 (en) * | 2000-06-15 | 2001-04-24 | Artisan Components, Inc. | Slew tolerant clock input buffer and a self-timed memory core thereof |
| JP2002245778A (ja) * | 2001-02-16 | 2002-08-30 | Fujitsu Ltd | 半導体装置 |
| US6670836B1 (en) * | 2002-08-15 | 2003-12-30 | Micron Technology, Inc. | Differential buffer having bias current gated by associated signal |
| JP4366914B2 (ja) | 2002-09-25 | 2009-11-18 | 日本電気株式会社 | 表示装置用駆動回路及びそれを用いた表示装置 |
| KR100891322B1 (ko) * | 2002-09-25 | 2009-03-31 | 삼성전자주식회사 | 데이터 입력 마진을 개선할 수 있는 동시 양방향 입출력회로 |
| KR100495916B1 (ko) * | 2002-11-20 | 2005-06-17 | 주식회사 하이닉스반도체 | 클럭인에이블 버퍼를 구비한 반도체 장치 |
| DE102004015318B3 (de) * | 2004-03-30 | 2005-09-01 | Infineon Technologies Ag | Eingangsschaltung für eine elektronische Schaltung |
| US7161846B2 (en) * | 2004-11-16 | 2007-01-09 | Seiko Epson Corporation | Dual-edge triggered multiplexer flip-flop and method |
| US7558125B2 (en) | 2006-12-15 | 2009-07-07 | Micron Technology, Inc. | Input buffer and method with AC positive feedback, and a memory device and computer system using same |
| JP2008277941A (ja) * | 2007-04-26 | 2008-11-13 | Nec Electronics Corp | インタフェース回路 |
| KR101675209B1 (ko) * | 2012-03-20 | 2016-11-10 | 인텔 코포레이션 | 동작 제어를 위한 장치 명령에 응답하는 메모리 장치 |
| CN106021151A (zh) * | 2016-05-09 | 2016-10-12 | 浪潮电子信息产业股份有限公司 | 一种信号增强板、信号增强方法以及系统 |
| US11595033B2 (en) * | 2020-11-17 | 2023-02-28 | Texas Instruments Incorporated | Comparator architecture for reduced delay and lower static current |
| US12068691B2 (en) * | 2021-12-09 | 2024-08-20 | Renesas Electronics America Inc. | Regulator booster activated by boost signal to boost voltage of regulated output by target amount |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504747A (en) * | 1983-11-10 | 1985-03-12 | Motorola, Inc. | Input buffer circuit for receiving multiple level input voltages |
| US4783607A (en) * | 1986-11-05 | 1988-11-08 | Xilinx, Inc. | TTL/CMOS compatible input buffer with Schmitt trigger |
| US5093807A (en) * | 1987-12-23 | 1992-03-03 | Texas Instruments Incorporated | Video frame storage system |
| JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
| US5065054A (en) * | 1990-11-21 | 1991-11-12 | Advanced Micro Devices, Inc. | Input buffer with noise filter for eliminating short-pulse-width noise |
| JP2999845B2 (ja) * | 1991-04-25 | 2000-01-17 | 沖電気工業株式会社 | シリアルアクセスメモリの倍速コントロール方式 |
| US5487038A (en) * | 1994-08-15 | 1996-01-23 | Creative Integrated Systems, Inc. | Method for read cycle interrupts in a dynamic read-only memory |
| JPH09148907A (ja) * | 1995-11-22 | 1997-06-06 | Nec Corp | 同期式半導体論理装置 |
-
1996
- 1996-07-09 JP JP17955096A patent/JP3612634B2/ja not_active Expired - Lifetime
- 1996-12-12 US US08/766,173 patent/US5793680A/en not_active Expired - Lifetime
- 1996-12-16 EP EP96309172A patent/EP0818735B1/en not_active Expired - Lifetime
- 1996-12-16 EP EP04007831A patent/EP1437661A3/en not_active Withdrawn
- 1996-12-16 DE DE69637314T patent/DE69637314T2/de not_active Expired - Lifetime
- 1996-12-20 KR KR1019960069057A patent/KR100199547B1/ko not_active IP Right Cessation
- 1996-12-26 TW TW085116075A patent/TW321742B/zh not_active IP Right Cessation
-
1997
- 1997-12-15 US US08/990,999 patent/US5838630A/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507033A (ja) * | 2000-08-21 | 2004-03-04 | マイクロン テクノロジー インコーポレイテッド | クロック領域境界を越える方法および装置 |
| JP2004507032A (ja) * | 2000-08-21 | 2004-03-04 | マイクロン テクノロジー インコーポレイテッド | 高速メモリーバス上の同期データ書込み |
| JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| JP2002290227A (ja) * | 2001-03-26 | 2002-10-04 | Nec Corp | 入力回路 |
| JP2007095259A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 異なる周波数を有する複数のクロックを用いる半導体メモリ素子 |
| JP2013041665A (ja) * | 2005-09-29 | 2013-02-28 | Sk Hynix Inc | 異なる周波数を有する複数のクロックを用いる半導体メモリ素子 |
| JP2008067144A (ja) * | 2006-09-08 | 2008-03-21 | Osaki Electric Co Ltd | 位相調整機能付きシングルビット乗算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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