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JP2003068082A - メモリデバイス及びメモリシステム - Google Patents

メモリデバイス及びメモリシステム

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JP2003068082A
JP2003068082A JP2001254780A JP2001254780A JP2003068082A JP 2003068082 A JP2003068082 A JP 2003068082A JP 2001254780 A JP2001254780 A JP 2001254780A JP 2001254780 A JP2001254780 A JP 2001254780A JP 2003068082 A JP2003068082 A JP 2003068082A
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termination
control signal
memory
circuit
memory device
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Abstract

(57)【要約】 【課題】 データバスに対して、ＤＲＡＭ等のメモリデ
バイスを分岐した形で接続したメモリシステムにおい
て、データバスの配線インピーダンスの不整合による信
号反射による信号品質の劣化を軽減し、高速で、データ
の読出、書込を行うことができるメモリシステムを提供
することである。 【解決手段】 データバスに接続されるメモリデバイス
であって、当該メモリデバイス内に、このメモリデバイ
スを終端制御するアクティブ終端回路と、このアクティ
ブ終端回路を電気的に、アクティブ状態、或いは、イン
アクティブ状態に制御する制御回路とを備えたメモリデ
バイスが得られる。このようなメモリデバイスを複数個
備えると共に、複数個のメモリデバイスの終端制御を行
うメモリコントローラを有するメモリシステムが得られ
る。この場合、メモリコントローラにも、アクティブ状
態或いはインアクティブ状態となる終端回路が備えられ
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速で動作可能な
メモリデバイス、及び、これらのメモリデバイスを複数
備えたメモリシステムに関する。
【０００２】
【従来の技術】最近、メモリデバイスを高集積化する一
方、高速で且つ低信号振幅で動作させるためのインタフ
ェースが検討されている。このための規格として、ＳＳ
ＴＬ（Stub Series Termination Logic）が提案され
ている。また、メモリモジュールの一つであるＤＲＡＭ
をより高速で動作させるために、クロックの立ち上がり
と立下りの両エッジに同期してデータの入出力を行うこ
とにより、データレートを２倍にできるＤＤＲ（double
data rate）も提案されている。
【０００３】上記した動作を行うメモリシステムは、複
数のメモリモジュールをマザーボード上に間隔を置いて
並行に配列した構成を備えている。この場合、複数のメ
モリモジュールは、それぞれコネクタを介してマザーボ
ード上に搭載されている。各メモリモジュールをマザー
ボードに取り付けるために、各コネクタには、メモリモ
ジュールを取り付けるためのスロットが設けられてお
り、各スロットには、メモリモジュールと電気的接続を
行うための端子が配列されている。一方、メモリモジュ
ールの表及び/又は裏には、複数のメモリデバイス及び
レジスタ等のバッファが取り付けられており、メモリデ
バイス及びレジスタは、モジュール端部に設けられた端
子を介してコネクタと電気的に接続されている。
【０００４】また、上記したメモリシステムの中には、
メモリモジュール上のメモリデバイスを制御するため
に、チップセットと呼ばれるコントローラをマザーボー
ド上に搭載したものがある。このメモリシステムでは、
データバス、コマンド・アドレスバス、及び、クロック
バス（以下の説明では、これらを総称して単にバスと呼
ぶこともある）がマザーボード上に布線され、当該バス
によってコントローラと各メモリモジュール上のメモリ
デバイス及びレジスタが電気的に接続されている。
【０００５】上記したバスのうち、デ―タバス及びクロ
ックバスは、コントローラから、直接、各メモリモジュ
ールの各メモリデバイスに接続されており、他方、コマ
ンド・アドレスバスは、レジスタに接続され、当該レジ
スタから各メモリモジュール上のメモリデバイスに接続
される構成が採用されている場合がある。
【０００６】更に、ＳＳＴＬ規格に従うメモリシステム
は、各メモリモジュール内のメモリデバイスを構成する
ＤＲＡＭとコネクタとをスタブによって接続された構成
を備えている。このようなメモリシステムの具体例とし
て、コネクタのスロットに取り付けられたメモリモジュ
ールの表裏に、それぞれメモリデバイスとして、ＤＲＡ
Ｍを搭載した構成のメモリシステムが開示されている。
各メモリモジュールの表裏に設けられたＤＲＡＭは、デ
ータバスに対して、スタブを介して接続されている。
【０００７】この種のメモリシステムでは、入出力をよ
り高速に行うために、クロックバスに与えられるクロッ
クの周波数を１００ＭＨｚ以上（例えば、１３３ＭＨ
ｚ）にすることが考慮されている。この場合、読出／書
込のデータレートは、ＤＤＲを採用した場合、２００Ｍ
Ｈｚ以上になる。また、最近では、２００〜４００ＭＨ
ｚのクロック周波数で、各メモリモジュールを動作させ
ることも要求されており、この場合、データレートは４
００〜８００ＭＨｚに達することになる。
【０００８】ここで、図１３を参照して、従来のメモリ
システムの一例を説明する。図示されたメモリシステム
は、マザーボード上取り付けられたメモリコントローラ
２１、及び、マザーボード上のスロットに装着された複
数のメモリモジュール２０１、２０２、書込クロックを
発生するクロック発生器１０１、及び、読出クロックを
発生するクロック発生器１０２を備えている。マザーボ
ード上に装着された各メモリモジュール２０１、２０２
には、複数のＤＲＡＭが取り付けられており、各スロッ
トにはコネクタが設けられている。図示された例では、
各メモリモジュール２０１、２０２の表側に、ＤＲＡＭ
ｆが配置され、他方、裏側には、ＤＲＡＭｒが配置され
ている。各ＤＲＡＭｆ、ｒは、コネクタ、モジュール上
のスタブを介して、データバスＤＢ、コマンド・アドレ
スバスＣＢ、書込クロックバスＷＢ、及び、読出クロッ
クバスＲＢと接続されている。
【０００９】各バスは、各メモリモジュール２０１、２
０２の表裏に設けられたＤＲＡＭｆ、ｒに接続するため
に、モジュール上で分岐されている。更に、この例で
は、コマンドアドレスバスＣＢ中には、終端制御信号を
送受するための制御信号線も含まれているものとする。
尚、書込クロックバスＷＢには、クロック発生器１０１
からの書込クロックが与えられ、他方、読出クロックバ
スＲＢには、クロック発生器１０２からの読出クロック
が与えられている。また、メモリコントローラ２１は、
データバスＤＢ、及び、コマンド・アドレスバスＣＢを
介して各ＤＲＡＭｆ、ｒと接続されている。
【００１０】
【発明が解決しようとする課題】図示されたメモリシス
テムは、大容量を有すると共に、高速で動作することが
可能である。図示されているように、従来のメモリシス
テムでは、データバスの一端をコントローラに接続する
一方、データバスＤＢの他端、即ち、データバスＤＢ遠
端に終端素子として、終端抵抗を接続し、この終端抵抗
に終端電源から、電圧を印加することが考慮されてい
る。しかしながら、前述したように、各コネクタで分岐
され、且つ、各スタブにおいても分岐して、データバス
に接続されるＤＲＡＭを備えたメモリシステムの場合、
データバスの遠端でのみ終端しただけでは、データバス
の配線インピーダンスの不整合による信号反射による信
号品質の劣化が無視できない程大きくなることが判明し
た。このため、前述した終端方式を採用しただけでは、
メモリシステムの高速化に対応できないことが分かっ
た。
【００１１】本発明の目的は、メモリデバイスをデータ
バスに対して分岐した形で接続したメモリシステムにお
いて、データバスと各メモリデバイスとの間における反
射を有効に防止することにより、メモリデバイスからの
データを高速で読み出すことができるメモリシステムを
提供することである。
【００１２】本発明の他の目的は、読出或いは書込状態
において、各状態に応じた反射防止制御を行うことがで
きるメモリデバイスを提供することである。
【００１３】
【課題を解決するための手段】本発明の一態様によれ
ば、データバスに接続して使用されるメモリデバイスに
おいて、前記メモリデバイスを終端制御するアクティブ
終端回路と、該アクティブ終端回路を電気的に、アクテ
ィブ状態、或いは、インアクティブ状態に制御する制御
回路とを有することを特徴とするメモリデバイスが得ら
れる。
【００１４】前記制御回路の一例として、前記メモリデ
バイスの外部から与えられ、前記アクティブ終端素回路
をアクティブ状態又はインアクティブ状態にするための
終端制御信号と、前記メモリデバイス内で発生されるデ
ータ出力イネーブル信号とを受け、前記外部信号と前記
データ出力イネーブル信号とから、内部終端制御信号を
生成する制御回路が考えられる。この場合、前記制御回
路は、前記終端制御信号とクロック信号とを受け、前記
クロック信号に同期して、前記終端制御信号を受信する
レシーバと、該レシーバで受信された終端制御信号と、
前記データ出力イネーブル信号とから、前記内部終端制
御信号を生成する終端制御部とによって構成できる。他
方、前記制御回路は、クロック信号に対して、非同期
で、前記終端制御信号を受信するレシーバと、該レシー
バで受信された終端制御信号と、前記データ出力イネー
ブル信号とから、前記内部終端制御信号を生成する終端
制御部とによって構成されても良い。
【００１５】前記制御回路の他の例として、前記メモリ
デバイスの外部から与えられ、前記アクティブ終端回路
をアクティブ状態又はインアクティブ状態にするための
終端制御信号、前記メモリデバイス内で発生されるデー
タ出力イネーブル信号、及び、パワーダウン信号とか
ら、内部終端制御信号を生成する制御回路によって構成
しても良い。
【００１６】上記したアクティブ終端回路は、互いに異
なる導電形の一対のトランジスタと、これらトランジス
タ間に直列に接続された抵抗回路と、前記一対のトラン
ジスタの一方に接続されたインバータとを有し、前記一
対のトランジスタをオン、オフすることにより、前記メ
モリデバイスをアクティブ状態、或いは、インアクティ
ブ状態にする回路構成を有している。
【００１７】本発明の他の態様によれば、１本のデータ
バスに複数のメモリデバイスを接続した構成を有するメ
モリシステムにおいて、前記各メモリデバイスは、前記
データバスにデータを出力する時、及び、外部から終端
制御信号を受信した時、終端をインアクティブにする内
部終端制御信号を生成する制御回路と、前記内部終端制
御信号がインアクティブ状態を指示している場合に、イ
ンアクティブ状態に置かれる終端回路を有することを特
徴とするメモリシステムが得られる。この場合、メモリ
システムは、更に、前記データバスに接続されると共
に、前記各メモリデバイスと制御信号線を介して接続さ
れたメモリコントローラを備え、前記メモリコントロー
ラは、前記メモリデバイスのアクセスの際、選択的にア
クティブ状態、或いは、インアクティブ状態に置かれる
終端回路を備えている。
【００１８】更に、本発明の別の実施態様によれば、１
本のデータバスに複数のメモリデバイスと、前記データ
バスを介して、前記複数のメモリデバイスに接続された
メモリコントローラとを有するメモリシステムにおい
て、前記メモリコントローラは、前記メモリデバイスの
アクセスの際、選択的にアクティブ状態、或いは、イン
アクティブ状態に置かれる終端回路と、前記各メモリデ
バイスをアクセスの際、前記複数のメモリデバイスに対
して、終端制御信号を出力する制御ユニットとを備え、
前記各メモリデバイスは、前記メモリコントローラか
ら、前記メモリコントローラから終端制御信号を受信し
て内部終端制御信号を生成する制御回路と、前記内部終
端制御信号がインアクティブ状態を指示している場合
に、インアクティブ状態に置かれるアクティブ終端回路
を有することを特徴とするメモリシステムが得られる。
上記したメモリコントローラは、前記メモリデバイスの
うち、特定メモリデバイスに対して読出コマンド或いは
書込コマンドが発行される場合、前記データバスに接続
された前記複数のメモリデバイスのアクティブ終端回路
をアクティブ状態にすることを指示する終端制御信号を
生成する手段を有する一方、前記メモリコントローラの
前記終端回路は、前記読出コマンド生成の際、アクティ
ブ状態に置かれ、且つ、前記特定メモリデバイスに対し
て書込コマンドが生成され、前記特定メモリデバイスに
対してデータが書き込まれる際に、インアクティブ状態
に置かれる。
【００１９】ここで、上記した特定メモリデバイスの前
記制御回路は、前記読出コマンドを受けている場合、前
記アクティブ状態を指示する終端制御信号を前記メモリ
コントローラから受信して、当該特定メモリデバイスか
らデータを読出す際に、前記インアクティブ状態を指示
する内部終端制御信号を特定メモリデバイスのアクティ
ブ終端回路に出力し、他方、前記書込コマンドを受けて
いる場合には、前記特定メモリデバイスのアクティブ終
端回路をアクティブ状態に保った状態で、データを書き
込む。
【００２０】本発明の更に別の実施態様によれば、１本
のデータバスに複数のメモリデバイスと、前記データバ
スを介して、前記複数のメモリデバイスに接続されたメ
モリコントローラとを有するメモリシステムの終端制御
方法において、前記メモリコントローラから前記複数の
メモリデバイスのうち、特定のメモリデバイスに対し
て、読出コマンドを発行する段階と、前記読出コマンド
発行の際、前記メモリコントローラの終端回路をアクテ
ィブ状態に維持する段階と、前記読出コマンド発行の
際、前記読出コマンドに応じた前記特定メモリデバイス
からのデータ読出中、前記特定メモリデバイス以外のメ
モリデバイスにおけるアクティブ終端回路をアクティブ
状態に維持する段階と、前記読出コマンド発行の際、前
記読出コマンドに応じた前記特定メモリデバイスからの
データ読出中、前記特定メモリデバイスにおけるアクテ
ィブ終端回路をアクティブ状態に維持する段階とを有す
ることを特徴とするメモリシステムの終端制御方法が得
られる。
【００２１】更に、上記した終端制御方法は、前記特定
メモリデバイスに対して、前記書込コマンドを発行する
段階と、前記書込コマンド発行の際、書込データを出力
している間、前記メモリコントローラの終端回路をイン
アクティブ状態に維持する段階と、前記書込コマンド発
行の際、前記特定メモリデバイスを含む前記複数のメモ
リデバイスのアクティブ終端回路をアクティブ状態に維
持する段階とを備えていても良い。
【００２２】
【発明の実施の形態】図１を参照して、本発明の一実施
形態に係るメモリシステムを説明する。図示されたメモ
リシステムは、マザーボード上に配列された複数のコネ
クタと、各コネクタのスロットｓｌｏｔ１、及び、ｓｌ
ｏｔ２に挿入された２つのメモリモジュール２０１及び
２０２とを備えている。図示されたメモリモジュール２
０１、２０２の表裏には、それぞれメモリデバイスとし
て、ＤＲＡＭ１及び２、ＤＲＡＭ３及び４が搭載されて
いる。ここで、ＤＲＡＭ１及び３は、各メモリモジュー
ル２０１、２０２の表側、即ち、フロントサイドに設け
られており、他方、ＤＲＡＭ２及び４は、各メモリモジ
ュール２０１、２０２の裏側、即ち、バックサイドに設
けられているものとする。また、マザーボード上には、
コネクタと共に、メモリコントローラ２１が搭載されて
いる。
【００２３】メモリコントローラ２１と、メモリモジュ
ール２０１、２０２のＤＲＡＭ１、２、３、及び４は、
一つのデータバス２２によって接続されている。図から
も明らかなように、単一のデータバス２２に対して、各
コネクタのスロットを介して、２つのＤＲＡＭ１及び
２、ＤＲＡＭ３及び４が接続されている。更に、メモリ
コントローラ２１は、各ＤＲＡＭ１、２、３、及び、４
と制御信号線２５によって接続されている。
【００２４】図示されたメモリコントローラ２１は、制
御信号線２５上に終端制御信号を送出する制御ユニット
２１１、データ書込の際にデータバス２２上にデータを
出力するドライバ２１２、データ読出の際にデータバス
２２からのデータを受信するレシーバ２２０、及び、Ｄ
ＲＡＭ１、２、３、及び、４からデータを読み出す場合
に動作状態となる終端回路２１３とによって構成されて
いる。図示されたドライバ２１２及びレシーバ２２０
は、後述するように、制御ユニット２１１の制御によっ
て選択的に終端回路２１３と接続される。
【００２５】図示されたメモリコントローラ２１の終端
回路２１３は、直列に接続された２つの抵抗２１６、２
１７と、抵抗２１６及び２１７の両端に接続されたＮチ
ャンネルＭＯＳトランジスタ２１８、ＰチャンネルＭＯ
Ｓトランジスタ２１９とを備えている。図示されたＮチ
ャンネルＭＯＳトランジスタ２１８のソースは接地され
ており、他方、ＰチャンネルＭＯＳトランジスタ２１９
のソースには電源電圧ＶＤＱが与えられている。この電
源電圧ＶＤＱは、ＤＲＡＭ１、２、３、及び４の各メモ
リ素子に与えられる電源電圧と共通である。図示された
例では、抵抗２１６及び２１７の共通接続点がデータバ
ス２２に接続されており、抵抗２１６及び２１７が等し
い抵抗値を有している場合、ＭＯＳトランジスタ２１
８、２１９がオンしている間、データバス２２は、Ｖ
ＤＱ／２の終端電圧で終端されることになる。尚、図示
されたＭＯＳトランジスタ２１８、２１９は、制御ユニ
ット２１１からのコントロール信号によってオンオフさ
れるものとする。
【００２６】一方、図１に示された各ＤＲＡＭ１、２、
３、及び４は、同一の構成を有しているから、ここで
は、ＤＲＡＭ１の構成を例にとって説明する。尚、読出
コマンド、或いは、書込コマンドは、ＤＲＡＭ１に対し
て出力されるものとする。
【００２７】ＤＲＡＭ１は、読出データをデータバス２
２に出力するドライバ３１、ＤＲＡＭ１内部に設けられ
たアクティブ終端回路３２、アクティブ終端回路３２を
制御する終端制御ブロック３３、及び、データバス２２
からの書込データを書き込むためのレシーバ３４とを有
している。ドライバ３１及びレシーバ３４は、後述する
ように、終端制御ブロック３３の制御によって、選択的
にアクティブ終端回路３２に接続される。
【００２８】図示されたＤＲＡＭ１は、読出、書込コマ
ンドに応答して、出力イネーブル信号を内部で発生す
る。当該終端制御ブロック３３は、ＤＲＡＭ１外部から
与えられる終端制御信号、及び、当該ＤＲＡＭ１内部に
おいて読出、書込コマンドに応答して発生される出力イ
ネーブル信号とを受け、アクティブ終端回路３２に内部
終端制御信号ＩＴＣを出力する。
【００２９】図１に示された各ＤＲＡＭ内のアクティブ
終端回路３２は、ＮチャンネルＭＯＳトランジスタ３２
１、ＰチャンネルＭＯＳトランジスタ３２２、インバー
タ３２３、両ＭＯＳトランジスタの間に、互いに直列に
接続された２つの抵抗３２４及び３２５とを備えてい
る。２つの抵抗３２４、３２５の共通接続点は、ドライ
バ３１、レシーバ３４と共にデータバスに２２に接続さ
れている。また、ＰチャネルＭＯＳトランジスタ３２２
のソースには、ＤＲＡＭ１のメモリ部に使用される電源
から電源電圧ＶＤＱが与えられている。即ち、図示され
たアクティブ終端回路３２は、メモリ部と共通の電源を
使用しているため、終端回路用の電源を不要にすること
ができる。
【００３０】ここで、抵抗３２４、３２５は、互いに同
じ抵抗値を有しているものとする。この場合、両抵抗３
２４、３２５の共通接続点は、データバス２２に接続さ
れているから、両ＭＯＳトランジスタ３２１、３２２が
オンになると、電源電圧ＶＤ Ｑが抵抗３２４、３２５で
分圧されて、ＶＤＱ／２の終端電圧がデータバス２２に
与えられることになる。したがて、この構成では、アク
ティブ終端回路３２がアクティブ状態、即ち、有効に動
作を行う場合、データバス２２は、ＶＤＱ／２の電圧に
よって終端されることになる。他方、両ＭＯＳトランジ
スタ３２１、３２２がオフ状態になると、アクティブ終
端回路３２は、インアクティブ状態、即ち、無効状態と
なって、開放状態となる。
【００３１】次に、図２をも参照して、図１に示された
ＤＲＡＭ１に読出コマンド（ＲＥＤ）が与えられた場合
の動作を説明する。また、図示されてはいないが、各Ｄ
ＲＡＭには、クロックバスを介してクロックが与えられ
ており、この例の場合、各クロックの立ち上がり及び立
下りでデータの読出或いは書込が行われる所謂ＤＤＲの
手法が用いられるものとする。
【００３２】まず、ＤＲＡＭ１がアクセスされていない
状態では、終端制御ブロック３３は、アクティブ終端回
路３２に対して、ロー（Ｌ）レベルの内部終端制御信号
ＩＴＣを出力し、両ＭＯＳトランジスタ３２１、３２２
はオフにする。結果として、アクティブ終端回路３２
は、インアクティブ状態になっている。このことは、他
の全てのＤＲＡＭ２、３、４においても同様である。一
方、メモリコントローラ２１内部の終端回路、即ち、終
端素子２１３は、コントロール信号によってＭＯＳトラ
ンジスタ２１８、２１９がオンになり、アクティブ状態
に保たれている。この結果、データバス２２は、終端電
圧（ＶＤＱ／２）に維持されている。このように、アク
セスされない状態では、ＤＲＡＭ１、２、３、４内のア
クティブ終端回路３２は電流を消費しないためメモリシ
ステム全体のパワーを削減できる。
【００３３】ＤＲＡＭ１に読出コマンド（ＲＥＤ）が図
示しないコマンドバスを介して発行されると、メモリコ
ントローラ２１は、同時に、制御ユニット２１１から制
御信号線２５に対して、ハイ（Ｈ）レベルの終端制御信
号を送出する。この結果、制御信号線２５に接続された
ＤＲＡＭ１、２、３、４の終端制御ブロック３３には、
Ｈレベルの終端制御信号が与えられることになる。
【００３４】メモリコントローラ２１からのＨレベルの
終端制御信号を受けると、各ＤＲＡＭ１、２、３、及び
４の内部終端制御信号ＩＴＣは、Ｈレベルになる。この
状態が、図２の＠ＤＲＡＭ１及び＠ＤＲＡＭ２―４に示
されている。結果として、ＤＲＡＭ１、２、３、及び、
４の全てにおけるアクティブ終端回路３２、即ち、終端
素子は、アクティブ状態となる。
【００３５】アクティブ終端回路３２がアクティブ状態
になると、読出コマンドを受けたＤＲＡＭ１は、設定さ
れたクロックレイテンシィの後、読出データをデータバ
ス２２上に出力する。読出データの出力に先立ち、ＤＲ
ＡＭ１は、図２の＠ＤＲＡＭ1に示すように、自己のア
クティブ終端回路３２を終端制御ブロック３３の制御の
下に、インアクティブ状態（Ｌレベル）にすると共に、
出力イネーブル信号＠ＤＲＡＭをＨレベルにする。出力
イネーブル信号がＨレベルになると、ＤＲＡＭ１内で
は、クロックに同期して、メモリ素子に対する出力制御
信号がＨレベルとなる。
【００３６】一方、出力イネーブル信号がＨレベルにな
ると、ＤＲＡＭ内部終端制御信号をＬレベルにする。こ
のアクティブ終端回路３２の制御動作は、ＤＲＡＭ１内
に設けられた終端制御ブロック３３で、ＤＲＡＭ内部終
端制御信号ＩＴＣをＬ／Ｈレベルにすることによって行
われる。
【００３７】メモリ素子に対する出力制御信号がＨレベ
ルになると、ＤＲＡＭ１では、ＤＤＲ（ダブルデータレ
ート）の手法で、クロックの立ち上がり、立下りに同期
して、データがバースト状にＤＲＡＭ１から読み出され
る。図示された例では、データの連続バースト長が４の
場合が示されている。
【００３８】図２及び３を参照して、各ＤＲＡＭ１、
２、３、及び４内における動作を説明する。図３には、
図１に示されたドライバ３１、レシーバ３４、アクティ
ブ終端回路３２、及び、終端制御ブロック３３のほか
に、出力制御ブロック３５、終端制御信号及びクロック
信号とを受けて動作する制御信号レシーバ３６を有して
いる。図示しないＤＲＡＭ内部コントローラでは、図１
に示す制御ユニット２１１から終端制御信号を受け、且
つ、コントロールバスを介して読出コマンド（ＲＥＤ）
を受けると、出力イネーブル信号を図３に示された終端
制御ブロック３３及び出力制御ブロック３５に出力す
る。
【００３９】終端制御ブロック３３は、制御信号レシー
バ３６を介して終端制御信号を受け、且つ、出力イネー
ブル信号を受けると、終端制御ブロック３３から出力さ
れているＤＲＡＭ内部終端制御信号をＬレベルにし、当
該ＤＲＡＭのアクティブ終端回路３２をインアクティブ
状態、即ち、無効状態にする。
【００４０】他方、出力イネーブル信号を受けた出力制
御ブロック３５では、クロック信号のタイミングで出力
制御信号をドライバ３１に送出する。この状態で、図２
に示すように、出力イネーブル信号がＨレベルになり、
クロック信号に同期して出力制御信号がＬレベルになる
まで、ＤＲＡＭ１からは、データがバースト状に送出さ
れる。
【００４１】一方、読出コマンド（ＲＥＤ）を受けてい
ない他のＤＲＡＭ２、３、及び、４では、出力イネーブ
ル信号が出力されないため、これらＤＲＡＭ２、３、及
び、４の終端制御ブロック３３は、制御ユニット２１１
から与えられる終端制御信号から得られるＤＲＡＭ内部
終端制御信号をアクティブ終端回路３２にそのまま出力
する。このため、ＤＲＡＭ１以外のＤＲＡＭ２、３、４
のアクティブ終端回路３２は継続的にアクティブ状態に
保たれ、この状態は、終端制御信号がＬレベルとなり、
その結果、ＤＲＡＭ内部終端制御信号がＬレベルとなる
まで継続する。尚、メモリコントローラ２１内の終端回
路には、図２の最下段に示されているように、Ｈレベル
のメモリコントローラ内部終端制御信号が継続的に与え
られているから、当該終端回路は連続的にアクティブ状
態にあり、このため、ＤＲＡＭ１からのデータを反射さ
せることなく、受信することができる。
【００４２】このように、図示されたメモリシステムで
は、読出の対象となるＤＲＡＭのアクティブ終端回路３
２のみがインアクティブ状態となり、他のＤＲＡＭのア
クティブ終端回路及びメモリコントローラにおける終端
回路がアクティブ状態となって、反射による影響をなく
すことができる。
【００４３】メモリコントローラ２１は、ＤＲＡＭ１か
らのデータがバースト状に出力された後、終端制御信号
をＬレベルにする。データバス２２上の全てのＤＲＡＭ
では、当該Ｌレベルの終端制御信号を受けて、ＤＲＡＭ
内部終端制御信号をＬレベルにし、各ＤＲＡＭ内のアク
ティブ終端回路３２をインアクティブ状態にする。以
後、データバス２２のレベルは、メモリコントローラ２
１内の終端回路によって保持されることになる。
【００４４】図２に示されたタイミングチャートでは、
ＤＲＡＭ１に、読出コマンド（ＲＥＤ）が発行されると
同時に、メモリコントローラ２１の制御ユニット２１１
は、制御信号線２５上に、Ｈレベルの終端制御信号を出
力しているが、ＤＲＡＭ１からデータが出力バーストと
して出力される前に、ＤＲＡＭ１内部のアクティブ終端
回路３２がインアクティブ状態になれば、読出コマンド
（ＲＥＤ）から遅れたタイミングで、Ｈレベルの終端制
御信号を出力しても良い。
【００４５】次に、図４を参照して、図１に示すメモリ
システムにおいて、メモリコントローラ２１から、ＤＲ
ＡＭ１及び３に対して連続的に読出コマンドが発行され
た場合の動作を説明する。ここで、異なるＤＲＡＭから
連続的に読み出し動作を行う場合、出力ドライバにおけ
るデータの衝突を避けるために、クロック信号間に時間
的にギャップを空けるのが一般的である。このことを考
慮して、図４に示された例では、次の読出コマンド（Ｒ
ＥＤ）が３クロック目に出力されている。
【００４６】まず、ＤＲＡＭ１に対して、読出コマンド
（ＲＥＤ）がコマンドバスを通して発行されると、図１
に示された制御ユニット２１１は、制御信号線２５に終
端制御信号を出力する。この場合、メモリコントローラ
２１内の終端回路は、アクティブ状態に置かれる。この
場合の動作は、図３と同じである。したがって、メモリ
コントローラ２１からは、終端制御信号が制御信号線２
５を介して、ＤＲＡＭ１、２、３、及び４に与えられ、
各ＤＲＡＭ１、２、３、及び、４では、内部終端制御信
号をＨレベルにする（図４の＠ＤＲＡＭ１、３、２、４
参照）。
【００４７】ここで、ＤＲＡＭ２及び４の内部終端制御
信号のＨレベル状態は、ＤＲＡＭ１及び３における読出
動作が終了するまで継続する。一方、ＤＲＡＭ１の内部
制御信号は、出力イネーブル信号を受けて、Ｌレベルと
なり、この状態は、ＤＲＡＭ１からデータが読み出され
るまで継続し、ＤＲＡＭ１からデータの読出しが終了す
ると、Ｈレベルに変化する。
【００４８】ＤＲＡＭ１に続いて、ＤＲＡＭ３に読出コ
マンド（ＲＥＤ）が発行されると、メモリコントローラ
２１の制御ユニット２１１は、ＤＲＡＭ１のデータをバ
ースト状に出力した後、終端制御信号をＬレベルに遷移
させることなく、Ｈレベルを維持する。Ｈレベルの終端
制御信号は、ＤＲＡＭ３からデータがバースト状に出力
された後、Ｌレベルに変化する。
【００４９】図４に示すように、ＤＲＡＭ１又は３から
データがバースト状に出力されている間、各ＤＲＡＭ１
又は３の内部終端制御信号はＬレベルを取っている。つ
まり、データを出力しているＤＲＡＭのアクティブ終端
回路３２は、インアクティブ状態、即ち、無効状態に置
かれるが、読出状態にない他のＤＲＡＭのアクティブ終
端回路３２、及び、メモリコントローラ２１の終端回路
はアクティブ状態に置かれている。
【００５０】このことからも明らかなように、メモリコ
ントローラ２１は、各ＤＲＡＭのアクティブ終端回路３
２を個々に制御する必要はなく、メモリシステム全体が
アクセスされている場合をカバーできるように終端制御
信号の送出を制御すれば良い。また、個々のＤＲＡＭに
設けられたアクティブ終端回路３２を切り換える場合、
クロック信号の周波数に比例して、高速で切り換える必
要があるが、このような切り換え動作自体、各ＤＲＡＭ
に設けられた内部制御部の制御によって容易に実行でき
る。
【００５１】また、メモリコントローラ２１における終
端制御は、読出コマンド（ＲＥＤ）を発行してから、Ｄ
ＲＡＭ自身が出力を出すまでの間に終端回路をアクティ
ブ状態にすれば良いので、タイミングの余裕度が大き
い。このことは、メモリコントローラ２１にとって、メ
モリシステムの制御が容易であることはを意味してい
る。
【００５２】図５を参照して、図１に示されたメモリシ
ステムのＤＲＡＭ１に書込コマンド（ＷＲＴ）が発行さ
れた場合の動作について説明する。この場合、まず、Ｄ
ＲＡＭ１に対して、コマンドバスを介して書込コマンド
（ＷＲＴ）が発行され、これと同時に、メモリコントロ
ーラ２１は、図５に示すように、終端制御信号をＨレベ
ルにして、制御信号線２５に送出する。この結果、ＤＲ
ＡＭ１〜４では、図５からも明らかな通り、ＤＲＡＭ内
部終端制御信号により、各ＤＲＡＭのアクティブ終端回
路３２がアクティブ状態となる。このため、データバス
２２は、終端電圧に維持される。
【００５３】一方、メモリコントローラ２１は、書込コ
マンド（ＷＲＴ）をコマンドバスに発行した後、所定の
クロックレイテンシィ後、データをデータバス２２上に
バースト状に送出する。データをデータバス２２上に出
力するのに先立ち、メモリコントローラ２１内の終端回
路をインアクティブ状態、即ち、無効状態にする。この
ため、図１のＭＯＳトランジスタ２１８及び２１９のゲ
ートには、制御ユニット２１１から、Ｌレベルのメモリ
コントローラ内部終端制御信号が与えられる（図５参
照）。図５からも明らかな通り、メモリコントローラ内
部終端制御信号がＬレベルになっても、ＤＲＡＭ１〜４
の内部終端制御信号はＨレベルのままである。したがっ
て、ＤＲＡＭ１〜４のアクティブ終端回路３２はアクテ
ィブ状態を維持しており、結果として、データバス２２
には、各ＤＲＡＭのアクティブ終端回路３２が接続され
ている。
【００５４】書込コマンド（ＷＲＴ）によって指定され
たＤＲＡＭ１に、データがバースト状に書き込まれる
と、メモリコントローラ２１は、メモリコントローラ内
部終端制御信号をＨレベルにする一方、制御信号線２５
の終端制御信号をＬレベルにする。この結果、データバ
ス２２に接続された各ＤＲＡＭ１〜４内のアクティブ終
端回路３２の内部終端制御信号もＬレベルとなり、各ア
クティブ終端回路３２は、インアクティブ状態になる。
以後、再び、データバス２２のレベルはメモリコントロ
ーラ２１内部の終端回路により維持される。
【００５５】尚、図５に示されたタイミングチャートで
は、ＤＲＡＭ１に書込コマンド（ＷＲＴ）が発行される
と同時に、メモリコントローラ２１は終端制御信号をＨ
レベルにしているが、メモリコントローラ２１から書込
データがバースト状に出力される前に、各ＤＲＡＭ内部
のアクティブ終端回路３２がアクティブ状態になれば、
書込コマンド（ＷＲＴ）に遅れたタイミングで、終端制
御信号をＨレベルにしても良い。
【００５６】次に、図６を参照すると、ＤＲＡＭ１及び
３に対して、連続的に書込コマンド（ＷＲＴ）が発行さ
れた場合の動作を示すタイミングチャートが示されてい
る。図６からも明らかな通り、書込コマンド（ＷＲＴ）
がＤＲＡＭ１に発行されると、図１に示された制御信号
線２５上の終端制御信号がＨレベルになる。このため、
各ＤＲＡＭ１〜４の内部終端制御信号もＨレベルとなる
から、各ＤＲＡＭ１〜４のアクティブ終端回路３２はア
クティブ状態となって、データバス２２には、終端電圧
が印加される。所定のクロックレイテンシィ後、ＤＲＡ
Ｍ１及び３には、データがバースト状に書き込まれる。
ＤＲＡＭ１及び３にデータが書き込まれている間、メモ
リコントローラ内部終端制御信号はＬレベルとなって、
メモリコントローラ２１内の終端回路はインアクティブ
状態となる。ＤＲＡＭ１及び３に対するデータの書込が
終了すると、メモリコントローラ内部終端制御信号はＨ
レベルとなると共に、各ＤＲＡＭ１〜４に与えられてい
る終端制御信号はＬレベルとなる。この結果、各ＤＲＡ
Ｍ１〜４のアクティブ終端回路３２はインアクティブ状
態に戻る。
【００５７】このことからも明らかなように、メモリコ
ントローラ２１は、全てのＤＲＡＭに対して終端制御信
号を１本の制御信号線２５を介して送信だけを行い、各
ＤＲＡＭは更に内部制御信号を生成することで、個々の
ＤＲＡＭの終端回路をコントロールしている。このた
め、メモリシステムは、シンプルな構成で、反射による
影響なしにデータを高速に送受信することができる。
【００５８】以上説明したように、図１に示されたメモ
リシステムでは、終端制御信号を送信する側の終端回路
をインアクティブ状態、終端制御信号を受信する側の終
端回路をアクティブ状態にすることにより、データを受
信する側の終端回路だけを接続し、データを送信する側
の終端回路を切り離した状態にして、データの送受を行
うことができる。この構成によれば、反射による影響な
しに、データを高速で送受信側で伝送することができ
る。
【００５９】図１に示されたメモリシステムは、マザー
ボード上にコネクタを２つ設け、各コネクタのスロット
に、２つのＤＲＡＭを有するメモリモジュールを接続し
た構成を有していたが、実際のメモリシステムでは、使
用状況によって種々様々な組合せが考えられる。
【００６０】図７及び８を参照すると、本発明に係るメ
モリシステムの構成が示されている。ここで、２スロッ
トを最大とした場合におけるＤＲＡＭ及びメモリコント
ローラ（ＭＣ）のアクティブ終端回路の状態が示されて
いる。更に言えば、図７には、書込動作時におけるアク
ティブ終端回路の状態が示されており、他方、図８に
は、読出動作時におけるアクティブ終端回路の状態が示
されている。図７及び図８において、スロット内のＤＲ
ＡＭは通常ＲＡＮＫと呼ばれているので、図７及び８で
は、スロット内にＤＲＡＭが１個の場合を1Ｒ、２個の
場合を２Ｒとし、スロット内にメモリモジュールがない
場合をｅｍｐｔｙであらわしている。
【００６１】また、図７及び８において、アクティブ終
端回路がアクティブ状態にある場合をｏｎとし、インア
クティブ状態にある場合をｏｆｆとしている。尚、ｘ
は、ＤＲＡＭが接続されていない場合を示している。
【００６２】図７からも明らかな通り、書込動作時、デ
ータを送信するメモリコントローラ（ＭＣ）側の終端回
路は、いずれも、ｏｆｆ状態に維持され、遠端となるＤ
ＲＡＭ側の終端回路（アクティブ終端回路）は、いずれ
もｏｎ状態に保たれている。
【００６３】また、図８に示されているように、読出動
作時には、読出データを受信するメモリコントローラ
（ＭＣ）の終端回路はｏｎとなって、有効動作状態とな
り、読出の対象となるＤＲＡＭの終端回路のみがｏｆｆ
となって、無効動作状態となる。更に、読出の対象とな
っていないＤＲＡＭの終端回路はｏｎになり、有効動作
状態、即ち、アクティブ状態に保たれている。
【００６４】以上説明した高周波で動作するメモリシス
テム及び個々のＤＲＡＭはクロック信号に同期して動作
する。また、高周波動作に対応するため、ＤＲＡＭに入
力する信号はクロック信号によりＤＲＡＭ内部に取り込
まれる。しかしながら、高速のクロック信号をＤＲＡＭ
内部で各レシーバ回路に分配して動作させるには、内蔵
するＤＬＬ（delay−locked loop）回路、高速に動作
するレシーバ回路等で大きな消費電流を必要とする。例
えば、現在使用されている高速ＤＲＡＭの場合、電源電
圧２.５Ｖで、常時、８０ｍＡ程度の消費電流となる。
したがって、一般に、ＤＲＡＭがアクセスされない場
合、ＤＲＡＭ内部のクロック信号、ＤＬＬ回路、レシー
バ回路の動作を停止するパワーダウンモードがこの種の
メモリシステムには用意されている。パワーダウンモー
ドでは、消費電流を３ｍＡ程度まで削減することが可能
である。
【００６５】そこで、本発明において、例えば、メモリ
システム内に一部のＲＡＮＫのＤＲＡＭがパワーダウン
モードを備えている場合、別のＲＡＮＫのＤＲＡＭにア
クセスがかかると、パワーダウン中のＤＲＡＭ内の終端
回路も有効にする必要がある。したがって、ＤＲＡＭが
パワーダウンモードでクロック信号を停止させる場合、
ＤＲＡＭ内の終端制御信号レシーバ回路は、クロック信
号に同期しない回路構成になっている方が好ましい。本
発明の方式では、終端制御信号は、メモリシステムの動
作周波数ほど高速に動作する必要がないため、終端制御
信号レシーバ回路をクロック非同期とすることが可能で
ある。
【００６６】図９を参照すると、本発明の他の実施形態
に係るメモリシステムに、メモリデバイスとして使用さ
れるＤＲＡＭの終端部を説明するブロック図である。図
９に示されたＤＲＡＭには、図３に示されたＤＲＡＭと
比較しても明らかな通り、終端制御信号を受信する終端
制御信号レシーバ回路３８として、ＣＭＯＳインバータ
回路が接続されている。図示された終端制御信号レシー
バ回路３８は、クロック信号とは無関係に動作して、受
信した終端制御信号を終端制御ブロック３３に出力す
る。したがって、図示された終端制御信号レシーバ回路
３８は、クロックに対して非同期で動作することが判
る。
【００６７】図９に示したＤＲＡＭを備えたメモリシス
テムでは、各ＤＲＡＭの終端回路で消費される電流を削
減するために、メモリシステムのＤＲＡＭにアクセスが
かからない時に、終端制御信号がメモリコントローラか
ら当該ＤＲＡＭに出力される。この場合、各ＤＲＡＭの
終端回路をインアクティブ状態とし、メモリコントロー
ラの終端回路のみをアクティブ状態となるような制御が
行われる。
【００６８】図９に示された終端回路を使用して、メモ
リシステムの更なる低消費電力化を図るためには、前述
したパワーダウンモードを備えたＤＲＡＭにより、全て
のＤＲＡＭを構成することが考えられる。このように、
全てのＤＲＡＭがパワーダウンモードを備えている場
合、パワーダウンモード状態になったＤＲＡＭ内部の終
端回路を無効にして、終端制御を行うようにすれば、メ
モリコントローラは終端制御信号をコントロールする必
要がなくなる。このような構成を採用することにより、
メモリコントローラの制御を簡単にすることができ、制
御し易いメモリシステムが得られる。この場合、パワー
ダウンモードのエントリ（開始）、或いは、エジェクト
（終了）を制御するために、メモリコントローラからパ
ワーダウン制御信号をＤＲＡＭに出力すれば良い。この
ような制御方式の一例として、ＳＤＲＡＭにおけるＣＫ
Ｅ信号のように、特定ピンにより制御される場合を上げ
て説明する。尚、ここで使用されるＤＲＡＭでは、パワ
ーダウンにエントリすることが指示されると、ＤＲＡＭ
内部で、パワーダウン制御信号が自動的に発生して終端
回路を無効にする機能を備えているものとする。
【００６９】この場合、図１０に示すように、メモリコ
ントローラからパワーダウン制御信号が与えられると、
ＤＲＡＭ内部で、内部パワーダウン制御信号が自動的に
生成され、当該内部パワーダウン制御信号に応じて、Ｄ
ＲＡＭの内部終端制御信号が発生するように構成すれば
良い。
【００７０】図１１を参照すると、図１０に示された動
作を実現するＤＲＡＭの構成の一例が示されている。図
１１に示されたＤＲＡＭでは、メモリコントローラから
パワーダウン制御信号を受信すると、当該ＤＲＡＭ内で
内部パワーダウン制御信号を生成する機能を有してい
る。当該内部パワーダウン制御信号は、終端制御ブロッ
ク３３’に与えられる。図示された終端制御ブロック３
３’には、図３と同様に、出力イネーブル信号と共に、
レシーバ３６を介して終端制御信号も与えられている。
【００７１】この構成において、Ｈレベルの終端制御信
号が与えられ、且つ、内部パワーダウン制御信号、及
び、出力イネーブル信号が与えられると、図示された終
端制御ブロック３３’は、内部終端制御信号をＬレベル
にして、アクティブ終端回路３２を自動的に無効状態、
即ち、インアクティブ状態にする。この場合、終端制御
信号は、システム電源投入時においてデバイス状態が不
確定な時に、強制的にアクティブ終端回路３２を無効に
して、不必要な電流経路を断ったり、ＤＲＡＭの試験時
にアクティブ終端回路３２を無効にする必要があるとき
に、メモリコントローラから出力される。尚、図示され
た終端制御ブロック３３’は、終端制御信号、内部パワ
ーダウン制御信号、及び、出力イネーブル信号のＮＡＮ
Ｄ回路を設けるだけで、容易に構成できるから、ここで
は、詳述しない。
【００７２】図１２を参照すると、図１０に示された動
作を実現する他のＤＲＡＭの構成例が示されており、こ
こでは、メモリコントローラから終端制御信号が与えら
れていない点で、図１１の構成と相違している。この構
成は、強制的にアクティブ終端回路３２を無効にする必
要が無い場合に使用することができ、図１１に比較し
て、終端制御信号端子を削減することができるため、デ
バイス、システムを簡略化することができる。
【００７３】即ち、図示された終端制御ブロック３３”
は、内部パワーダウン制御信号及び出力イネーブル信号
の２つを受けると、Ｌレベルの内部終端制御信号をアク
ティブ終端回路３２に供給して、当該アクティブ終端回
路３２を無効状態にする。
【００７４】上記した実施の形態においては、ＤＲＡＭ
と終端回路の電源電圧は、同一としたが、異なる電源電
圧として構成することもできる。また、ＤＲＡＭの構成
も同一として説明したが、異なる構成のＤＲＡＭを組み
合わせて構成することもできる。このように、本発明
は、その趣旨を変えない範囲で、種々の改変を行うこと
ができる。
【００７５】
【発明の効果】以上説明したように、本発明によれば、
メモリコントローラと、当該メモリコントローラに対し
てデータバスを介して接続されたメモリデバイスとを備
えたメモリシステムにおいて、メモリデバイス側に、選
択的に動作するアクティブ終端回路を設けると共に、メ
モリコンローラ側にも終端回路を設けることにより、送
受されるデータを反射等の影響無しに、データバスを介
して高速で転送できるメモリシステムが得られる。ま
た、パワーダウンモードに使用されるパワーダウン制御
信号を利用することにより、消費電力を大幅に低下する
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るメモリシステムを説
明するためのブロック図である。
【図２】図１に示されたメモリシステムの読出動作時に
おける終端制御の一例を説明するためのタイムチャート
である。
【図３】図１に示されたメモリシステムに使用されたＤ
ＲＡＭの一例を示すブロック図である。
【図４】図１に示されたメモリシステムの読出動作時に
おける終端制御の他の例を示すタイムチャートである。
【図５】図１のメモリシステムにおける書込動作時の終
端制御の一例を示すタイムチャートである。
【図６】図１のメモリシステムにおける書込動作時の終
端制御の他の例を示すタイムチャートである。
【図７】本発明に係るメモリシステムにおいて、メモリ
デバイス（ＤＲＡＭ）の組合せを変更し、各メモリデバ
イスに対して書込動作を行った場合における終端制御を
説明するための図である。
【図８】本発明の一実施形態に係るメモリシステムにお
いて、メモリデバイス（ＤＲＡＭ）の構成を変更し、各
メモリデバイスに対して読出動作を行った場合における
終端制御を説明するための図である。
【図９】本発明の一実施形態に係るメモリシステムにお
いて、クロックと非同期で終端制御動作を行うことがで
きるＤＲＡＭの一例を示すブロック図である。
【図１０】本発明の他の実施形態に係るメモリシステム
における終端制御を説明するためのタイムチャートであ
る。
【図１１】図１０に示された終端制御動作を実行できる
ＤＲＡＭの構成の一例を示すブロック図である。
【図１２】図１０に示された終端制御動作を実行できる
ＤＲＡＭの構成の他の例を示すブロック図である。
【図１３】従来のメモリシステムを概略的に説明するた
めの配線図である。
【符号の説明】
２０１、２０２ メモリモジュール ２１ メモリコントローラ ２２ データバス ２５ 制御信号線 ２１１ 制御ユニット ２１２ ドライバ ２１３ メモリコントローラの終
端回路 ２１６、２１７ 抵抗 ２１８、２１９ ＭＯＳトランジスタ ３１ ドライバ ３２ ＤＲＡＭのアクティブ終
端回路 ３３ 終端制御ブロック ３２１、３２２、 ＭＯＳトランジスタ ３２４、３２５ 抵抗 ３２３ インバータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｑ Ｇ１１Ｃ 11/34 ３６２Ｓ Ｆターム(参考） 5B060 MM06 5J056 AA40 BB02 BB22 CC00 DD00 DD13 EE06 GG13 KK01 5M024 AA40 BB03 BB04 BB05 BB33 BB34 DD40 DD55 DD60 DD86 GG20 HH09 PP01 PP03 PP07 PP10

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 データバスに接続して使用されるメモリ
    デバイスにおいて、前記メモリデバイスを終端制御する
    アクティブ終端回路と、該アクティブ終端回路を電気的
    に、アクティブ状態、或いは、インアクティブ状態に制
    御する制御回路とを有することを特徴とするメモリデバ
    イス。
  2. 【請求項２】 請求項１において、前記制御回路は、前
    記メモリデバイスの外部から与えられ、前記アクティブ
    終端素回路をアクティブ状態又はインアクティブ状態に
    するための終端制御信号と、前記メモリデバイス内で発
    生されるデータ出力イネーブル信号とを受け、前記終端
    制御信号と前記データ出力イネーブル信号とから、内部
    終端制御信号を生成することを特徴とするメモリデバイ
    ス。
  3. 【請求項３】 請求項２において、前記制御回路は、前
    記終端制御信号とクロック信号とを受け、前記クロック
    信号に同期して、前記終端制御信号を受信するレシーバ
    と、該レシーバで受信された終端制御信号と、前記デー
    タ出力イネーブル信号とから、前記内部終端制御信号を
    生成する終端制御部とを有していることを特徴とするメ
    モリデバイス。
  4. 【請求項４】 請求項２において、前記制御回路は、ク
    ロック信号と非同期の前記終端制御信号を受信するレシ
    ーバと、該レシーバで受信された終端制御信号と、前記
    データ出力イネーブル信号とから、前記内部終端制御信
    号を生成する終端制御部とを有していることを特徴とす
    るメモリデバイス。
  5. 【請求項５】 請求項１において、前記制御回路は、前
    記メモリデバイスの外部から与えられ、前記アクティブ
    終端回路をアクティブ状態又はインアクティブ状態にす
    るための終端制御信号、前記メモリデバイス内で発生さ
    れるデータ出力イネーブル信号、及び、パワーダウン信
    号とから、内部終端制御信号を生成することを特徴とす
    るメモリデバイス。
  6. 【請求項６】 請求項５において、前記制御回路は、前
    記終端制御信号を受信するレシーバと、該レシーバで受
    信された終端制御信号と、前記パワーダウン信号及び前
    記データ出力イネーブル信号とから、前記内部終端制御
    信号を生成する終端制御部を有することを特徴とするメ
    モリデバイス。
  7. 【請求項７】 請求項１において、前記制御回路は、前
    記メモリデバイス内で発生されるデータ出力イネーブル
    信号及びパワーダウン信号のみから、前記内部終端制御
    信号を生成する終端制御部を備えていることを特徴とす
    るメモリデバイス。
  8. 【請求項８】 請求項１〜７のいずれかにおいて、前記
    アクティブ終端回路は、互いに異なる導電形の一対のト
    ランジスタと、これらトランジスタ間に直列に接続され
    た抵抗回路と、前記一対のトランジスタの一方のゲート
    には、前記内部終端制御信号、及び、他方のゲートに
    は、前記内部終端制御信号の反転された信号が、それぞ
    れ与えられる構成を有し、前記一対のトランジスタをオ
    ン、オフすることにより、前記メモリデバイスをアクテ
    ィブ状態、或いは、インアクティブ状態にすることを特
    徴とするメモリデバイス。
  9. 【請求項９】 請求項８において、前記抵抗回路は、直
    列に接続された同一抵抗値を有する２つの抵抗によって
    構成され、前記２つの抵抗の共通接続点は、前記データ
    バスに接続されていることを特徴とするメモリデバイ
    ス。
  10. 【請求項１０】 請求項８又は９において、前記アクテ
    ィブ終端回路の電源電圧は、前記メモリデバイスの電源
    電圧と共通であることを特徴とするメモリデバイス。
  11. 【請求項１１】 １本のデータバスに複数のメモリデバ
    イスを接続した構成を有するメモリシステムにおいて、
    前記各メモリデバイスは、前記データバスにデータを出
    力する時、及び、外部から終端制御信号を受信した時、
    終端回路をインアクティブにする内部終端制御信号を生
    成する制御回路と、前記内部終端制御信号がインアクテ
    ィブ状態を指示している場合に、インアクティブ状態に
    置かれる終端回路を有することを特徴とするメモリシス
    テム。
  12. 【請求項１２】 請求項１１において、前記終端制御信
    号は、前記データバスを共有する全てのメモリデバイス
    に同時に与えられることを特徴とするメモリシステム。
  13. 【請求項１３】 請求項１１において、前記各メモリデ
    バイスは、クロック信号に同期して動作すると共に、前
    記終端制御信号を前記クロック信号に対して非同期で取
    り込むことを特徴とするメモリシステム。
  14. 【請求項１４】 請求項１１において、前記各メモリデ
    バイスの制御回路は、更に、パワーダウン状態になった
    時、前記インアクティブ状態を指示する内部終端制御信
    号を出力し、前記終端回路は、当該内部終端制御信号に
    よって、インアクティブ状態に置かれることを特徴とす
    るメモリシステム。
  15. 【請求項１５】 請求項１１において、前記データバス
    に接続されると共に、前記各メモリデバイスと制御信号
    線を介して接続されたメモリコントローラを備え、前記
    メモリコントローラは、前記メモリデバイスのアクセス
    の際、選択的にアクティブ状態、或いは、インアクティ
    ブ状態に置かれる終端回路を有していることを特徴とす
    るメモリシステム。
  16. 【請求項１６】 １本のデータバスに複数のメモリデバ
    イスと、前記データバスを介して、前記複数のメモリデ
    バイスに接続されたメモリコントローラとを有するメモ
    リシステムにおいて、前記メモリコントローラは、前記
    メモリデバイスのアクセスの際、選択的にアクティブ状
    態、或いは、インアクティブ状態に置かれる終端回路
    と、前記各メモリデバイスをアクセスの際、前記複数の
    メモリデバイスに対して、終端制御信号を出力する制御
    ユニットとを備え、前記各メモリデバイスは、前記メモ
    リコントローラの終端制御信号を受信して内部終端制御
    信号を生成する制御回路と、前記内部終端制御信号がア
    クティブ状態、或いは、インアクティブ状態を指示して
    いる場合に、アクティブ状態、或いは、インアクティブ
    状態に置かれるアクティブ終端回路を有することを特徴
    とするメモリシステム。
  17. 【請求項１７】 請求項１６において、前記メモリコン
    トローラは、前記メモリデバイスのうち、特定メモリデ
    バイスに対して読出コマンド或いは書込コマンドが発行
    される場合、前記データバスに接続された前記複数のメ
    モリデバイスのアクティブ終端回路をアクティブ状態に
    することを指示する終端制御信号を生成する手段を有す
    る一方、前記メモリコントローラの前記終端回路は、前
    記読出コマンド生成の際、アクティブ状態に置かれる一
    方、前記特定メモリデバイスに対して書込コマンドが生
    成され、前記特定メモリデバイスに対してデータが書き
    込まれる際に、インアクティブ状態に置かれることを特
    徴とするメモリシステム。
  18. 【請求項１８】 請求項１７において、前記特定メモリ
    デバイスの前記制御回路は、前記読出コマンドを受けて
    いる場合、前記アクティブ状態を指示する終端制御信号
    を前記メモリコントローラから受信して、当該特定メモ
    リデバイスからデータを読出す際に、前記インアクティ
    ブ状態を指示する内部終端制御信号を特定メモリデバイ
    スのアクティブ終端回路に出力し、他方、前記書込コマ
    ンドを受けている場合には、前記特定メモリデバイスの
    アクティブ終端回路をアクティブ状態に保った状態で、
    データを書き込むことを特徴とするメモリシステム。
  19. 【請求項１９】 １本のデータバスに複数のメモリデバ
    イスと、前記データバスを介して、前記複数のメモリデ
    バイスに接続されたメモリコントローラとを有するメモ
    リシステムの終端制御方法において、前記メモリコント
    ローラから前記複数のメモリデバイスのうち、特定のメ
    モリデバイスに対して、読出コマンドを発行する段階
    と、 前記読出コマンド発行の際、前記メモリコントローラの
    終端回路をアクティブ状態に維持する段階と、 前記読出コマンド発行の際、前記読出コマンドに応じた
    前記特定メモリデバイスからのデータ読出中、前記特定
    メモリデバイス以外のメモリデバイスにおけるアクティ
    ブ終端回路をアクティブ状態に維持する段階と、 前記読出コマンド発行の際、前記読出コマンドに応じた
    前記特定メモリデバイスからのデータ読出中、前記特定
    メモリデバイスにおけるアクティブ終端回路をインアク
    ティブ状態に維持する段階とを有することを特徴とする
    メモリシステムの終端制御方法。
  20. 【請求項２０】 請求項１９において、前記特定メモリ
    デバイスに対して、前記書込コマンドを発行する段階
    と、 前記書込コマンド発行の際、書込データを出力している
    間、前記メモリコントローラの終端回路をインアクティ
    ブ状態に維持する段階と、 前記書込コマンド発行の際、前記特定メモリデバイスを
    含む前記複数のメモリデバイスのアクティブ終端回路を
    アクティブ状態に維持する段階とを備えていることを特
    徴とするメモリシステムの終端制御方法。
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