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JPH10261298A - 半導体メモリ装置の感知増幅器 - Google Patents

半導体メモリ装置の感知増幅器

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JPH10261298A
JPH10261298A JP18066297A JP18066297A JPH10261298A JP H10261298 A JPH10261298 A JP H10261298A JP 18066297 A JP18066297 A JP 18066297A JP 18066297 A JP18066297 A JP 18066297A JP H10261298 A JPH10261298 A JP H10261298A
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JP
Japan
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sense amplifier
data
data sensing
enable
voltage
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Application number
JP18066297A
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Jae-Hyung Kim
宰 亨 金
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH10261298A publication Critical patent/JPH10261298A/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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Abstract

(57)【要約】 （修正有） 【課題】 高速及び低電力のＣＭＯＳインバータのラッ
チ特性を利用しデータを感知しフルスイング電圧を持つ
信号を出力可能な半導体メモリ装置の感知増幅器。 【解決手段】 外部からの印加等化信号によりダミーラ
イン７４とビットライン７３を一定電圧にプリチャージ
するプリチャージ部３０と、外部からの印加感知増幅器
イネーブル信号によりビットラインとダミーラインの電
圧を第１及び第２入力信号としてラッチしメモリセル７
１のデータを感知し出力するデータ感知部４０と、外部
からの印加感知増幅器イネーブル信号によりデータ感知
動作中プリチャージ部をディスエーブルしそれ以外はプ
リチャージ部をイネーブルするプリチャージイネーブル
部５０と、外部からの印加感知増幅器イネーブル信号に
基づきメモリセルのデータによるビットラインとダミー
ラインの電圧を第１及び第２入力信号としデータ感知部
に伝達するデータ感知イネーブル６０とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置の感知増幅器に係り、特に高速及び低電力の特
性を有するＣＭＯＳインバータのラッチ特性を利用した
マスクＲＯＭ( ＭＡＳＫＲＯＭ) の感知増幅器に関す
る。
【０００２】
【従来の技術】不揮発性半導体メモリ装置(nonvolatile
memory device )は電源がオフされても貯えられたデー
タが消滅せずにそのまま保持される記憶素子であって、
マスクＲＯＭ、書き込み及び読出の可能なＥＰＲＯＭ、
ＥＥＰＲＯＭ、及びフラッシュＥＥＰＲＯＭなどがあ
る。
【０００３】マスクＲＯＭは一つのセルトランジスタに
一つのデータを貯蔵し、読出だけの可能なメモリ素子で
あって、電子手帳及びプリンタなどの事務自動化機器或
いは高速を必要とするゲーム器などに主に用いられる。
【０００４】図１は一般的なマスクＲＯＭの構成を示す
ブロック図である。
【０００５】マスクＲＯＭは、多数のワードラインとビ
ットラインに複数のメモリセルが配列されたメモリセル
アレー６と、外部から印加されるアドレス信号を受け入
れるためのアドレス入力バッファ１と、アドレス入力バ
ッファ１からロー(row) アドレス信号を受け入れ、デコ
ーディングして前記メモリセルアレーの多数のワードラ
インのうち該当するワードラインを選択するためのＸー
プリデコーダ回路２及びＸーデコーダ回路３と、アドレ
ス入力バッファ１からカラム(column)アドレス信号を受
け入れ、デコーディングして前記メモリセルアレーの多
数のビットラインのうち該当するビットラインを選択す
るためのＹープリデコーダ回路４及びＹーデコーダ回路
５とを備える。
【０００６】また、マスクＲＯＭは、アドレス入力バッ
ファ１からアドレス信号を受け入れてアドレス信号の転
移を検出するアドレス転移検出(address transition de
tection)部７と、前記アドレス転移検出部７の出力信号
に基づいてメモリセルアレー６から出力される情報の感
知及び増幅のための感知増幅器８と前記感知増幅器８の
出力データSAout をマスクＲＯＭの出力データDoutとし
て出力するための出力バッファ９とを含む。
【０００７】上記のような構成を有するマスクＲＯＭの
動作を察してみる。
【０００８】外部からアドレス信号がアドレス入力バッ
ファ１を通じて印加されると、Ｘープリデコーダ回路２
及びＸーデコーダ回路３は印加されたアドレス信号のう
ちローアドレス信号をデコーディングして、メモリセル
アレー６の多数のワードラインのうち該当するワードラ
インを選択するためのデコーディング信号をメモリセル
アレー６に出力する。
【０００９】一方、Ｙープリデコーダ回路４及びＹーデ
コーダ回路５はアドレス入力バッファ１を通じて印加さ
れるアドレス信号のうちカラムアドレス信号をデコーデ
ィングして、メモリセルアレー６の多数のビットライン
のうち該当するビットラインを選択するためのデコーデ
ィング信号をメモリセルアレー６に出力する。
【００１０】アドレス転移検出部７はアドレス入力バッ
ファ１から印加されるアドレス信号の転移を検出して感
知増幅器８に感知増幅器イネーブル信号ＳＥを出力す
る。アドレス転移検出部７からの感知増幅器イネーブル
信号ＳＥによってイネーブルされた感知増幅器８は、メ
モリセルアレー６の選択されたメモリセルから出力され
るデータＳＡｏｕｔを感知し増幅して出力バッファ９に
出力する。出力バッファ９は感知増幅器８から感知増幅
された信号をマスクＲＯＭの出力データDoutとして出力
する。
【００１１】Ｘーデコーダ回路３及びＹーデコーダ回路
５からのデコーディング信号に基づいて選択されたメモ
リセルから流れる小さい電流を感知し、感知された信号
を電圧信号に変換させて出力する感知増幅器８には差動
増幅型とラッチ(crossーcoupled latch )型がある。電流
ミラーを利用した差動増幅型感知増幅器は良好なゲイン
を得ることができ、速度の速い特徴を有している。
【００１２】図２は従来の差動増幅型感知増幅器の回路
図である。
【００１３】図２を参照すると、半導体メモリ装置の感
知増幅器は、ダミーセル１２の連結されているダミーラ
イン１４とメモリセル１１の連結されているビットライ
ン１３を等化器（図示せず）からの等化信号（／ＥＱ，
equalizer signal )によって一定電圧にプリチャージさ
せるためのプリチャージ回路１０と、感知増幅器イネー
ブル信号ＳＥによってイネーブルされてメモリセル１１
のデータに基づいて発生するダミーライン１４とビット
ライン１３の電圧差を感知して出力信号SAoutとして出
力するデータ感知回路２０とを含んでいる。
【００１４】ダミーセル１２はメモリセル１１と同一の
セルを用い、ダミーセル１２を通じて流れる電流がメモ
リセル１１を通じて流れる電流の１／２だけなるように
メモリセル１１を構成するセル数の２倍にダミーセル１
２を構成する。例えば、メモリセルが１６ＮＡＮＤスプ
リングセルであればダミーセルは３２ＮＡＮＤスプリン
グセルとなる。
【００１５】図２のプリチャージ回路１０は、ビットラ
イン１３を一定電圧にプリチャージさせるための第１プ
リチャージ手段と、ダミーライン１４を一定電圧にプリ
チャージさせるための第２プリチャージ手段とからな
り、第１及び第２プリチャージ手段の構成と動作は同一
である。
【００１６】つまり、第１プリチャージ手段は等化信号
／ＥＱによってビットライン１３を一定電圧にプリチャ
ージさせるための直列連結のＰＭＯＳトランジスタＰＴ
１１，ＰＴ１２と、常時ビットライン１３を一定電圧に
プリチャージさせるためのＰＭＯＳトランジスタＰＴ１
３とから構成され、第２プリチャージ手段は等化信号／
ＥＱによってダミーライン１４を一定電圧にプリチャー
ジさせるための直列連結のＰＭＯＳトランジスタＰＴ１
４，ＰＴ１５と、常時ダミーライン１４を一定電圧にプ
リチャージさせるためのＰＭＯＳトランジスタＰＴ１６
とから構成される。
【００１７】データ感知回路２０は、ダミーライン１４
とビットライン１３に常時同一の電流を流すための、Ｐ
ＭＯＳトランジスタＰＴ２１，ＰＴ２２から構成された
電流ミラーと、メモリセル１１からビットライン１３を
通じて印加されるデータを感知するための感知手段とか
らなる。感知手段は、ゲートが前記プリチャージ回路１
０にそれぞれ連結されてメモリセルのデータによるビッ
トライン１３とダミーライン１４の電圧差を差動増幅す
るＮＭＯＳトランジスタＮＴ２１，ＮＴ２２と、感知増
幅器イネーブル信号ＳＥによってイネーブルされて前記
ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２を駆動させる
ためのＮＭＯＳトランジスタＮＴ２３とから構成され
る。
【００１８】一方、従来の感知増幅器は、基準電圧発生
器（図示せず) から印加される基準電圧Ｖｒｅｆによっ
て駆動される、それぞれビットライン１３とダミーライ
ン１４に連結されるパストランジスタ用ＮＭＯＳトラン
ジスタＮＴ２４，ＮＴ２５と、前記電流ミラー用ＮＭＯ
ＳトランジスタＮＴ２１，ＮＴ２２にそれぞれ並列連結
されたＰＭＯＳトランジスタＰＴ２３，ＰＴ２４とをさ
らに備える。
【００１９】上記のような構造を有する従来の感知増幅
器は、等化器から印加される等化信号／ＥＱによってプ
リチャージ回路１０のビットライン用ＰＭＯＳトランジ
スタＰＴ１１，ＰＴ１２とダミーライン用ＰＭＯＳトラ
ンジスタＰＴ１４，ＰＴ１５がターンオンされてビット
ライン１３及びダミーライン１４、すなわちノードａ，
ｂを一定電圧にプリチャージさせる。
【００２０】データ感知動作時には感知増幅器イネーブ
ル信号ＳＥによってＮＭＯＳトランジスタＮＴ２３がタ
ーンオンされてデータ感知回路２０がイネーブルされ
る。従って、データ感知回路２０ではメモリセル１１の
データによるビットライン１３とダミーライン１４との
間の電圧差をＮＭＯＳトランジスタＮＴ２１，ＮＴ２２
を通じて差動増幅し、差動増幅された感知信号をインバ
ータ１５を通じて出力信号SAout として出力する。ビッ
トライン１３のデータを感知する従来の感知増幅器は電
流ミラー用ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２を
それぞれＰＭＯＳトランジスタＰＴ２３，ＰＴ２４にそ
れぞれ並列構成して利得を増加させた。
【００２１】しかし、上述した従来の感知増幅器は、感
知増幅器イネーブル信号ＳＥによってＮＭＯＳトランジ
スタＮＴ２３がイネーブルされている間には、利得増加
用ＰＭＯＳトランジスタＰＴ２３，ＰＴ２４とＮＭＯＳ
トランジスタＮＴ２３を通じて続いて多量の電流が流れ
る問題点があった。
【００２２】尚、従来の感知増幅器は、電流ミラー用Ｐ
ＭＯＳトランジスタＰＴ２１，ＰＴ２２と、利得増加用
ＰＭＯＳトランジスタＰＴ２３，ＰＴ２４が弱いターン
オン状態を保持するだけでなく、ビットライン１３とダ
ミーライン１４に連結されたＮＭＯＳトランジスタＮＴ
２１，ＮＴ２２もターンオンされる。すなわちＰＭＯＳ
トランジスタとＮＭＯＳトランジスタが同時にターンオ
ンされてこれらを通じて続いて電流が流れる。したがっ
て、ノードＣの電位を反転させて感知増幅器の出力信号
SAout として出力するインバータ１５の入力としてフル
スイング電圧が印加されないために多量の電力が消費さ
れる問題点があった。
【００２３】
【発明が解決しようとする課題】本発明の目的は、高速
及び低電力の特性を有するＣＭＯＳインバータのラッチ
特性を利用してデータを感知することにより、フルスイ
ング電圧を持つ信号を出力することのできる半導体メモ
リ装置の感知増幅器を提供することにある。
【００２４】本発明の他の目的は、データ感知動作中プ
リチャージ回路をターンオフさせて電力消費を防止する
ことのできる半導体装置の感知増幅器を提供することに
ある。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ダミーセルの連結されているダミーライ
ンとメモリセルの連結されているビットラインの電圧差
を感知してメモリセルのデータとして出力する半導体メ
モリ装置において、外部から印加される等化信号によっ
てダミーラインとビットラインを一定電圧にプリチャー
ジさせるためのプリチャージ部と、外部から印化される
感知増幅器イネーブル信号によってビットラインの電圧
とダミーラインの電圧をそれぞれ第１及び第２入力信号
として入力及びラッチしメモリセルのデータを感知して
出力信号として出力するデータ感知部と、外部から印化
される感知増幅器イネーブル信号によってデータ感知動
作中にはプリチャージ部のプリチャージ動作をディスエ
ーブルさせ、それ以外ではプリチャージ部のプリチャー
ジ動作をイネーブルさせるためのプリチャージイネーブ
ル部と、外部から印加される感知増幅器イネーブル信号
に基づいてメモリセルのデータによるビットラインとダ
ミーラインの電圧をそれぞれ第１及び第２入力信号とし
て前記データ感知部に伝達するためのデータ感知イネー
ブル部とを含む。
【００２６】本発明の実施例による半導体メモリ装置の
感知増幅器において、前記プリチャージイネーブル部
は、ソースに電源電圧が印加され、ゲートに感知増幅器
イネーブル信号が印加され、ドレインがプリチャージ部
に連結されて電源電圧をプリチャージ部に印加するため
のＰＭＯＳトランジスタから構成されることにより、デ
ータ感知動作中にはプリチャージ動作をディスエーブル
させて電流の消費を防止する。
【００２７】本発明の実施例による半導体メモリ装置の
感知増幅器において、前記データ感知イネーブル部は感
知増幅器イネーブル信号がゲートに印加される第１及び
第２ＮＭＯＳトランジスタから構成され、メモリセルの
データによる前記ビットラインの電圧を第１ＮＭＯＳト
ランジスタを通じて前記データ感知部の第１入力信号と
して伝達し、前記ダミーラインの電圧を第２ＮＭＯＳト
ランジスタを通じて前記データ感知部の第２入力信号と
して伝達する。
【００２８】本発明の半導体メモリ装置の感知増幅器に
おいて、データ感知部はデータ感知イネーブル部を通じ
て印加される第１入力信号をゲート入力信号とする、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタから構成さ
れた第１ＣＭＯＳインバータと、第２入力信号をゲート
入力信号とするＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタから構成された第２ＣＭＯＳインバータとからな
って、その出力をデータ出力信号として出力し、第１及
び第２ＣＭＯＳインバータの出力が第２及び第１ＣＭＯ
Ｓインバータにフィードバックされて第１及び第２入力
信号をラッチする。
【００２９】ＣＭＯＳインバータのラッチ特性を利用し
てメモリセルのデータを感知することにより、データの
高速感知が可能であり、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタが同時にターンオンされることを防止
し、インバータの入力としてフルスイングの電圧信号を
印加する。
【００３０】
【実施例】図３は本発明の実施例によるマスクＲＯＭ感
知増幅器の詳細回路図を示す図面である。
【００３１】図３を参照すると、本発明の実施例による
マスクＲＯＭの感知増幅器は図２の感知増幅器と同様
に、メモリセル７１の連結されているビットライン７３
とダミーセル７２の連結されているダミーライン７４を
等化器( 図示せず) ら印加される等化信号／ＥＱによっ
て一定電圧にプリチャージさせるためのプリチャージ回
路３０と、ビットライン７３及びダミーライン７４の電
圧を第１及び第２入力信号としてメモリセル７１のデー
タを感知し、感知された信号を出力信号SAout として出
力するデータ感知回路４０を備える。また、本発明の実
施例による半導体メモリ装置の感知増幅器は感知増幅器
イネーブル信号に基づいて前記データ感知回路４０のデ
ータ感知動作中にはプリチャージ回路３０をディスエー
ブルさせ、データ感知回路４０がデータ感知動作中でな
い場合にはプリチャージ回路３０がビットライン７３と
ビットライン７４を一定電圧にプリチャージさせるよう
にプリチャージ回路３０をイネーブルさせるプリチャー
ジイネーブル部５０と、感知増幅器イネーブル信号ＳＥ
に基づいてメモリセル７１のデータによるビットライン
７３の電圧及びダミーライン７４の電圧をそれぞれ第１
及び第２入力信号としてデータ感知回路４０に伝達する
ためのデータ感知イネーブル部６０とを備える。
【００３２】本発明の実施例による感知増幅器におい
て、プリチャージ回路３０の構成は図１のプリチャージ
回路と構成がほぼ同様である。つまり、外部から印加さ
れる等加信号／ＥＱによってビットライン７３を一定電
圧にプリチャージさせるための第１乃至第３ＰＭＯＳト
ランジスタＰＴ３１〜ＰＴ３３と、ダミーライン７４を
一定電圧にプリチャージさせるための第４乃至第６ＰＯ
ＭＳトランジスタＰＴ３３〜ＰＴ３５から構成される。
この時、本発明のプリチャージ回路３０はプリチャージ
イネーブル部５０によってディスエーブル或いはイネー
ブルされる。
【００３３】データ感知回路４０はデータ感知イネーブ
ル部６０を通じて印加されるビットライン７３の電圧で
ある第１入力信号がゲート入力信号としてそれぞれ印加
され、電源ＶＤＤと接地との間に直列連結される第７Ｐ
ＭＯＳトランジスタＰＴ４１と第１ＮＭＯＳトランジス
タＮＴ４１とから構成される第１ＣＭＯＳインバータ
と、データ感知イネーブル部６０を通じて印加されるダ
ミーライン７４の電圧である第２入力信号がゲート入力
信号としてそれぞれ印加され、電源電圧ＶＤＤと接地Ｖ
ＳＳとの間にそれぞれ直列連結される第８ＰＭＯＳトラ
ンジスタＰＴ４２と第２ＮＭＯＳトランジスタＮＴ４２
とから構成され、その出力をデータ出力信号SAout とし
て出力する。図３を参照すると、第１及び第２ＣＭＯＳ
インバータはそれぞれその出力が互いに異なるＣＭＯＳ
インバータの入力によってフィードバックされ、データ
感知イネーブル部６０を通じて印加される第１及び第２
入力信号をラッチする。
【００３４】本発明の実施例による感知増幅器におい
て、プリチャージイネーブル部５０は、ソースに電源電
圧ＶＤＤに印加され、ゲートに感知増幅器イネーブル信
号ＳＥが印加され、ドレインが前記プリチャージ回路３
０に連結された第９ＰＭＯＳトランジスタＰＴ５１から
構成される。
【００３５】前記プリチャージイネーブル部５０は、感
知増幅器イネーブル信号ＳＥがＬＯＷ状態のときにＰＭ
ＯＳトランジスタＰＴ５１がターンオンされて電源電圧
ＶＤＤをプリチャージ回路３０に印加することにより、
プリチャージ回路３０はビットライン７３とダミーライ
ン７４を一定電圧にプリチャージさせる。一方、感知増
幅器イネーブル信号ＳＥがＨＩＧＨ状態のときにＰＭＯ
ＳトランジスタＰＴ５１がターンオフされて電源電圧Ｖ
ＤＤがプリチャージ回路３０に印加されることを遮断す
ることにより、プリチャージ回路３０はビットライン７
３とダミーライン７４の電圧をプリチャージすることが
できなくなる。
【００３６】前記データ感知イネーブル部６０は、前記
感知増幅器イネーブル信号ＳＥによってメモリセル７１
のデータによる前記ビットライン７３の電圧をデータ感
知回路４０の第１入力信号として印加するための第１イ
ネーブル手段と、前記感知増幅器イネーブル信号ＳＥに
よってダミーライン７４の電圧を前記データ感知回路４
０の第２入力信号として印加するための第２イネーブル
手段とからなる。
【００３７】前記データ感知イネーブル部６０の第１イ
ネーブル手段は、感知増幅器イネーブル信号ＳＥがゲー
トに印加され、ドレインが前記ビットライン７３に連結
され、ソースが前記データ感知回路４０に連結された第
３ＮＭＯＳトランジスタＮＴ６１からなって、前記感知
増幅器イネーブル信号ＳＥによってメモリセル７１のデ
ータによるビットライン７３の電圧を前記データ感知回
路４０の第１入力信号として印加する。
【００３８】前記データ感知イネーブル部６０の第２イ
ネーブル手段は感知増幅器イネーブル信号ＳＥがゲート
に印加され、ドレインが前記ダミーライン７４に連結さ
れ、ソースが前記データ感知回路４０に連結された第４
ＮＭＯＳトランジスタＮＴ６２からなって、前記感知増
幅器イネーブル信号ＳＥによってダミーライン７４の電
圧を前記データ感知回路４０の第２入力信号として印加
する。
【００３９】上記のような構成を持つ本発明の感知増幅
器の動作を説明すると下記の通りである。
【００４０】データ感知回路４０を通じてメモリセル７
１のデータを感知する感知動作区間でない場合には、外
部から印加される感知増幅器イネーブル信号ＳＥがＬＯ
Ｗ状態になって、プリチャージイネーブル部５０及びデ
ータ感知イネーブル部６０に印加される。従って、プリ
チャージイネーブル部５０のＰＭＯＳトランジスタＰＴ
５１が感知増幅器イネーブル信号ＳＥによって駆動され
て電源電圧ＶＤＤをプリチャージ部３０に印加する。こ
れによって、プリチャージ部３０は外部から印加される
等化信号／ＥＱによってビットライン７３とダミーライ
ン７４を一定電圧にプリチャージさせる。
【００４１】そして、データ感知イネーブル部６０は、
ＮＭＯＳトランジスタＮＴ６１，ＮＴ６２が両方とも感
知増幅器イネーブル信号ＳＥによってターンオフされ
て、ビットライン７３の電圧及びダミーライン７４の電
圧である第１及び第２入力信号がデータ感知部４０に印
加されることを遮断する。従って、データ感知部４０は
データ感知動作を遂行しない。
【００４２】一方、データ感知回路４０を通じてメモリ
セルのデータを感知する感知動作区間では、外部から印
加される感知増幅器イネーブル信号ＳＥはＨＩＧＨ状態
になってプリチャージイネーブル部５０のＰＭＯＳトラ
ンジスタＰＴ５１がターンオフして、電源電圧ＶＤＤが
プリチャージ部３０に印加されることを遮断することに
より、プリチャージ部３０はデータ感知区間ではプリチ
ャージ動作を遂行しない。
【００４３】この際、データ感知イネーブル部６０は感
知増幅器イネーブル信号ＳＥによってＮＭＯＳトランジ
スタＮＴ６１，ＮＴ６２がターンオンされてビットライ
ン７３の電圧及びダミーライン７４の電圧が第１及び第
２入力信号としてデータ感知部４０に印加される。
【００４４】データ感知回路はデータ感知イネーブル部
６０を通じて印加される第１及び第２入力信号を入力し
てメモリセルのデータを感知増幅することにより、イン
バータ７５を通じて出力信号SAout として出力する。例
えば、メモリセルのデータによってビットライン７３の
電圧がダミーライン７４の電圧より高くてノードａの電
位がノードｂの電位より高い場合には、即ち第１入力信
号がＨＩＧＨ状態で第２入力信号がＬＯＷ状態である場
合には、第１入力信号によって第１インバータのＮＭＯ
ＳトランジスタＮＴ４１がターンオンされ、第２入力信
号により第２インバータのＰＭＯＳトランジスタ（ＰＴ
４２）がターンオンしてノードｃはＨＩＧＨ状態、ノー
ドｄはＬＯＷ状態になる。
【００４５】従って、第２ＣＭＯＳインバータのＨＩＧ
Ｈ状態の出力はインバータ７５を通じて出力信号SAout
として出力する。そして、第１及び第２ＣＭＯＳインバ
ータの各出力は互いに異なるＣＭＯＳインバータの入力
としてフィードバックされることにより、ノードｃとｄ
の電位はそれぞれＨＩＧＨ状態及びＬＯＷ状態にラッチ
される。
【００４６】一方、メモリセルのデータによってビット
ライン７３の電圧がダミーライン７４の電圧より低くて
ノードａ電位がノードｂの電位より低い場合、即ち第１
入力信号がＬＯＷ状態であり、第２入力信号がＨＩＧＨ
状態である場合には、ＬＯＷ状態の第１入力信号によっ
て第１ＣＭＯＳインバータのＰＭＯＳトランジスタＰＴ
４１がターンオンされてノードｄはＨＩＧＨ状態にな
る。そして、第２入力信号によって第２インバータのＮ
ＭＯＳトランジスタＮＴ４２がターンオンされてノード
ｃはＬＯＷ状態になる。
【００４７】従って、第１インバータのＬＯＷ状態の出
力はインバータ７５を通じて出力信号SAout として出力
される。そして、第１及び第２ＣＭＯＳインバータの各
出力は互いに異なるＣＭＯＳインバータによってノード
ｃとｄの電位はそれぞれＬＯＷ状態及びＨＩＧＨ状態に
ラッチする。
【００４８】上記のような本発明の感知増幅器はデータ
感知回路を高速のＣＭＯＳインバータで構成することに
より、データ感知動作を迅速に行ってインバータ７５を
通じて出力する。
【００４９】尚、従来の感知増幅器ではデータ感知回路
のＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時
にターンオンしてインバータ７５の入力としてフルスイ
ングの電圧を印加することができなかった。しかし、本
発明の感知増幅器は、第１ＣＭＯＳインバータを構成す
るＰＭＯＳトランジスタＰＴ４１とＮＭＯＳトランジス
タＮＴ４１が同時にターンオンするか、または第２ＣＭ
ＯＳインバータを構成するＰＭＯＳトランジスタＰＴ４
２とＮＭＯＳトランジスタＮＴ４２が同時にターンオン
する現象が発生しないので、インバータの入力としてフ
ルスイングの電圧が印加される。
【００５０】しかも、本発明の感知増幅器は感知増幅器
イネーブル信号ＳＥによってプリチャージイネーブル部
５０がプリチャージ回路３０を制御する。つまり、デー
タ感知動作以外の区間ではプリチャージイネーブル部５
０は電源電圧がプリチャージ部３０に印加されることを
遮断してプリチャージ動作をディスエーブルさせること
により、従来のようにデータ感知動作以外にも常時プリ
チャージ用ＰＭＯＳトランジスタがターンオンすること
による電流の流れを防止することができる。
【００５１】
【発明の効果】前記説明したように、本発明によれば、
従来とは異なり電流ミラーを利用せずにＣＭＯＳインバ
ータのラッチ特性を利用してメモリセルのデータを感知
することにより、データの高速感知が可能であり、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタが同時にター
ンオンすることによる電流の流れを防止することができ
るのみならず、インバータの入力としてフルスイングの
電圧信号を印加することができる利点がある。
【図面の簡単な説明】
【図１】一般的なマスクＲＯＭの構成を示すブロック図
である。
【図２】従来のマスクＲＯＭの感知増幅器の詳細回路図
である。
【図３】本発明の実施例によるマスクＲＯＭの感知増幅
器の詳細回路図である。
【符号の説明】
１ アドレス入力バッファ ２ Ｘ−プリデコーダ ３ Ｘ−デコーダ ４ Ｙ−プリデコーダ ５ Ｙ−デコーダ ６ メモリセルアレー ７ アドレス転移検出部 ８ 感知増幅器 ９ 出力バッファ ３０ プリチャージ回路 ４０ データ感知回路 ５０ プリチャージイネーブル部 ６０ データ感知イネーブル部
【手続補正書】
【提出日】平成９年９月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】本発明の実施例による感知増幅器におい
て、プリチャージ回路３０の構成は図１のプリチャージ
回路と構成がほぼ同様である。つまり、外部から印加さ
れる等加信号／ＥＱによってビットライン７３を一定電
圧にプリチャージさせるための第１乃至第３ＰＭＯＳト
ランジスタＰＴ３１〜ＰＴ３３と、ダミーライン７４を
一定電圧にプリチャージさせるための第４乃至第６ＰＯ
ＭＳトランジスタＰＴ３３〜ＰＴ３５から構成される。
この時、本発明のプリチャージ回路３０はプリチャージ
イネーブル部５０によってディスエーブル或いはイネー
ブルされる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ダミーセルの連結されているダミーライ
    ンとメモリセルの連結されているビットラインの電圧差
    を感知してメモリセルのデータとして出力する半導体メ
    モリ装置において、 外部から印加される等化信号によってダミーラインとビ
    ットラインを一定電圧にプリチャージさせるためのプリ
    チャージ部と、 外部から印化される感知増幅器イネーブル信号によって
    ビットラインの電圧とダミーラインの電圧をそれぞれ第
    １及び第２入力信号としてラッチし、メモリセルのデー
    タを感知して出力信号として出力するデータ感知部と、 外部から印化される感知増幅器イネーブル信号によって
    データ感知動作中にはプリチャージ部のプリチャージ動
    作をディスエーブルさせ、それ以外ではプリチャージ部
    のプリチャージ動作をイネーブルさせるためのプリチャ
    ージイネーブル部と、 外部から印加される感知増幅器イネーブル信号に基づい
    てメモリセルのデータによるビットラインとダミーライ
    ンの電圧をそれぞれ第１及び第２入力信号として前記デ
    ータ感知部に伝達するためのデータ感知イネーブル部と
    を含むことを特徴とする半導体メモリ装置の感知増幅
    器。
  2. 【請求項２】 前記プリチャージイネーブル部は、ソー
    スに電源電圧が印加され、ゲートに外部から感知増幅器
    イネーブル信号が印加され、ドレインに前記データ感知
    部が連結されるＰＭＯＳトランジスタから構成されるこ
    とを特徴とする請求項１記載の半導体メモリ装置の感知
    増幅器。
  3. 【請求項３】 前記データ感知イネーブル部は前記感知
    増幅器イネーブル信号に基づいてメモリセルのデータに
    よるビットラインの電圧を前記データ感知部の第１入力
    信号として伝達するための第１イネーブル手段と、 前記感知増幅器イネーブル信号に基づいて前記ダミーラ
    インの電圧を前記データ感知部の第２入力信号として伝
    達するための第２イネーブル手段とを含んでなることを
    特徴とする請求項１記載の半導体メモリ装置の感知増幅
    器。
  4. 【請求項４】 前記データ感知イネーブル部の第１イネ
    ーブル手段は、前記感知増幅器イネーブル信号がゲート
    に印加され、ソースが前記データ感知部に連結さればド
    レインは前記ビットラインに連結され、メモリセルのデ
    ータによるビットラインの電圧を前記データ感知部の第
    １入力信号として伝達するための第１ＮＭＯＳトランジ
    スタから構成されることを特徴とする請求項３記載の半
    導体メモリ装置の感知増幅器。
  5. 【請求項５】 前記データ感知イネーブル部の第２イネ
    ーブル手段は、前記感知増幅器イネーブル信号がゲート
    に印加され、ドレインが前記ダミーラインに連結され、
    ソースが前記データ感知部に連結され、前記ダミーライ
    ンの電圧をデータ感知部の第２入力信号として伝達する
    ための第２ＮＭＯＳトランジスタから構成されることを
    特徴とする請求項３記載の半導体メモリ装置の感知増幅
    器。
  6. 【請求項６】 前記データ感知部は、前記データ感知イ
    ネーブル部を通じて印加される第１入力信号が印加さ
    れ、電源電圧と接地との間に直列連結される第１ＣＭＯ
    Ｓインバータと、 前記データ感知イネーブル部を通じて印加される第２入
    力信号が印加され、電源電圧と接地との間に直列連結さ
    れる第２ＣＭＯＳインバータとを含んでなることを特徴
    とする請求項１記載の半導体メモリ装置の感知増幅器。
  7. 【請求項７】 前記データ感知部の第１ＣＭＯＳインバ
    ータと第２ＣＭＯＳインバータの出力が互いに異なる入
    力としてフィードバックされるように構成され、データ
    感知イネーブル部から印加される第１及び第２入力信号
    をラッチすることを特徴とする請求項６記載の半導体メ
    モリ装置の感知増幅器。
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