JPH10256538A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10256538A JPH10256538A JP5355697A JP5355697A JPH10256538A JP H10256538 A JPH10256538 A JP H10256538A JP 5355697 A JP5355697 A JP 5355697A JP 5355697 A JP5355697 A JP 5355697A JP H10256538 A JPH10256538 A JP H10256538A
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Abstract
(57)【要約】
【課題】 イオン注入後の中温加熱を伴う処理工程で発
生する、打ち込みイオンの異常拡散現象を抑制して浅い
接合の拡散層を形成する半導体装置の製造方法を提供す
る。 【解決手段】 ＭＯＳトランジスタ部１のゲート電極部
２を形成し、ＬＤＤ層３０形成のためのイオン注入をし
てイオン注入層１６を形成した後、ＲＴＡ法による短時
間の高温熱処理をしてＬＤＤ層３０を形成し、その後サ
イドウォール酸化膜１７形成のための、中温加熱を伴う
処理工程であるＴＥＯＳ酸化膜堆積工程を行い、このＴ
ＥＯＳ酸化膜をエッチバックしてサイドウォール酸化膜
１７を形成する。 【効果】 特性の良い、高集積化した半導体装置の作製
が可能となる。
生する、打ち込みイオンの異常拡散現象を抑制して浅い
接合の拡散層を形成する半導体装置の製造方法を提供す
る。 【解決手段】 ＭＯＳトランジスタ部１のゲート電極部
２を形成し、ＬＤＤ層３０形成のためのイオン注入をし
てイオン注入層１６を形成した後、ＲＴＡ法による短時
間の高温熱処理をしてＬＤＤ層３０を形成し、その後サ
イドウォール酸化膜１７形成のための、中温加熱を伴う
処理工程であるＴＥＯＳ酸化膜堆積工程を行い、このＴ
ＥＯＳ酸化膜をエッチバックしてサイドウォール酸化膜
１７を形成する。 【効果】 特性の良い、高集積化した半導体装置の作製
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、浅い接合の不純物拡散層形
成法に特徴を有する半導体装置の製造方法に関する。
法に関し、さらに詳しくは、浅い接合の不純物拡散層形
成法に特徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、高速化が
益々進み、これに伴って半導体装置のＭＯＳトランジス
タ等の構成素子が微細化してきている。ＭＯＳトランジ
スタによる半導体集積回路の微細化が、スケーリング理
論で進められれば、特性上の問題は少ないが、ＭＯＳト
ランジスタのゲート電極長がサブミクロン以下になって
くると、駆動電源電圧をスケーリング理論に従って低減
できない等の理由で、微細化したＭＯＳトランジスタに
は、所謂ショートチャネル効果が起き、しきい値電圧Ｖ
TH低下、パンチスルー電圧低下、ホットキャリア発生等
の特性悪化問題が起きてくる。
益々進み、これに伴って半導体装置のＭＯＳトランジス
タ等の構成素子が微細化してきている。ＭＯＳトランジ
スタによる半導体集積回路の微細化が、スケーリング理
論で進められれば、特性上の問題は少ないが、ＭＯＳト
ランジスタのゲート電極長がサブミクロン以下になって
くると、駆動電源電圧をスケーリング理論に従って低減
できない等の理由で、微細化したＭＯＳトランジスタに
は、所謂ショートチャネル効果が起き、しきい値電圧Ｖ
TH低下、パンチスルー電圧低下、ホットキャリア発生等
の特性悪化問題が起きてくる。
【０００３】このショートチャネル効果を抑える方法と
しては、ソース・ドレイン層の接合を浅くする方法、チ
ャネルドープ法、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を用いる方法、更にＬＤＤ構造とパ
ンチスルーストッパといわれるポケット拡散層とを組み
合わせた方法、しきい値電圧ＶTH低下防止のためにゲー
ト電極長端部下方のチャネル部に不純物をイオン注入す
る大傾角イオン注入法等があり、これらの方法により、
サブミクロン以下のゲート電極長を持つＭＯＳトランジ
スタのショートチャネル効果に起因した特性悪化を抑制
している。
しては、ソース・ドレイン層の接合を浅くする方法、チ
ャネルドープ法、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を用いる方法、更にＬＤＤ構造とパ
ンチスルーストッパといわれるポケット拡散層とを組み
合わせた方法、しきい値電圧ＶTH低下防止のためにゲー
ト電極長端部下方のチャネル部に不純物をイオン注入す
る大傾角イオン注入法等があり、これらの方法により、
サブミクロン以下のゲート電極長を持つＭＯＳトランジ
スタのショートチャネル効果に起因した特性悪化を抑制
している。
【０００４】ここでは、従来のＬＤＤ構造を採るＭＯＳ
トランジスタを有する半導体装置の製造方法の一例を、
図３を参照して説明する。まず、図３（ａ）に示すよう
に、Ｎ型の半導体基板１１上の素子分離領域にＬＯＣＯ
Ｓ酸化膜１２を形成する。その後、熱酸化法により、Ｍ
ＯＳトランジスタ部１の半導体基板１１表面にゲート酸
化膜１３を形成し、続いて減圧ＣＶＤ法等により、ポリ
シリコンゲート電極となる、不純物をドープしたをポリ
シリコン膜１４を堆積し、更にこのポリシリコン膜１４
上に、ＣＶＤ法によるＣＶＤＳｉＯ2 膜１５を堆積す
る。
トランジスタを有する半導体装置の製造方法の一例を、
図３を参照して説明する。まず、図３（ａ）に示すよう
に、Ｎ型の半導体基板１１上の素子分離領域にＬＯＣＯ
Ｓ酸化膜１２を形成する。その後、熱酸化法により、Ｍ
ＯＳトランジスタ部１の半導体基板１１表面にゲート酸
化膜１３を形成し、続いて減圧ＣＶＤ法等により、ポリ
シリコンゲート電極となる、不純物をドープしたをポリ
シリコン膜１４を堆積し、更にこのポリシリコン膜１４
上に、ＣＶＤ法によるＣＶＤＳｉＯ2 膜１５を堆積す
る。
【０００５】次に、上述したＣＶＤＳｉＯ2 膜１５、ポ
リシリコン膜１４およびゲート酸化膜１３をパターニン
グして、Ｐ型のＭＯＳトランジスタ部１のゲート電極部
２を形成する。その後、ソース・ドレイン部３の半導体
基板１１表面に、イオン注入時の犠牲酸化膜を熱酸化に
より形成した後、Ｐ型不純物となるボロン（Ｂ）イオン
を用いた、ＬＤＤ層形成のための低濃度のイオン注入を
行い、ソース・ドレイン部３の半導体基板１１表面にイ
オン注入層１６を形成する。
リシリコン膜１４およびゲート酸化膜１３をパターニン
グして、Ｐ型のＭＯＳトランジスタ部１のゲート電極部
２を形成する。その後、ソース・ドレイン部３の半導体
基板１１表面に、イオン注入時の犠牲酸化膜を熱酸化に
より形成した後、Ｐ型不純物となるボロン（Ｂ）イオン
を用いた、ＬＤＤ層形成のための低濃度のイオン注入を
行い、ソース・ドレイン部３の半導体基板１１表面にイ
オン注入層１６を形成する。
【０００６】次に、図３（ｂ）に示すように、ＴＥＯＳ
（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔ
ｅ）ガスを用い、温度約７００°Ｃの減圧ＣＶＤ法によ
りＴＥＯＳ酸化膜を堆積し、その後ＲＩＥ等の異方性エ
ッチングによるＴＥＯＳ酸化膜のエッチバックを行い、
ゲート電極部２側壁に、ＴＥＯＳ酸化膜によるサイドウ
ォール酸化膜１７を形成する。このＴＥＯＳ酸化膜堆積
時の成膜温度により、イオン注入で発生した点欠陥の拡
散に伴うイオン注入層１６中のボロンの拡散、即ちボロ
ンの異常拡散が起き、接合の深いＬＤＤ層１８が形成さ
れる。なお、成膜温度が約７００°ＣのＴＥＯＳ酸化膜
は、通常のＳｉＨ4 とＯ2 との混合ガスを用い、成膜温
度が約４００°Ｃの酸化膜より、膜の均一性、膜質、段
差被覆性等が優れているために、高集積化した半導体装
置の製造に近年よく用いられるものである。
（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔ
ｅ）ガスを用い、温度約７００°Ｃの減圧ＣＶＤ法によ
りＴＥＯＳ酸化膜を堆積し、その後ＲＩＥ等の異方性エ
ッチングによるＴＥＯＳ酸化膜のエッチバックを行い、
ゲート電極部２側壁に、ＴＥＯＳ酸化膜によるサイドウ
ォール酸化膜１７を形成する。このＴＥＯＳ酸化膜堆積
時の成膜温度により、イオン注入で発生した点欠陥の拡
散に伴うイオン注入層１６中のボロンの拡散、即ちボロ
ンの異常拡散が起き、接合の深いＬＤＤ層１８が形成さ
れる。なお、成膜温度が約７００°ＣのＴＥＯＳ酸化膜
は、通常のＳｉＨ4 とＯ2 との混合ガスを用い、成膜温
度が約４００°Ｃの酸化膜より、膜の均一性、膜質、段
差被覆性等が優れているために、高集積化した半導体装
置の製造に近年よく用いられるものである。
【０００７】次に、図３（ｃ）に示すように、イオン注
入法により、ソース・ドレイン部３の半導体基板１１表
面にＰ型不純物となるボロン（Ｂ）イオンを用いた、ソ
ース・ドレイン層形成のための高濃度のイオン注入を行
い、イオン注入層を形成する。その後、ＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法等によ
る熱処理を行って、ソース・ドレイン層形成のためのイ
オン注入層のイオンの活性化を行う。この熱処理によ
り、ＬＤＤ層１８を有したソース・ドレイン層１９が形
成される。
入法により、ソース・ドレイン部３の半導体基板１１表
面にＰ型不純物となるボロン（Ｂ）イオンを用いた、ソ
ース・ドレイン層形成のための高濃度のイオン注入を行
い、イオン注入層を形成する。その後、ＲＴＡ（Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法等によ
る熱処理を行って、ソース・ドレイン層形成のためのイ
オン注入層のイオンの活性化を行う。この熱処理によ
り、ＬＤＤ層１８を有したソース・ドレイン層１９が形
成される。
【０００８】次に、ＣＶＤ法により、ＢＰＳＧ（Ｂｏｒ
ｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
等による層間絶縁膜２０を堆積し、その後、層間絶縁膜
２０をパターニングして、ソース・ドレイン部３等の層
間絶縁膜２０にコンタクトホールの開口２１、２２を形
成する。次に、スパッタリング法により、１％Ｓｉを含
むＡｌ膜等のＡｌ合金膜を堆積し、このＡｌ合金膜をパ
ターニングしてソース・ドレイン部３に電極２３、２４
を形成する。その後は、図面は省略するが、パッシベー
ション膜の堆積、パッド部の開口形成等を行って、半導
体装置を作製する。
ｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
等による層間絶縁膜２０を堆積し、その後、層間絶縁膜
２０をパターニングして、ソース・ドレイン部３等の層
間絶縁膜２０にコンタクトホールの開口２１、２２を形
成する。次に、スパッタリング法により、１％Ｓｉを含
むＡｌ膜等のＡｌ合金膜を堆積し、このＡｌ合金膜をパ
ターニングしてソース・ドレイン部３に電極２３、２４
を形成する。その後は、図面は省略するが、パッシベー
ション膜の堆積、パッド部の開口形成等を行って、半導
体装置を作製する。
【０００９】しかしながら、上述した半導体装置の製造
方法においては、ＬＤＤ層１８形成のためのイオン注入
を行って、イオン注入層１６を形成した後、サイドウォ
ール酸化膜１７形成のための、約７００°Ｃという比較
的高い成膜温度によるＴＥＯＳ酸化膜堆積工程を採るた
め、イオン注入層１６形成時に半導体基板１１表面に発
生した点欠陥が約７００°ＣのＴＥＯＳ酸化膜の成膜温
度で半導体基板１１内部に拡散し、この点欠陥の拡散に
伴うイオン注入層１６中のボロンの拡散、所謂ボロンの
異常拡散現象が起こる。なお、この異常拡散現象とは、
点欠陥のほとんど無い通常のボロンの熱拡散速度に比べ
ると、非常に大きな熱拡散速度となる現象である。上述
した異常拡散現象が起こると、ＭＯＳトランジスタ部１
のＬＤＤ層１８の接合が深くなり、ＭＯＳトランジスタ
のショートチャネル効果が大きくなって、高集積化した
半導体装置を作製することが困難となる。
方法においては、ＬＤＤ層１８形成のためのイオン注入
を行って、イオン注入層１６を形成した後、サイドウォ
ール酸化膜１７形成のための、約７００°Ｃという比較
的高い成膜温度によるＴＥＯＳ酸化膜堆積工程を採るた
め、イオン注入層１６形成時に半導体基板１１表面に発
生した点欠陥が約７００°ＣのＴＥＯＳ酸化膜の成膜温
度で半導体基板１１内部に拡散し、この点欠陥の拡散に
伴うイオン注入層１６中のボロンの拡散、所謂ボロンの
異常拡散現象が起こる。なお、この異常拡散現象とは、
点欠陥のほとんど無い通常のボロンの熱拡散速度に比べ
ると、非常に大きな熱拡散速度となる現象である。上述
した異常拡散現象が起こると、ＭＯＳトランジスタ部１
のＬＤＤ層１８の接合が深くなり、ＭＯＳトランジスタ
のショートチャネル効果が大きくなって、高集積化した
半導体装置を作製することが困難となる。
【００１０】
【発明が解決しようとする課題】本発明は、上述した半
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、イオン注入後の中
温加熱を伴う処理工程で発生する、打ち込みイオンの異
常拡散現象を抑制して浅い接合の拡散層を形成する半導
体装置の製造方法を提供することを目的とする。
導体装置の製造方法における問題点を解決することをそ
の目的とする。即ち本発明の課題は、イオン注入後の中
温加熱を伴う処理工程で発生する、打ち込みイオンの異
常拡散現象を抑制して浅い接合の拡散層を形成する半導
体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上述の課題を解決するために提案するもので
あり、イオン注入法により不純物拡散層を形成する半導
体装置の製造方法において、イオン注入後の中温加熱
（温度Ｔ1 が５００°Ｃ≦Ｔ1 ≦８００°Ｃ）を伴う処
理工程以前に、高温加熱処理（温度Ｔ2 が９００°Ｃ≦
Ｔ2 ≦１１００°Ｃ）を行うことを特徴とするものであ
る。
造方法は、上述の課題を解決するために提案するもので
あり、イオン注入法により不純物拡散層を形成する半導
体装置の製造方法において、イオン注入後の中温加熱
（温度Ｔ1 が５００°Ｃ≦Ｔ1 ≦８００°Ｃ）を伴う処
理工程以前に、高温加熱処理（温度Ｔ2 が９００°Ｃ≦
Ｔ2 ≦１１００°Ｃ）を行うことを特徴とするものであ
る。
【００１２】本発明によれば、イオン注入後の中温加熱
（温度Ｔ1 が５００°Ｃ≦Ｔ1 ≦８００°Ｃ）を伴う処
理工程以前に、短時間の高温加熱処理（温度Ｔ2 が９０
０°Ｃ≦Ｔ2 ≦１１００°Ｃ）を行うことで、イオン注
入時に発生した点欠陥の拡散に伴う異常拡散現象を抑制
し、浅い接合の不純物拡散層を形成することができる。
（温度Ｔ1 が５００°Ｃ≦Ｔ1 ≦８００°Ｃ）を伴う処
理工程以前に、短時間の高温加熱処理（温度Ｔ2 が９０
０°Ｃ≦Ｔ2 ≦１１００°Ｃ）を行うことで、イオン注
入時に発生した点欠陥の拡散に伴う異常拡散現象を抑制
し、浅い接合の不純物拡散層を形成することができる。
【００１３】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３中の構成部分と同様の構成部分には、同一の参照符
号を付すものとする。
【００１４】本実施例はＭＯＳトランジスタを有する、
高集積化した半導体装置の製造方法に本発明を適用した
例であり、これを図１を参照して説明する。まず、図１
（ａ）に示すように、例えばＮ型の半導体基板１１上の
素子分離領域にＬＯＣＯＳ酸化膜１２を形成する。その
後、熱酸化法により、ＭＯＳトランジスタ部１の半導体
基板１１表面に膜厚約１０ｎｍ程度のゲート酸化膜１３
を形成し、続いて減圧ＣＶＤ法等により、ポリシリコン
ゲート電極となる、不純物をドープしたをポリシリコン
膜１４を膜厚約２００ｎｍ程度堆積し、更にこのポリシ
リコン膜１４上に、ＣＶＤ法によるＣＶＤＳｉＯ2 膜１
５を膜厚約３００ｎｍ程度堆積する。なお、半導体装置
の高速化のために、ゲート電極を低抵抗率のポリサイド
ゲート電極とするには、上述した工程でポリシリコン膜
１４上にＷ、Ｔｉ、Ｃｏ等の高融点金属膜を堆積し、ポ
リシリコン膜１４と高融点金属膜とのシリサイド化の熱
処理工程を行い、その後にＣＶＤ法によるＣＶＤＳｉＯ
2 膜１５を堆積してもよい。
高集積化した半導体装置の製造方法に本発明を適用した
例であり、これを図１を参照して説明する。まず、図１
（ａ）に示すように、例えばＮ型の半導体基板１１上の
素子分離領域にＬＯＣＯＳ酸化膜１２を形成する。その
後、熱酸化法により、ＭＯＳトランジスタ部１の半導体
基板１１表面に膜厚約１０ｎｍ程度のゲート酸化膜１３
を形成し、続いて減圧ＣＶＤ法等により、ポリシリコン
ゲート電極となる、不純物をドープしたをポリシリコン
膜１４を膜厚約２００ｎｍ程度堆積し、更にこのポリシ
リコン膜１４上に、ＣＶＤ法によるＣＶＤＳｉＯ2 膜１
５を膜厚約３００ｎｍ程度堆積する。なお、半導体装置
の高速化のために、ゲート電極を低抵抗率のポリサイド
ゲート電極とするには、上述した工程でポリシリコン膜
１４上にＷ、Ｔｉ、Ｃｏ等の高融点金属膜を堆積し、ポ
リシリコン膜１４と高融点金属膜とのシリサイド化の熱
処理工程を行い、その後にＣＶＤ法によるＣＶＤＳｉＯ
2 膜１５を堆積してもよい。
【００１５】次に、フォトレジストをマスクとしたＲＩ
Ｅ法等によるエッチングにより、ＣＶＤＳｉＯ2 膜１
５、ポリシリコン膜１４およびゲート酸化膜１３をパタ
ーニングして、ＭＯＳトランジスタ部１のゲート電極部
２を形成する。その後、ソース・ドレイン部３の半導体
基板１１表面に、イオン注入時の犠牲酸化膜を熱酸化に
より膜厚約５ｎｍ程度形成した後、Ｐ型不純物となるイ
オンを用いた、ＬＤＤ層形成のための低濃度のイオン注
入を行い、ソース・ドレイン部３の半導体基板１１表面
にイオン注入層１６を形成する。このイオン注入条件
は、例えばＰ型不純物となるイオンとしてＢＦ2 イオン
を用い、打ち込みエネルギー１０ｋｅＶ、ドーズ量５Ｅ
１３／ｃｍ2 とする。
Ｅ法等によるエッチングにより、ＣＶＤＳｉＯ2 膜１
５、ポリシリコン膜１４およびゲート酸化膜１３をパタ
ーニングして、ＭＯＳトランジスタ部１のゲート電極部
２を形成する。その後、ソース・ドレイン部３の半導体
基板１１表面に、イオン注入時の犠牲酸化膜を熱酸化に
より膜厚約５ｎｍ程度形成した後、Ｐ型不純物となるイ
オンを用いた、ＬＤＤ層形成のための低濃度のイオン注
入を行い、ソース・ドレイン部３の半導体基板１１表面
にイオン注入層１６を形成する。このイオン注入条件
は、例えばＰ型不純物となるイオンとしてＢＦ2 イオン
を用い、打ち込みエネルギー１０ｋｅＶ、ドーズ量５Ｅ
１３／ｃｍ2 とする。
【００１６】次に、図１（ｂ）に示すように、ＲＴＡ法
による短時間の高温熱処理、例えば１０００°Ｃ、１０
ｓｅｃの高温熱処理を行う。この熱処理によりイオン注
入層１６内のイオンが活性化されると同時に僅かな拡散
が起こり、ＬＤＤ層３０が形成される。なお、上述した
短時間の高温熱処理の温度Ｔ2 は、注入したイオンの拡
散を出来るだけ押さえる温度と、注入したイオンを短時
間でほぼ完全に活性化させるための温度とによる温度範
囲として、９００°Ｃ≦Ｔ2 ≦１１００°Ｃとする。そ
の後、中温加熱を伴う処理工程、例えばＴＥＯＳガスを
用い、温度約７００°Ｃの減圧ＣＶＤ法によりＴＥＯＳ
酸化膜堆積工程で、膜厚約４００ｎｍ程度のＴＥＯＳ酸
化膜を堆積する。更にその後、ＲＩＥ等の異方性エッチ
ングによるＴＥＯＳ酸化膜のエッチバックをし、ゲート
電極部２側壁に、ＴＥＯＳ酸化膜によるサイドウォール
酸化膜１７を形成する。なお、上述した中温加熱を伴う
処理工程の中温加熱の温度Ｔ1 としては、イオン注入時
に発生する点欠陥の拡散が大きくなり、点欠陥の拡散に
伴う拡散により注入したイオンの拡散が支配的である温
度として、５００°Ｃ≦Ｔ1 ≦８００°Ｃの温度範囲と
する。
による短時間の高温熱処理、例えば１０００°Ｃ、１０
ｓｅｃの高温熱処理を行う。この熱処理によりイオン注
入層１６内のイオンが活性化されると同時に僅かな拡散
が起こり、ＬＤＤ層３０が形成される。なお、上述した
短時間の高温熱処理の温度Ｔ2 は、注入したイオンの拡
散を出来るだけ押さえる温度と、注入したイオンを短時
間でほぼ完全に活性化させるための温度とによる温度範
囲として、９００°Ｃ≦Ｔ2 ≦１１００°Ｃとする。そ
の後、中温加熱を伴う処理工程、例えばＴＥＯＳガスを
用い、温度約７００°Ｃの減圧ＣＶＤ法によりＴＥＯＳ
酸化膜堆積工程で、膜厚約４００ｎｍ程度のＴＥＯＳ酸
化膜を堆積する。更にその後、ＲＩＥ等の異方性エッチ
ングによるＴＥＯＳ酸化膜のエッチバックをし、ゲート
電極部２側壁に、ＴＥＯＳ酸化膜によるサイドウォール
酸化膜１７を形成する。なお、上述した中温加熱を伴う
処理工程の中温加熱の温度Ｔ1 としては、イオン注入時
に発生する点欠陥の拡散が大きくなり、点欠陥の拡散に
伴う拡散により注入したイオンの拡散が支配的である温
度として、５００°Ｃ≦Ｔ1 ≦８００°Ｃの温度範囲と
する。
【００１７】次に、図１（ｃ）に示すように、イオン注
入法により、ソース・ドレイン部３の半導体基板１１表
面にＰ型不純物となるイオンを用いた、ソース・ドレイ
ン層形成のための高濃度のイオン注入を行い、イオン注
入層を形成する。このイオン注入条件は、例えばＰ型不
純物となるイオンとしてＢＦ2 イオンを用い、打ち込み
エネルギー１０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2 とす
る。その後、ＲＴＡ法等による熱処理、例えば１０５０
°Ｃ、１０ｓｅｃの熱処理を行って、ソース・ドレイン
層形成のためのイオン注入層のイオンの活性化を行う。
この熱処理により、ＬＤＤ層３０を有するソース・ドレ
イン層１９が形成される。
入法により、ソース・ドレイン部３の半導体基板１１表
面にＰ型不純物となるイオンを用いた、ソース・ドレイ
ン層形成のための高濃度のイオン注入を行い、イオン注
入層を形成する。このイオン注入条件は、例えばＰ型不
純物となるイオンとしてＢＦ2 イオンを用い、打ち込み
エネルギー１０ｋｅＶ、ドーズ量５Ｅ１５／ｃｍ2 とす
る。その後、ＲＴＡ法等による熱処理、例えば１０５０
°Ｃ、１０ｓｅｃの熱処理を行って、ソース・ドレイン
層形成のためのイオン注入層のイオンの活性化を行う。
この熱処理により、ＬＤＤ層３０を有するソース・ドレ
イン層１９が形成される。
【００１８】次に、従来例と同様に、ＣＶＤ法によりＢ
ＰＳＧ等による層間絶縁膜２０を堆積し、その後、層間
絶縁膜２０をパターニングして、ソース・ドレイン部３
等の層間絶縁膜２０にコンタクトホールの開口２１、２
２を形成する。次に、スパッタリング法により、１％Ｓ
ｉを含むＡｌ膜等のＡｌ合金膜を堆積し、このＡｌ合金
膜をパターニングしてソース・ドレイン部３に電極２
３、２４を形成する。その後は、図面は省略するが、パ
ッシベーション膜の堆積、パッド部の開口形成等を行っ
て、半導体装置を作製する。
ＰＳＧ等による層間絶縁膜２０を堆積し、その後、層間
絶縁膜２０をパターニングして、ソース・ドレイン部３
等の層間絶縁膜２０にコンタクトホールの開口２１、２
２を形成する。次に、スパッタリング法により、１％Ｓ
ｉを含むＡｌ膜等のＡｌ合金膜を堆積し、このＡｌ合金
膜をパターニングしてソース・ドレイン部３に電極２
３、２４を形成する。その後は、図面は省略するが、パ
ッシベーション膜の堆積、パッド部の開口形成等を行っ
て、半導体装置を作製する。
【００１９】上述した半導体装置の製造方法よれば、Ｌ
ＤＤ層３０形成のためのイオン注入後に、１０００°
Ｃ、１０ｓｅｃの高温熱処理をし、その後に約７００°
Ｃの加熱によるＴＥＯＳ酸化膜堆積工程を行うために、
高温熱処理でイオン注入時の点欠陥がほぼ消滅してしま
い、ＴＥＯＳ酸化膜堆積工程における点欠陥の拡散に伴
うＢイオンの異常拡散現象が抑制される。従って浅い接
合のＬＤＤ層３０が形成できる。
ＤＤ層３０形成のためのイオン注入後に、１０００°
Ｃ、１０ｓｅｃの高温熱処理をし、その後に約７００°
Ｃの加熱によるＴＥＯＳ酸化膜堆積工程を行うために、
高温熱処理でイオン注入時の点欠陥がほぼ消滅してしま
い、ＴＥＯＳ酸化膜堆積工程における点欠陥の拡散に伴
うＢイオンの異常拡散現象が抑制される。従って浅い接
合のＬＤＤ層３０が形成できる。
【００２０】上述した高温熱処理後にＴＥＯＳ酸化膜堆
積を行う工程での、ＬＤＤ層３０の深さ方向の不純物分
布を、点欠陥の拡散に伴う不純物の拡散を考慮に入れて
シュミレーションにより求めたものが図２に示すグラフ
である。図２の実線で示す不純物分布Ａのグラフは、Ｔ
ＥＯＳ酸化膜堆積時の中温加熱状態が約７００°Ｃ、２
時間であると仮定し、上述した工程を採るＬＤＤ層３０
の不純物分布である。なお、図２の破線で示す不純物分
布Ｂは、ＬＤＤ層３０形成のためのイオン注入直後のイ
オン注入層１６の不純物分布であり、図２の一点鎖線で
示す不純物分布Ｃのグラフは、ＴＥＯＳ酸化膜堆積時の
中温加熱状態が約７００°Ｃ、２時間であり、イオン注
入条件は実施例と同じと仮定した時の従来の半導体装置
の製法によるＬＤＤ層１８の不純物分布である。
積を行う工程での、ＬＤＤ層３０の深さ方向の不純物分
布を、点欠陥の拡散に伴う不純物の拡散を考慮に入れて
シュミレーションにより求めたものが図２に示すグラフ
である。図２の実線で示す不純物分布Ａのグラフは、Ｔ
ＥＯＳ酸化膜堆積時の中温加熱状態が約７００°Ｃ、２
時間であると仮定し、上述した工程を採るＬＤＤ層３０
の不純物分布である。なお、図２の破線で示す不純物分
布Ｂは、ＬＤＤ層３０形成のためのイオン注入直後のイ
オン注入層１６の不純物分布であり、図２の一点鎖線で
示す不純物分布Ｃのグラフは、ＴＥＯＳ酸化膜堆積時の
中温加熱状態が約７００°Ｃ、２時間であり、イオン注
入条件は実施例と同じと仮定した時の従来の半導体装置
の製法によるＬＤＤ層１８の不純物分布である。
【００２１】今、Ｎ型の半導体基板１１の不純物濃度を
１Ｅ１５／ｃｍ3 とすると、上述した工程をとるＬＤＤ
層３０の接合の深さは、図２より、約０．１５μｍで、
従来例の工程を採るＬＤＤ層１８の深さは、約０．２５
μｍとなり、本発明の製法を採れば、明らかに浅い接合
のＬＤＤ層３０が形成される。
１Ｅ１５／ｃｍ3 とすると、上述した工程をとるＬＤＤ
層３０の接合の深さは、図２より、約０．１５μｍで、
従来例の工程を採るＬＤＤ層１８の深さは、約０．２５
μｍとなり、本発明の製法を採れば、明らかに浅い接合
のＬＤＤ層３０が形成される。
【００２２】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、Ｎ型の半導体基板にＰ型の
ＭＯＳトランジスタを形成する半導体装置の製造方法に
ついて説明したが、Ｐ型の半導体基板にＮ型のＭＯＳト
ランジスタを形成する半導体装置や、Ｐ型の半導体基板
にＮ型のウェルを選択的に形成し、Ｎ型のＭＯＳトラン
ジスタとＰ型のＭＯＳトランジスタとを混載した半導体
装置等の製造方法にも適応できることは明白である。
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、Ｎ型の半導体基板にＰ型の
ＭＯＳトランジスタを形成する半導体装置の製造方法に
ついて説明したが、Ｐ型の半導体基板にＮ型のＭＯＳト
ランジスタを形成する半導体装置や、Ｐ型の半導体基板
にＮ型のウェルを選択的に形成し、Ｎ型のＭＯＳトラン
ジスタとＰ型のＭＯＳトランジスタとを混載した半導体
装置等の製造方法にも適応できることは明白である。
【００２３】また、本発明の実施例では、ＬＤＤ構造の
ＭＯＳトランジスタによる半導体装置の製造方法につい
て説明したが、ダブルポリシリコンバイポーラトランジ
スタによる半導体装置の製造方法においても、ベース層
のイオン注入後の中温加熱を伴う処理工程、例えばサイ
ドウォール酸化膜とするＴＥＯＳ酸化膜堆積工程の際
に、本発明の製法を適応することができる。更に、本発
明の実施例では、イオン注入後の中温加熱を伴う処理工
程をＴＥＯＳ酸化膜堆積工程として説明したが、イオン
注入後の中温加熱を伴う処理工程がＴＥＯＳ酸化膜堆積
工程以外の工程であってもよい。その他、本発明の技術
的思想の範囲内で、プロセス条件は適宜変更が可能であ
る。
ＭＯＳトランジスタによる半導体装置の製造方法につい
て説明したが、ダブルポリシリコンバイポーラトランジ
スタによる半導体装置の製造方法においても、ベース層
のイオン注入後の中温加熱を伴う処理工程、例えばサイ
ドウォール酸化膜とするＴＥＯＳ酸化膜堆積工程の際
に、本発明の製法を適応することができる。更に、本発
明の実施例では、イオン注入後の中温加熱を伴う処理工
程をＴＥＯＳ酸化膜堆積工程として説明したが、イオン
注入後の中温加熱を伴う処理工程がＴＥＯＳ酸化膜堆積
工程以外の工程であってもよい。その他、本発明の技術
的思想の範囲内で、プロセス条件は適宜変更が可能であ
る。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法は、浅い接合の不純物拡散層を
形成することが可能である。従って、特性の良い、高集
積化した半導体装置の作製が可能となる。
の半導体装置の製造方法は、浅い接合の不純物拡散層を
形成することが可能である。従って、特性の良い、高集
積化した半導体装置の作製が可能となる。
【図１】本発明を適用した実施例を工程順に説明する、
半導体装置の概略断面図で、（ａ）はゲート電極部を形
成し、ＬＤＤ層形成のためのイオン注入をしてイオン注
入層を形成した状態、（ｂ）はサイドウォール酸化膜を
形成し、ＬＤＤ層を形成した状態、（ｃ）はソース・ド
レイン部の電極を形成した状態である。
半導体装置の概略断面図で、（ａ）はゲート電極部を形
成し、ＬＤＤ層形成のためのイオン注入をしてイオン注
入層を形成した状態、（ｂ）はサイドウォール酸化膜を
形成し、ＬＤＤ層を形成した状態、（ｃ）はソース・ド
レイン部の電極を形成した状態である。
【図２】本発明のＬＤＤ層の深さ方向の不純物分布に関
する、プロセスシュミレーションの結果である。
する、プロセスシュミレーションの結果である。
【図３】従来例の半導体装置の製造方法を工程順に説明
する、半導体装置の概略断面図で、（ａ）はゲート電極
部を形成し、ＬＤＤ層形成のためのイオン注入をしてイ
オン注入層を形成した状態、（ｂ）はサイドウォール酸
化膜を形成し、ＬＤＤ層を形成した状態、（ｃ）はソー
ス・ドレイン部の電極を形成した状態である。
する、半導体装置の概略断面図で、（ａ）はゲート電極
部を形成し、ＬＤＤ層形成のためのイオン注入をしてイ
オン注入層を形成した状態、（ｂ）はサイドウォール酸
化膜を形成し、ＬＤＤ層を形成した状態、（ｃ）はソー
ス・ドレイン部の電極を形成した状態である。
１…ＭＯＳトランジスタ部、２…ゲート電極部、３…ソ
ース・ドレイン部、１１…半導体基板、１２…ＬＯＣＯ
Ｓ酸化膜、１３…ゲート酸化膜、１４…ポリシリコン
膜、１５…ＣＶＤＳｉＯ2 膜、１６…イオン注入層、１
７…サイドウォール酸化膜、１８，３０…ＬＤＤ層、１
９…ソース・ドレイン層、２０…層間絶縁膜、２１，２
２…開口、２３，２４…電極
ース・ドレイン部、１１…半導体基板、１２…ＬＯＣＯ
Ｓ酸化膜、１３…ゲート酸化膜、１４…ポリシリコン
膜、１５…ＣＶＤＳｉＯ2 膜、１６…イオン注入層、１
７…サイドウォール酸化膜、１８，３０…ＬＤＤ層、１
９…ソース・ドレイン層、２０…層間絶縁膜、２１，２
２…開口、２３，２４…電極
Claims (4)
- 【請求項１】 イオン注入法により不純物拡散層を形成
する半導体装置の製造方法において、 前記イオン注入後の中温加熱を伴う処理工程以前に、高
温加熱処理を行うことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記中温加熱の温度Ｔ1 は、５００°Ｃ
≦Ｔ1 ≦８００°Ｃであり、前記高温加熱処理の温度Ｔ
2 は、９００°Ｃ≦Ｔ2 ≦１１００°Ｃであることを特
徴とする、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記中温加熱を伴う前記処理工程は、Ｔ
ＥＯＳ酸化膜堆積工程であることを特徴とする、請求項
２に記載の半導体装置の製造方法。 - 【請求項４】 前記高温加熱処理は、ＲＴＡによる加熱
処理であることを特徴とする、請求項１に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5355697A JPH10256538A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5355697A JPH10256538A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256538A true JPH10256538A (ja) | 1998-09-25 |
Family
ID=12946091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5355697A Pending JPH10256538A (ja) | 1997-03-07 | 1997-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256538A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001297996A (ja) * | 2000-04-13 | 2001-10-26 | Nec Corp | 回路製造方法および装置、アニール制御方法および装置、情報記憶媒体 |
| KR100688709B1 (ko) * | 2005-05-18 | 2007-03-02 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터의 제조 방법 |
| US7300832B2 (en) | 2002-07-25 | 2007-11-27 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing method using two-stage annealing |
| JP2012004584A (ja) * | 2011-08-09 | 2012-01-05 | Renesas Electronics Corp | 回路製造方法、アニール制御方法、および情報記録媒体 |
| USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
-
1997
- 1997-03-07 JP JP5355697A patent/JPH10256538A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001297996A (ja) * | 2000-04-13 | 2001-10-26 | Nec Corp | 回路製造方法および装置、アニール制御方法および装置、情報記憶媒体 |
| US7300832B2 (en) | 2002-07-25 | 2007-11-27 | Kabushiki Kaisha Toshiba | Semiconductor manufacturing method using two-stage annealing |
| USRE43229E1 (en) | 2003-04-03 | 2012-03-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| USRE43521E1 (en) | 2003-04-03 | 2012-07-17 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device, including multiple heat treatment |
| KR100688709B1 (ko) * | 2005-05-18 | 2007-03-02 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터의 제조 방법 |
| JP2012004584A (ja) * | 2011-08-09 | 2012-01-05 | Renesas Electronics Corp | 回路製造方法、アニール制御方法、および情報記録媒体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040913 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20040921 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050201 |