JPH07183390A

JPH07183390A - Ｃｍｉｓ型半導体装置及びその製造方法

Info

Publication number: JPH07183390A
Application number: JP5325630A
Authority: JP
Inventors: Akio Kita; 明夫北
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-12-24
Filing date: 1993-12-24
Publication date: 1995-07-21

Abstract

(57)【要約】【目的】埋め込みチャネル型ＰＭＯＳトランジスタの
短チャネル効果を抑制しつつ、高駆動力を持ったＮＭＯ
Ｓトランジスタを有するＣＭＩＳ型半導体装置及びその
製造方法を提供する。【構成】Ｐ型シリコン基板１０１上に形成されたＰウ
ェル領域１０３と、該Ｐウェル領域の表面に形成された
ゲート酸化膜１０６と、該ゲート酸化膜上に形成された
ゲート電極１０７と、Ｐウェル領域１０３のゲートエッ
ジ下部に形成された短いＬＤＤＮ^-拡散層１０８と、該
ＬＤＤＮ^-拡散層に隣接して形成されたＮ⁺拡散層１１
２とから構成されるＮチャネル型ＭＩＳトランジスタ
と、Ｐ型シリコン基板１０１上に形成されたＮウェル領
域１０２と、該Ｎウェル領域の表面に形成されたゲート
絶縁膜１０７と、該ゲート絶縁膜上に形成されたゲート
電極１０６と、Ｎウェル領域１０２のゲートエッジ下部
に形成されたＬＤＤＮ^-拡散層１０８より長いＮ型のパ
ンチスルーストッパ層１１０と、該パンチスルーストッ
パ層に隣接して形成されたＰ⁺拡散層１１４から構成さ
れるＰチャネル型ＭＩＳトランジスタとを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高性能微細ＣＭＩＳ
（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＩｎｓｕｌ
ａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置
及びその製造方法に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎ
ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，Ｖｏｌ．ＥＤ−３
３Ｎｏ．３Ｍａｒｃｈ１９８６，Ｐ３１７〜３２
１に示されるようなものがあった。

【０００３】ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）ＬＳＩの微細化は、精力的に進
められてきており、特にＤＲＡＭでは３年で４倍の高密
度化が図られ、最近では２５６ＭビットＤＲＡＭも発表
されている。このような目ざましい高密度化、微細化
は、微細加工技術の進歩によるところが大きいが、それ
に加えて、ＭＯＳトランジスタの縮小化の寄与も大き
い。

【０００４】ＭＯＳＬＳＩでは、いわゆるスケーリング
則と呼ばれる高性能化手法により、縮小化と同時に高速
性、低消費電力化といった高性能化が達成されてきた。
しかしながら、微細化の進展に伴い、ホットキャリア注
入による特性劣化や、ショートチャネル効果によるソー
ス・ドレイン間リーク等の障害現象が顕著になってき
た。

【０００５】そのホットキャリア注入による劣化に対し
ては、ドレイン近傍での電界を緩和するＬＤＤ（Ｌｉｇ
ｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造が広く用いら
れてきている。一方、ショートチャネル効果によるソー
ス・ドレイン間リークは、ソース及びドレインの空乏層
が接触して発生するパンチスルーによるものであり、ゲ
ート電極にＮ型多結晶シリコンを用いた場合、埋め込み
チャネル型となるＰＭＯＳ（Ｐチャネル）トランジスタ
でこの現象が著しい。このＰＭＯＳトランジスタにおけ
るパンチスルーを防ぐ方法として、上記文献に開示され
るものがある。

【０００６】図５はかかる従来のＰＭＯＳトランジスタ
の断面図である。この図に示すように、Ｐ型シリコン基
板１中に形成されたＮウェル２上に、ＰＭＯＳトランジ
スタが形成されている。３は閾値電圧を下げ、埋め込み
チャネルにするためのＰ型層、４はゲート酸化膜、５は
Ｎ型にドープされた多結晶シリコンからなるゲート電極
であり、このゲート電極５をマスクにして、イオン注入
により、パンチスルー防止のためのＮ型拡散層６がゲー
トエッジ下部に形成されている。更に、ゲート電極５の
側部にはサイドウォール７が付けられ、これをマスクに
して、Ｐ⁺拡散層８からなるソース・ドレインが形成さ
れている。

【０００７】このように構成にすることにより、ソース
・ドレインとなるＰ⁺拡散層８に隣接して設けられたＮ
型拡散層６がソース及びドレインからの空乏層の延びを
抑制し、パンチスルーを防止することができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記し
た従来のＭＯＳトランジスタでは、Ｐ型不純物であるボ
ロンのシリコン中での拡散定数が大きいために、拡散層
形成後の熱処理により、Ｐ⁺拡散層８の横方向への拡が
りが大きく、サイドウォール幅を十分にとらないと、パ
ンチスルーストッパであるＮ型拡散層６が、Ｐ⁺拡散層
８に取り込まれてしまい、十分な効果が得られない。

【０００９】また、ＣＭＯＳデバイスでは、同一基板上
にＰＭＯＳトランジスタの他に、Ｎ（Ｎチャネル）ＭＯ
Ｓトランジスタも形成するが、同一の長いサイドウォー
ルをＮＭＯＳトランジスタに適用した場合、ＬＤＤＮ^-
拡散層が長くなるので、寄生抵抗が大きくなり、駆動力
が低下することになり、パンチスルーを抑制したＰＭＯ
Ｓトランジスタと、駆動力の大きなＮＭＯＳトランジス
タを両立させることが困難であった。

【００１０】本発明は、以上述べた、埋め込みチャネル
型ＰＭＯＳトランジスタの短チャネル効果を抑制しつ
つ、高駆動力を持ったＮＭＯＳトランジスタを有するＣ
ＭＩＳ型半導体装置及びその製造方法を提供することを
目的とする。

【００１１】

【課題を解決するための手段】本発明は、上記目的を達
成するために、ＣＭＩＳ型半導体装置において、半導体
基板上に形成されたＰ型領域と、該Ｐ型領域の前記半導
体基板表面に形成されたゲート絶縁膜と、該ゲート絶縁
膜上に形成されたゲート電極と、前記Ｐ型領域のゲート
エッジ下部に形成された短いＮ型低濃度拡散層と、該Ｎ
型低濃度拡散層に隣接して形成されたＮ型高濃度拡散層
とから構成されるＮチャネル型ＭＩＳトランジスタと、
前記半導体基板上に形成されたＮ型領域と、該Ｎ型領域
の前記半導体基板表面に形成されたゲート絶縁膜と、該
ゲート絶縁膜上に形成されたゲート電極と、前記Ｎ型領
域のゲートエッジ下部に形成された前記Ｎ型低濃度拡散
層より長いＮ型低濃度拡散層と、該Ｎ型低濃度拡散層に
隣接して形成されたＰ型高濃度拡散層から構成されるＰ
チャネル型ＭＩＳトランジスタとを設けるようにしたも
のである。

【００１２】また、ＣＭＩＳ型半導体装置の製造方法に
おいて、半導体基板にＰ型領域及びＮ型領域を形成する
工程と、前記半導体基板上にゲート絶縁膜を形成する工
程と、該ゲート絶縁膜上にゲート電極を形成する工程
と、該ゲート電極をマスクにしてＰ型領域にＮ型低濃度
拡散層を形成する工程と、前記ゲート電極をマスクにし
て、Ｎ型領域にＮ型低濃度拡散層を形成する工程と、前
記ゲート電極に第１のスペーサを形成する工程と、該第
１のスペーサをマスクにして、前記Ｐ型領域にＮ型高濃
度拡散層を形成する工程と、前記ゲート電極に第２のス
ペーサを形成する工程と、該第２のスペーサをマスクに
して、前記Ｎ型領域にＰ型高濃度拡散層を形成する工程
とを施すようにしたものである。

【００１３】

【作用】本発明によれば、上記したように、ＣＭＩＳ型
半導体装置において、ゲート電極形成後、ゲート電極を
マスクにして、ＮＭＯＳトランジスタではＬＤＤＮ^-拡
散層を、ＰＭＯＳトランジスタではＬＤＤＰ^-拡散層
（必ずしも必要ではない）及びＮ型のパンチスルースト
ッパ層を形成し、ゲート電極側部に第１のスペーサを形
成した後、これをマスクにしてＮＭＯＳトランジスタの
Ｎ⁺拡散層を形成し、更に、第２のスペーサを形成した
後、ＰＭＯＳトランジスタのＰ⁺拡散層を形成する。

【００１４】したがって、ＮＭＯＳトランジスタではＬ
ＤＤＮ^-拡散層は短く、ＰＭＯＳトランジスタのＮ型の
パンチスルーストッパ層は、前記ＬＤＤＮ^-拡散層より
は長く形成することができるので、埋め込みチャネル型
ＰＭＯＳトランジスタのソース・ドレイン近傍に空乏層
の伸びを抑えるＮ型拡散層を効果的に形成することがで
きるとともに、ＮチャネルＭＯＳトランジスタの高駆動
力化を図ることができる。

【００１５】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＣＭＩＳ型半導体装置の断面図である。この図に示
すように、Ｐ型シリコン基板１０１上にＰＭＯＳトラン
ジスタが形成されるＮウェル領域１０２と、ＮＭＯＳト
ランジスタが形成されるＰウェル領域１０３が形成され
ている。各トランジスタは、素子分離用の厚いフィール
ド酸化膜１０４によって電気的に分離されている。Ｐウ
ェル領域１０３では、分離能力を高めるため、フィール
ド酸化膜１０４を通したイオン注入によって形成された
Ｐ型領域（チャネルストッパ層）１０５が形成されてい
る。素子形成領域のシリコン表面にはゲート酸化膜１０
６、更に、その上にＮ型にドープされた多結晶シリコン
からなるゲート電極１０７が形成されている。

【００１６】ＮＭＯＳトランジスタでは、ゲートエッジ
部にＮ^-拡散層１０８が、ＰＭＯＳトランジスタでは、
シリコン表面近くに埋め込みチャネル形成のためのＰ型
層１２０と、ゲートエッジ部に、浅いＬＤＤＰ^-拡散層
１０９及び深いＮ型のパンチスルーストッパ層１１０が
形成されている。ゲート電極１０７上及び周囲には、薄
い第１の酸化膜１１１が形成されており、ゲート電極１
０７にサイドウォールを付加している。ＮＭＯＳトラン
ジスタでは、このサイドウォールをマスクにして、Ｎ⁺
拡散層１１２がＮ^-拡散層１０８の外側に形成されてい
る。

【００１７】更に、第１の酸化膜１１１の上に、薄い第
２の酸化膜１１３が形成されており、ＰＭＯＳトランジ
スタのＰ⁺拡散層１１４が、これらの酸化膜をサイドウ
ォールとして、ＬＤＤＰ^-拡散層１０９及びＮ型のパン
チスルーストッパ層１１０の外側に形成されている。ま
た、ＭＯＳトランジスタ上には、層間絶縁膜１１５が付
けられ、電気的接続をとるためコンタクトホール１１６
が開孔されている。コンタクトの内部には導体プラグ１
１７が埋め込まれ、その上には金属配線１１８が配置さ
れている。更に、最上層には、パッシベーション膜１１
９が付けられている。

【００１８】次に、上記したＣＭＩＳ型半導体装置の製
造方法について説明する。図２は本発明の第１の実施例
を示すＣＭＩＳ型半導体装置の製造工程断面図（その
１）、図３は本発明の第１の実施例を示すＣＭＩＳ型半
導体装置の製造工程断面図（その２）である。（１）まず、図２（ａ）に示すように、Ｐ型シリコン基
板１０１上に、公知の技術により、ＮＭＯＳトランジス
タを形成するＰウェル領域１０３及びＰＭＯＳトランジ
スタを形成するＮウェル領域１０２を形成する。

【００１９】（２）次に、図２（ｂ）に示すように、素
子分離のためのフィールド酸化膜１０４を選択酸化法に
より形成した後、ＮＭＯＳトランジスタの素子分離能力
向上のため、フィールド酸化膜１０４上よりボロンをイ
オン注入し、Ｐ型領域（チャネルストッパ層）１０５を
形成する。ＰＭＯＳトランジスタに対しては、埋め込み
チャネルを形成するためのＰ型層１２０を、ＢＦ₂ ⁺イ
オンの低エネルギーイオン注入で形成する。次に、アク
ティブ領域上のシリコン基板に熱酸化により、ゲート酸
化膜１０６を膜厚７ｎｍ程度形成し、更に、その上にＮ
型不純物を高濃度にドープした多結晶シリコン膜をＣＶ
Ｄにより堆積して、ゲート電極１０７として形成する。

【００２０】（３）次に、図２（ｃ）に示すように、レ
ジスト３０１によりＰＭＯＳトランジスタ領域を覆った
後、ゲート電極１０７をマスクにして、リン（Ｐ⁺）を
１×１０¹³ｃｍ^-2程度のドーズ量でイオン注入して、Ｎ
^-拡散層１０８を形成する。（４）次いで、反対に、図２（ｄ）に示すように、レジ
スト３０２によりＮＭＯＳトランジスタ領域を覆った
後、同様に、ゲート電極１０７をマスクにして、ＬＤＤ
Ｐ^-拡散層１０９を、ＢＦ₂ ⁺イオンのドーズ量１×１
０¹³ｃｍ^-2程度の低エネルギーイオン注入により形成す
る。更に、Ｎ型のパンチスルーストッパ層１１０を、リ
ン（Ｐ⁺）のドーズ量１×１０¹³ｃｍ^-2程度の低エネル
ギーイオン注入により形成する。

【００２１】この際、後の工程で形成されるＰ⁺拡散層
との関連で、ＬＤＤＰ^-拡散層１０９を省略することも
場合によっては可能である。また、ＮＭＯＳトランジス
タのＮ^-拡散層１０８と、ＰＭＯＳトランジスタのＮ型
のパンチスルーストッパ層１１０は、共通の工程で全面
打ち込みにより形成することも可能である。

【００２２】すなわち、図４に示すように、図２（ｂ）
の工程に引き続いて、基板全面にリン（Ｐ⁺）のドーズ
量１×１０¹³ｃｍ^-2程度の低エネルギーイオン注入によ
り、Ｎ^-拡散層１０８及びＮ型のパンチスルーストッパ
層２００を、同時に成形するようにしてもよい。（５）次に、レジスト３０２を除去後、図３（ａ）に示
すように、全面に等方性成長する第１の酸化膜１１１を
堆積する。これには、ＴＥＯＳ（テトラエトキシオルソ
シラン）とＯ₃（オゾン）の常圧ＣＶＤによるＳｉＯ₂
あるいは、ＴＥＯＳと酸素の減圧プラズマＣＶＤによる
ＳｉＯ₂が適している。その膜厚はＮＭＯＳトランジス
タのＮ^-拡散層１０８の不純物プロファイルが最適にな
るように設定する。ここでは、７０ｎｍにした。

【００２３】（６）次に、図３（ｂ）に示すように、第
１の酸化膜１１１をエッチングせずに、そのままゲート
電極１０７の側部の第１のスペーサとして使用して、Ｐ
ＭＯＳトランジスタ領域をレジスト３０３によりマスク
して、ＮＭＯＳトランジスタ領域に砒素（Ａｓ⁺）のイ
オン注入により、Ｎ⁺拡散層１１２を形成する。注入条
件としては、打ち込みエネルギー１２０ｋｅＶ、ドーズ
量４×１０¹⁵ｃｍ^-2を設定した。

【００２４】（７）次に、図３（ｃ）に示すように、前
の工程と同様な方法により、全面に薄い第２の酸化膜１
１３を堆積する。この実施例では、第２の酸化膜１１３
の厚さを４０ｎｍにした。（８）次いで、図３（ｄ）に示すように、ＮＭＯＳトラ
ンジスタ領域をレジスト３０４でマスクして、ゲート電
極１０７側部の第２のスペーサとして、第１の酸化膜１
１１及び第２の酸化膜１１３を用いて、ＰＭＯＳトラン
ジスタ領域にＢＦ₂ ⁺イオン注入により、Ｐ⁺拡散層１
１４を形成する。ここでは、イオン注入は９０ｋｅＶ，
４×１０¹⁵ｃｍ^-2とした。

【００２５】（９）次に、レジスト３０４を除去して、
図３（ｅ）に示すように、ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタとが形成される。（１０）以降の工程については、図１に示すように、全
面に層間絶縁膜１１５をＢＰＳＧのような材料で堆積
し、平坦化のための熱処理（リフロー）を行い、コンタ
クトホール１１６を開孔する。そのコンタクトホール１
１６内にタングステンの導体プラグ１１７を埋め込む。
これはブランケットタングステンＣＶＤとエッチバック
によって形成される。上層にアルミ合金による金属配線
１１８を形成し、最上層に窒化シリコン膜からなるパッ
シベーション膜１１９を形成し、ウエハプロセスを終了
する。

【００２６】次に、本発明の第２の実施例について図を
参照しながら説明する。図６は本発明の第２の実施例を
示すＣＭＩＳ型半導体装置の断面図である。図１に示さ
れる第１の実施例と対応する同一部位には同一の番号を
付与している。第１の実施例における酸化膜１１１，１
１３は全面に形成されているが、この実施例では、ゲー
ト電極１０７の側部のみに第１のスペーサ（第１のサイ
ドウォール）２０４と第２のスペーサ（第２のサイドウ
ォール）２０５を形成するようにしている。

【００２７】第１のサイドウォール２０４は、ＮＭＯＳ
トランジスタのＬＤＤＮ^-拡散層１０８の長さを決定す
るものであり、駆動力向上の点からは５０〜１００ｎｍ
程度で比較的薄く、再現性良く形成する。第２のサイド
ウォール２０５は、ＰＭＯＳトランジスタのパンチスル
ーストッパ層を効果的に形成するため、ある程度の長さ
が必要となる。このため、酸化膜が厚くなるので、Ｐ⁺
拡散層を形成する前に、この実施例のように、エッチン
グによりゲート電極１０７の側部のみに酸化膜を残す。

【００２８】以上の実施例では、ＰＭＯＳトランジスタ
において、ゲートエッジ部にＬＤＤＰ^-拡散層１０９を
設けているが、第２のサイドウォール２０５の幅を比較
的狭く形成しても、パンチスルーストッパ層が効果的に
存在できるように、熱処理条件等を設計すると、ドレイ
ン電極の低下やばらつきの増大を招くことなく、そのＬ
ＤＤＰ^-拡散層１０９を省略することもできる。

【００２９】次に、上記した第２の実施例のＣＭＩＳ型
半導体装置の製造方法について説明する。（１）図７（ａ）に示すように、第１の実施例の図３
（ａ）の工程までは、同様の工程を施す。すなわち、基
板全面に第１の薄い酸化膜２０１を形成する。その後、
ＰＭＯＳトランジスタ領域をレジスト４０１でマスクし
て、ＮＭＯＳトランジスタ領域に砒素（Ａｓ⁺）のイオ
ン注入により、Ｎ⁺拡散層２０２を形成する。

【００３０】（２）次に、レジスト４０１を除去後、図
７（ｂ）に示すように、全面に等方性成長する第２の酸
化膜２０３を堆積する。（３）次に、図７（ｃ）に示すように、異方性のドライ
エッチングにより、第１の酸化膜２０１及び第２の酸化
膜２０３を、ゲート電極１０７側部にのみサイドウォー
ル２０４，２０５として残す。

【００３１】（４）次に、図７（ｄ）に示すように、Ｎ
ＭＯＳトランジスタ領域をレジスト４０２でマスクし
て、ＰＭＯＳトランジスタ領域にＢＦ₂ ⁺イオン注入に
より、Ｐ⁺拡散層２０６を形成する。（５）次に、レジスト４０２を除去して、図７（ｅ）に
示すように、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタとが形成される。

【００３２】（６）以降の工程については、図６に示す
ように、全面に層間絶縁膜２０７をＢＰＳＧのような材
料で堆積し、平坦化のための熱処理（リフロー）を行
い、コンタクトホール２０８を開孔する。そのコンタク
トホール２０８内にタングステンの導体プラグ２０９を
埋め込む。これはブランケットタングステンＣＶＤとエ
ッチバックによって形成される。上層にアルミ合金によ
る金属配線２１０を形成し、最上層に窒化シリコン膜か
らなるパッシベーション膜２１１を形成し、ウエハプロ
セスを終了する。

【００３３】したがって、拡散上の酸化膜が厚くなるこ
となく、十分な長さのサイドウォールが形成できる。こ
のように構成することにより、従来例のように、ＰＭＯ
ＳトランジスタにおけるＰ⁺拡散層形成後の熱処理が高
温・長時間である場合、そのＰ⁺拡散層の横方向拡散が
大きくなり、パンチスルーストッパ層がＰ⁺拡散層に取
り込まれるといった欠点をなくすことができるので有利
である。

【００３４】上記したように、ＮＭＯＳトランジスタで
はＬＤＤＮ^-拡散層は短く、ＰＭＯＳトランジスタのＮ
型のパンチスルーストッパ層は前記ＬＤＤＮ^-拡散層よ
りは長く形成することができるので、埋め込みチャネル
型ＰＭＯＳトランジスタのソース・ドレイン近傍に空乏
層の伸びを抑えるＮ型拡散層を効果的に形成することが
できるとともに、ＮチャネルＭＯＳトランジスタの高駆
動力化を図ることができる。

【００３５】更に、第１のスペーサは、ＣＶＤ酸化膜を
エッチングせずに、そのまま用いることができるので、
短いサイドウォール長を再現性良く形成することがで
き、高駆動力のＮＭＯＳトランジスタをばらつきなく作
ることができる。また、ＰＭＯＳトランジスタのパンチ
スルーストッパ層を形成するための第２のスペーサは、
プロセス条件に合わせ、その長さを決めれば良い。

【００３６】例えば、第２のサイドウォール長が長く必
要な場合には、異方性エッチングによりゲートエッジ部
のみにサイドウォールを残すようにすれば、Ｐ⁺拡散層
上の酸化膜が薄くなるので、Ｐ⁺拡散層の形成が容易と
なる。更に、第２のサイドウォール長が短くても、効果
的なパンチスルーストッパ層の形成が可能であるような
プロセス条件であれば、Ｐ^-拡散層を省略してもオフセ
ット構造とならず、工程簡略化ができる。このとき、第
２のサイドウォールをエッチングしないで形成すれば、
サイドウォール長のばらつきを低減でき、安定したＰＭ
ＯＳトランジスタが得られる。

【００３７】また、ＮＭＯＳトランジスタのＬＤＤＮ^-
拡散層と、ＰＭＯＳトランジスタのＮ型のパンチスルー
ストッパ層を、同一のイオン注入で形成できるように条
件を選べは、工程簡略化を図ることができる。なお、本
発明は上記実施例に限定されるものではなく、本発明の
趣旨に基づいて種々の変形が可能であり、これらを本発
明の範囲から排除するものではない。

【００３８】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、ＮＭＯＳトランジスタではＬＤＤＮ^-拡散層は
短く、ＰＭＯＳトランジスタのＮ型のパンチスルースト
ッパ層は前記ＬＤＤＮ^-拡散層よりは長く形成すること
ができるので、埋め込みチャネル型ＰＭＯＳトランジス
タのソース・ドレイン近傍に空乏層の伸びを抑えるＮ型
拡散層を効果的に形成することができるとともに、Ｎチ
ャネルＭＯＳトランジスタの高駆動力化を図ることがで
きる。

【００３９】すなわち、ゲート電極側部のスペーサを２
回に分けて形成し、ＮＭＯＳトランジスタでは１回目の
スペーサ形成後、ＰＭＯＳトランジスタでは２回目のス
ペーサ形成後に、それぞれ高濃度拡散層を形成するよう
にしたので、ＮＭＯＳトランジスタでは低濃度拡散層が
短くなり、高駆動力が得られ、ＰＭＯＳトランジスタで
は高濃度拡散層の横方向拡散によるパンチスルーストッ
パ層の高濃度拡散層への取り込みが抑制され、パンチス
ルーを効果的に抑えることが同時に達成される。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すＣＭＩＳ型半導体
装置の断面図である。

【図２】本発明の第１の実施例を示すＣＭＩＳ型半導体
装置の製造工程断面図（その１）である。

【図３】本発明の第１の実施例を示すＣＭＩＳ型半導体
装置の製造工程断面図（その２）である。

【図４】本発明の第１の実施例を示すＣＭＩＳ型半導体
装置の他の要部製造工程断面図である。

【図５】従来のＰＭＯＳトランジスタの断面図である。

【図６】本発明の第２の実施例を示すＣＭＩＳ型半導体
装置の断面図である。

【図７】本発明の第２の実施例を示すＣＭＩＳ型半導体
装置の要部製造工程断面図である。

【符号の説明】

１０１Ｐ型シリコン基板１０２Ｎウェル領域１０３Ｐウェル領域１０４フィールド酸化膜１０５Ｐ型領域（チャネルストッパ層）１０６ゲート酸化膜１０７ゲート電極１０８ＬＤＤＮ^-拡散層１０９ＬＤＤＰ^-拡散層１１０，２００Ｎ型のパンチスルーストッパ層１１１，２０１第１の酸化膜１１２，２０２Ｎ⁺拡散層１１３，２０３第２の酸化膜１１４，２０６Ｐ⁺拡散層１１５，２０７層間絶縁膜１１６，２０８コンタクトホール１１７，２０９導体プラグ１１８，２１０金属配線１１９，２１１パッシベーション膜１２０Ｐ型層２０４第１のスペーサ（第１のサイドウォール）２０５第２のスペーサ（第２のサイドウォール）３０１，３０２，３０３，３０４，４０１，４０２
レジスト

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板上に形成されたＰ型領域
と、該Ｐ型領域の前記半導体基板表面に形成されたゲー
ト絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極
と、前記Ｐ型領域のゲートエッジ下部に形成された短い
Ｎ型低濃度拡散層と、該Ｎ型低濃度拡散層に隣接して形
成されたＮ型高濃度拡散層とから構成されるＮチャネル
型ＭＩＳトランジスタと、（ｂ）前記半導体基板上に形
成されたＮ型領域と、該Ｎ型領域の前記半導体基板表面
に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成
されたゲート電極と、前記Ｎ型領域のゲートエッジ下部
に形成された前記Ｎ型低濃度拡散層より長いＮ型低濃度
拡散層と、該Ｎ型低濃度拡散層に隣接して形成されたＰ
型高濃度拡散層から構成されるＰチャネル型ＭＩＳトラ
ンジスタとを具備することを特徴とするＣＭＩＳ型半導
体装置。
【請求項２】前記Ｐチャネル型ＭＩＳトランジスタの
ゲートエッジ下部に、Ｐ型低濃度拡散層が付加されてい
ることを特徴とする請求項１記載のＣＭＩＳ型半導体装
置。
【請求項３】（ａ）半導体基板にＰ型領域及びＮ型領域
を形成する工程と、（ｂ）前記半導体基板上にゲート絶
縁膜を形成する工程と、（ｃ）該ゲート絶縁膜上にゲー
ト電極を形成する工程と、（ｄ）該ゲート電極をマスク
にしてＰ型領域にＮ型低濃度拡散層を形成する工程と、
（ｅ）前記ゲート電極をマスクにして、Ｎ型領域にＮ型
低濃度拡散層を形成する工程と、（ｆ）前記ゲート電極
に第１のスペーサを形成する工程と、（ｇ）該第１のス
ペーサをマスクにして、前記Ｐ型領域にＮ型高濃度拡散
層を形成する工程と、（ｈ）前記ゲート電極に第２のス
ペーサを形成する工程と、（ｉ）該第２のスペーサをマ
スクにして、前記Ｎ型領域にＰ型高濃度拡散層を形成す
る工程とを施すことを特徴とするＣＭＩＳ型半導体装置
の製造方法。
【請求項４】前記ゲート電極にＮ型にドープされた多
結晶シリコンが用いられ、前記Ｐチャネル型ＭＩＳトラ
ンジスタのゲート直下の基板にＰ型のドープを行うこと
を特徴とする請求項３記載のＣＭＩＳ型半導体装置の製
造方法。
【請求項５】前記ゲート電極をマスクにして、前記Ｎ
型領域にＰ型低濃度拡散層を形成する工程が付加された
ことを特徴とする請求項３記載のＣＭＩＳ型半導体装置
の製造方法。
【請求項６】前記ゲート電極をマスクにして、前記Ｎ
型領域にＮ型低濃度拡散層とＰ型領域に形成されるＮ型
低濃度拡散層とが一度のイオン注入工程で形成されるこ
とを特徴とする請求項３記載のＣＭＩＳ型半導体装置の
製造方法。
【請求項７】前記第１及び第２のスペーサを、ともに
ＣＶＤ法により形成された絶縁膜で付加的な加工を加え
ずにイオン注入時のスペーサとして使用することを特徴
とする請求項３記載のＣＭＩＳ型半導体装置の製造方
法。
【請求項８】前記第１のスペーサがＣＶＤ法により形
成された絶縁膜であり、付加的な加工を与えずにイオン
注入時のスペーサとして使用し、前記第２のスペーサは
ＣＶＤ法により形成された膜を異方性エッチングにより
ゲート電極側壁のみに残すことを特徴とする請求項３記
載のＣＭＩＳ型半導体装置の製造方法。
【請求項９】前記第１のスペーサの厚みを１００ｎｍ
以下に形成することを特徴とする請求項３記載のＣＭＩ
Ｓ型半導体装置の製造方法。