JPH10228491A - 論理検証装置 - Google Patents
論理検証装置Info
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- JPH10228491A JPH10228491A JP9028941A JP2894197A JPH10228491A JP H10228491 A JPH10228491 A JP H10228491A JP 9028941 A JP9028941 A JP 9028941A JP 2894197 A JP2894197 A JP 2894197A JP H10228491 A JPH10228491 A JP H10228491A
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- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】検証対象システムのハードウェアに接続される
周辺システムを、コンピュータ上でソフトウェアを動作
させることにより実現した場合にも、検証の速度性能を
大きく低下させることがない論理検証装置を提供する。 【解決手段】検証対象である検証対象システム２から出
力される要求信号により、要求された情報がコンピュー
タ４上のソフトウェアの処理により生成される。そし
て、上記検証対象システム２から出力される上記要求信
号に基づいて、外部から入力されるクロックの周波数が
クロック可変装置６により変更され、上記検証対象シス
テム２へ供給される。
周辺システムを、コンピュータ上でソフトウェアを動作
させることにより実現した場合にも、検証の速度性能を
大きく低下させることがない論理検証装置を提供する。 【解決手段】検証対象である検証対象システム２から出
力される要求信号により、要求された情報がコンピュー
タ４上のソフトウェアの処理により生成される。そし
て、上記検証対象システム２から出力される上記要求信
号に基づいて、外部から入力されるクロックの周波数が
クロック可変装置６により変更され、上記検証対象シス
テム２へ供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルＬＳＩ
（大規模集積回路）等からなるデジタルシステムに対し
て論理検証を行う論理検証装置に関するものである。
（大規模集積回路）等からなるデジタルシステムに対し
て論理検証を行う論理検証装置に関するものである。
【０００２】
【従来の技術】従来、上記デジタルＬＳＩ等の検証対象
システムの機能を検証するには、ソフトウェアによる機
能シミュレータが用いられて来た。ところが、年々、Ｌ
ＳＩの配線が微細化されるのに伴って、回路規模が大き
くなりつつある。その結果、ソフトウェアによる機能シ
ミュレータでは速度性能が不足し、上記デジタルＬＳＩ
に対しての機能シミュレータの検証時間が飛躍的に増大
している。
システムの機能を検証するには、ソフトウェアによる機
能シミュレータが用いられて来た。ところが、年々、Ｌ
ＳＩの配線が微細化されるのに伴って、回路規模が大き
くなりつつある。その結果、ソフトウェアによる機能シ
ミュレータでは速度性能が不足し、上記デジタルＬＳＩ
に対しての機能シミュレータの検証時間が飛躍的に増大
している。
【０００３】この対策として、エミュレータ、ＦＰＧＡ
（フィールドプログラマブルゲートアレイ）、ブレッド
ボード等のハードウェアにより、上記デジタルＬＳＩ等
の検証対象システムを実現し、検証することが考えられ
る。この場合、速度性能は本来のデジタルＬＳＩに比べ
て、通常、１桁から２桁低下する程度であり、シミュレ
ータとしては十分である。図１０は、検証対象システム
１００を上述したハードウェアで構成し、この検証対象
システム１００に接続される周辺システムも同様にハー
ドウェア１０２で構成したものである。
（フィールドプログラマブルゲートアレイ）、ブレッド
ボード等のハードウェアにより、上記デジタルＬＳＩ等
の検証対象システムを実現し、検証することが考えられ
る。この場合、速度性能は本来のデジタルＬＳＩに比べ
て、通常、１桁から２桁低下する程度であり、シミュレ
ータとしては十分である。図１０は、検証対象システム
１００を上述したハードウェアで構成し、この検証対象
システム１００に接続される周辺システムも同様にハー
ドウェア１０２で構成したものである。
【０００４】
【発明が解決しようとする課題】しかしながら、上記図
１０に示すような構成例を高速論理シミュレータとして
使用する場合、性能は十分稼げるが、上記周辺システム
を上述したハードウェア１０２で実現する場合は、これ
ら周辺システムの設計及び検証にかなりの時間を割かね
ばならず、検証時間の短縮という本来の目的が達せられ
なくなってしまう。
１０に示すような構成例を高速論理シミュレータとして
使用する場合、性能は十分稼げるが、上記周辺システム
を上述したハードウェア１０２で実現する場合は、これ
ら周辺システムの設計及び検証にかなりの時間を割かね
ばならず、検証時間の短縮という本来の目的が達せられ
なくなってしまう。
【０００５】この手間を回避するために、図１１に示す
ように検証対象システム１００のハードウェアに接続さ
れる周辺システムを、コンピュータ上のソフトウェア１
０４で動作させて実現することが考えられる。しかし、
上記コンピュータ上のソフトウェア１０４は、エミュレ
ータ上に実現された回路より速度性能が著しく低い。よ
って、図１１に示す論理検証装置を単一のクロックレー
トで動作させたのでは、この論理検証装置の速度性能は
大きく低下してしまう。
ように検証対象システム１００のハードウェアに接続さ
れる周辺システムを、コンピュータ上のソフトウェア１
０４で動作させて実現することが考えられる。しかし、
上記コンピュータ上のソフトウェア１０４は、エミュレ
ータ上に実現された回路より速度性能が著しく低い。よ
って、図１１に示す論理検証装置を単一のクロックレー
トで動作させたのでは、この論理検証装置の速度性能は
大きく低下してしまう。
【０００６】また、検証対象システムのハードウェアに
接続される周辺システムに本物のシステムを用いた場
合、検証対象システムのクロックレートが本来のものよ
りはるかに低いため、上記本物のシステムが正常に動作
する保証はない。
接続される周辺システムに本物のシステムを用いた場
合、検証対象システムのクロックレートが本来のものよ
りはるかに低いため、上記本物のシステムが正常に動作
する保証はない。
【０００７】そこで本発明は、上記問題点を解決するた
めになされたものであり、検証対象システムのハードウ
ェアに接続される周辺システムを、コンピュータ上でソ
フトウェアを動作させることにより実現した場合にも、
検証の速度性能を大きく低下させることがない論理検証
装置を提供することを目的とする。
めになされたものであり、検証対象システムのハードウ
ェアに接続される周辺システムを、コンピュータ上でソ
フトウェアを動作させることにより実現した場合にも、
検証の速度性能を大きく低下させることがない論理検証
装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の論理検証装置は、検証対象である
検証対象システムから出力される要求信号により、要求
された情報をソフトウェアにより処理して出力する情報
処理手段と、上記検証対象システムから出力される上記
要求信号に基づいて、外部から入力されるクロックの周
波数を変更して上記検証対象システムへ供給するクロッ
ク可変手段とを具備したことを特徴とする。
に、請求項１に記載の論理検証装置は、検証対象である
検証対象システムから出力される要求信号により、要求
された情報をソフトウェアにより処理して出力する情報
処理手段と、上記検証対象システムから出力される上記
要求信号に基づいて、外部から入力されるクロックの周
波数を変更して上記検証対象システムへ供給するクロッ
ク可変手段とを具備したことを特徴とする。
【０００９】また、請求項２に記載の論理検証装置は、
検証対象である検証対象システムから出力される要求信
号により、要求された情報をソフトウェアにより処理し
て出力する情報処理手段と、上記検証対象システムから
上記情報処理手段への上記要求信号を検出する検出手段
と、この検出手段により検出された上記要求信号に基づ
いて、外部から入力されるクロックの周波数を変更して
上記検証対象システムへ供給するクロック可変手段とを
具備したことを特徴とする。
検証対象である検証対象システムから出力される要求信
号により、要求された情報をソフトウェアにより処理し
て出力する情報処理手段と、上記検証対象システムから
上記情報処理手段への上記要求信号を検出する検出手段
と、この検出手段により検出された上記要求信号に基づ
いて、外部から入力されるクロックの周波数を変更して
上記検証対象システムへ供給するクロック可変手段とを
具備したことを特徴とする。
【００１０】また、請求項３に記載の論理検証装置は、
検証対象である検証対象システムから出力される要求信
号により、要求された情報をソフトウェアにより処理し
て出力する情報処理手段と、上記検証対象システムから
出力される上記要求信号が第１の電位であるときは、外
部から入力されるクロックの周波数を低下させ、上記要
求信号が第２の電位であるときは、上記クロックをその
まま上記検証対象システムへ供給するクロック可変手段
とを具備したことを特徴とする。
検証対象である検証対象システムから出力される要求信
号により、要求された情報をソフトウェアにより処理し
て出力する情報処理手段と、上記検証対象システムから
出力される上記要求信号が第１の電位であるときは、外
部から入力されるクロックの周波数を低下させ、上記要
求信号が第２の電位であるときは、上記クロックをその
まま上記検証対象システムへ供給するクロック可変手段
とを具備したことを特徴とする。
【００１１】また、さらに請求項４に記載の論理検証装
置は、上記クロック可変手段による上記クロックの周波
数の低下が、４分周によって行われることを特徴とす
る。また、請求項５に記載の論理検証装置は、検証対象
である検証対象システムから出力される要求信号によ
り、要求された情報をソフトウェアにより処理して出力
するとともに、上記情報の処理期間は処理中であること
を知らせる準備信号を出力する情報処理手段と、上記検
証対象システムから出力される要求信号及び上記情報処
理手段から出力される準備信号に基づいて、上記検証対
象システムへクロックの供給又は停止を行うクロック制
御手段とを具備したことを特徴とする。
置は、上記クロック可変手段による上記クロックの周波
数の低下が、４分周によって行われることを特徴とす
る。また、請求項５に記載の論理検証装置は、検証対象
である検証対象システムから出力される要求信号によ
り、要求された情報をソフトウェアにより処理して出力
するとともに、上記情報の処理期間は処理中であること
を知らせる準備信号を出力する情報処理手段と、上記検
証対象システムから出力される要求信号及び上記情報処
理手段から出力される準備信号に基づいて、上記検証対
象システムへクロックの供給又は停止を行うクロック制
御手段とを具備したことを特徴とする。
【００１２】また、さらに請求項６に記載の論理検証装
置は、上記クロック制御手段が、上記要求信号の始まり
を検出したときに上記検証対象システムへのクロックの
供給を停止し、上記準備信号の終わりを検出したときに
上記検証対象システムへのクロックの供給を開始するこ
とを特徴とする。
置は、上記クロック制御手段が、上記要求信号の始まり
を検出したときに上記検証対象システムへのクロックの
供給を停止し、上記準備信号の終わりを検出したときに
上記検証対象システムへのクロックの供給を開始するこ
とを特徴とする。
【００１３】また、さらに請求項７に記載の論理検証装
置は、上記クロック制御手段が、上記要求信号の始まり
を検出したときに上記検証対象システムへのクロックの
供給を停止し、上記準備信号の終わりを検出したときに
上記検証対象システムへのクロックの供給を開始すると
ともに、上記要求信号を終了させることを特徴とする。
置は、上記クロック制御手段が、上記要求信号の始まり
を検出したときに上記検証対象システムへのクロックの
供給を停止し、上記準備信号の終わりを検出したときに
上記検証対象システムへのクロックの供給を開始すると
ともに、上記要求信号を終了させることを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１は、第１の実施の形
態の論理検証装置の構成を示す図である。同図に示すよ
うに、検証の対象であるハードウェアからなる検証対象
システム２には、この検証対象システム２に接続される
周辺システムが持つ機能をソフトウェアで実現して提供
するコンピュータ４と、上記検証対象システム２に動作
のための適応したクロックを供給するクロック可変装置
６が接続されている。また、このクロック可変装置６に
は、外部から上記クロックが供給されている。
実施の形態について説明する。図１は、第１の実施の形
態の論理検証装置の構成を示す図である。同図に示すよ
うに、検証の対象であるハードウェアからなる検証対象
システム２には、この検証対象システム２に接続される
周辺システムが持つ機能をソフトウェアで実現して提供
するコンピュータ４と、上記検証対象システム２に動作
のための適応したクロックを供給するクロック可変装置
６が接続されている。また、このクロック可変装置６に
は、外部から上記クロックが供給されている。
【００１５】図２は、上記クロック可変装置６の回路構
成を示す図である。同図に示すように、検証対象システ
ム２から出力されたデータ要求信号は、ＡＮＤゲート回
路Ａ１の第１入力端子、フリップ・フロップＦ１の入力
端子、クロック切り換え回路Ｓ１の選択端子にそれぞれ
入力される。
成を示す図である。同図に示すように、検証対象システ
ム２から出力されたデータ要求信号は、ＡＮＤゲート回
路Ａ１の第１入力端子、フリップ・フロップＦ１の入力
端子、クロック切り換え回路Ｓ１の選択端子にそれぞれ
入力される。
【００１６】外部から供給されるクロックは、上記フリ
ップ・フロップＦ１のＣＰ端子、ＯＲゲート回路Ｏ１の
第１入力端子、フリップ・フロップＦ２のＣＰ端子、フ
リップ・フロップＦ３のＣＰ端子にそれぞれ入力され
る。
ップ・フロップＦ１のＣＰ端子、ＯＲゲート回路Ｏ１の
第１入力端子、フリップ・フロップＦ２のＣＰ端子、フ
リップ・フロップＦ３のＣＰ端子にそれぞれ入力され
る。
【００１７】上記フリップ・フロップＦ１の出力端子か
ら出力される信号は、インバータＩ１を介して上記ＡＮ
Ｄゲート回路Ａ１の第２入力端子に入力される。さら
に、このＡＮＤゲート回路Ａ１の出力端子から出力され
る信号は、ＯＲゲート回路Ｏ２の第１入力端子、ＮＯＲ
ゲート回路Ｎ１の第１入力端子、ＯＲゲート回路Ｏ１の
第２入力端子にそれぞれ入力される。
ら出力される信号は、インバータＩ１を介して上記ＡＮ
Ｄゲート回路Ａ１の第２入力端子に入力される。さら
に、このＡＮＤゲート回路Ａ１の出力端子から出力され
る信号は、ＯＲゲート回路Ｏ２の第１入力端子、ＮＯＲ
ゲート回路Ｎ１の第１入力端子、ＯＲゲート回路Ｏ１の
第２入力端子にそれぞれ入力される。
【００１８】また、上記ＮＯＲゲート回路Ｎ１の出力端
子から出力される信号は、上記フリップ・フロップＦ２
の入力端子に入力される。さらに、このフリップ・フロ
ップＦ２の出力端子から出力される信号は、ＸＯＲゲー
ト回路Ｘ１の第１入力端子、上記ＮＯＲゲート回路Ｎ１
の第２入力端子にそれぞれ入力される。
子から出力される信号は、上記フリップ・フロップＦ２
の入力端子に入力される。さらに、このフリップ・フロ
ップＦ２の出力端子から出力される信号は、ＸＯＲゲー
ト回路Ｘ１の第１入力端子、上記ＮＯＲゲート回路Ｎ１
の第２入力端子にそれぞれ入力される。
【００１９】上記ＸＯＲゲート回路Ｘ１の出力端子から
出力される信号は、上記ＯＲゲート回路Ｏ２の第２入力
端子に入力される。さらに、このＯＲゲート回路Ｏ２の
出力端子から出力される信号は、上記フリップ・フロッ
プＦ３の入力端子に入力される。
出力される信号は、上記ＯＲゲート回路Ｏ２の第２入力
端子に入力される。さらに、このＯＲゲート回路Ｏ２の
出力端子から出力される信号は、上記フリップ・フロッ
プＦ３の入力端子に入力される。
【００２０】また、このフリップ・フロップＦ３の出力
端子から出力される信号は、上記クロック切り換え回路
Ｓ１の第１入力端子、上記ＸＯＲゲート回路Ｘ１の第２
入力端子にそれぞれ入力される。さらに、上記ＯＲゲー
ト回路Ｏ１の出力端子から出力される信号は、上記クロ
ック切り換え回路Ｓ１の第２入力端子に入力される。そ
して、上記クロック切り換え回路Ｓ１の出力端子から
は、このクロック切り換え回路Ｓ１の選択端子に入力さ
れたデータ要求信号に従って、第１入力端子または第２
入力端子に入力された信号が適応クロックとして出力さ
れる。
端子から出力される信号は、上記クロック切り換え回路
Ｓ１の第１入力端子、上記ＸＯＲゲート回路Ｘ１の第２
入力端子にそれぞれ入力される。さらに、上記ＯＲゲー
ト回路Ｏ１の出力端子から出力される信号は、上記クロ
ック切り換え回路Ｓ１の第２入力端子に入力される。そ
して、上記クロック切り換え回路Ｓ１の出力端子から
は、このクロック切り換え回路Ｓ１の選択端子に入力さ
れたデータ要求信号に従って、第１入力端子または第２
入力端子に入力された信号が適応クロックとして出力さ
れる。
【００２１】ここで上記フリップ・フロップＦ１、イン
バータＩ１、及びＡＮＤゲート回路Ａ１は、立ち上がり
検出回路８を形成し、検証対象システム２からのデータ
要求信号の立ち上がりを検出して、検出時にハイレベル
の信号を出力する。また、上記ＮＯＲゲート回路Ｎ１、
フリップ・フロップＦ２、ＸＯＲゲート回路Ｘ１、ＯＲ
ゲート回路Ｏ２、フリップ・フロップＦ３は、分周用カ
ウンタ１０を形成し、外部から入力されるクロックを分
周して出力する。さらに、上記ＯＲゲート回路Ｏ１は、
外部から入力されるクロックに発生するひげ状の信号
（ハザード）を防止するためのハザード防止回路１２で
ある。
バータＩ１、及びＡＮＤゲート回路Ａ１は、立ち上がり
検出回路８を形成し、検証対象システム２からのデータ
要求信号の立ち上がりを検出して、検出時にハイレベル
の信号を出力する。また、上記ＮＯＲゲート回路Ｎ１、
フリップ・フロップＦ２、ＸＯＲゲート回路Ｘ１、ＯＲ
ゲート回路Ｏ２、フリップ・フロップＦ３は、分周用カ
ウンタ１０を形成し、外部から入力されるクロックを分
周して出力する。さらに、上記ＯＲゲート回路Ｏ１は、
外部から入力されるクロックに発生するひげ状の信号
（ハザード）を防止するためのハザード防止回路１２で
ある。
【００２２】次に、第１の実施の形態の論理検証装置の
動作について説明する。図３は、上記第１の実施の形態
の論理検証装置の動作を説明するためのタイミングチャ
ートである。
動作について説明する。図３は、上記第１の実施の形態
の論理検証装置の動作を説明するためのタイミングチャ
ートである。
【００２３】この論理検証装置において検証動作が開始
されると、必要に応じて図３（ｂ）に示すようなデータ
要求信号が、上記検証対象システム２からコンピュータ
４の入力部とクロック可変装置６の入力部に入力され
る。これは、検証対象システム２からコンピュータ４へ
のデータの読み出し要求である。また、上記クロック可
変装置６には、外部から図３（ａ）に示すようなクロッ
クが供給されている。
されると、必要に応じて図３（ｂ）に示すようなデータ
要求信号が、上記検証対象システム２からコンピュータ
４の入力部とクロック可変装置６の入力部に入力され
る。これは、検証対象システム２からコンピュータ４へ
のデータの読み出し要求である。また、上記クロック可
変装置６には、外部から図３（ａ）に示すようなクロッ
クが供給されている。
【００２４】上記クロック可変装置６は、上記データ要
求信号がハイレベルになったことを検出したとき、すな
わち、データ要求信号の始まりを検出したとき、外部か
ら入力されたクロックを４分周し、図３（ｃ）に示すよ
うな適応クロックを生成して検証対象システム２へ出力
する。一方、上記データ要求信号がローレベルになった
ことを検出したとき、すなわち、データ要求信号の終わ
りを検出したとき、上記クロック可変装置６は入力され
たクロックをそのまま適応クロックとして検証対象シス
テム２へ出力する。
求信号がハイレベルになったことを検出したとき、すな
わち、データ要求信号の始まりを検出したとき、外部か
ら入力されたクロックを４分周し、図３（ｃ）に示すよ
うな適応クロックを生成して検証対象システム２へ出力
する。一方、上記データ要求信号がローレベルになった
ことを検出したとき、すなわち、データ要求信号の終わ
りを検出したとき、上記クロック可変装置６は入力され
たクロックをそのまま適応クロックとして検証対象シス
テム２へ出力する。
【００２５】また、上記コンピュータ４は、４分周した
適応クロックがローレベルからハイレベルに立ち上がる
前に、図３（ｄ）に示すように、上記データ要求信号に
より要求されたデータの呼び出し又は演算を行って有効
データの供給準備を終了させ、この有効データを検証対
象システム２へ供給する。
適応クロックがローレベルからハイレベルに立ち上がる
前に、図３（ｄ）に示すように、上記データ要求信号に
より要求されたデータの呼び出し又は演算を行って有効
データの供給準備を終了させ、この有効データを検証対
象システム２へ供給する。
【００２６】なお、ここでは外部から入力されたクロッ
クを４分周したが、入力されたクロックを何分周するか
は、上記コンピュータ４にて有効データの供給準備が終
了するまでに必要な時間を確保できるように設定すれば
よい。さらに、上記検証対象システム２から出力される
ハイレベルのデータ要求信号の出力期間も、上記コンピ
ュータ４にて有効データの供給準備が終了するまでに必
要な時間を確保できるように、予め設定され出力される
ものとする。
クを４分周したが、入力されたクロックを何分周するか
は、上記コンピュータ４にて有効データの供給準備が終
了するまでに必要な時間を確保できるように設定すれば
よい。さらに、上記検証対象システム２から出力される
ハイレベルのデータ要求信号の出力期間も、上記コンピ
ュータ４にて有効データの供給準備が終了するまでに必
要な時間を確保できるように、予め設定され出力される
ものとする。
【００２７】以上説明したように本第１の実施の形態に
よれば、検証対象システムから周辺システムのコンピュ
ータに有効データの要求があり、上記コンピュータが要
求された有効データを検証対象システムに供給するまで
の期間のみ、一定の比率でクロックの周波数を低下させ
ることにより、検証速度を大きく低下させることなく、
検証を実施することが可能な論理検証装置を提供でき
る。
よれば、検証対象システムから周辺システムのコンピュ
ータに有効データの要求があり、上記コンピュータが要
求された有効データを検証対象システムに供給するまで
の期間のみ、一定の比率でクロックの周波数を低下させ
ることにより、検証速度を大きく低下させることなく、
検証を実施することが可能な論理検証装置を提供でき
る。
【００２８】なお、上記立ち上がり検出回路８及びハザ
ード防止回路１２は、実用上必要がない場合は削除して
もよい。次に、第２の実施の形態の論理検証装置につい
て説明する。
ード防止回路１２は、実用上必要がない場合は削除して
もよい。次に、第２の実施の形態の論理検証装置につい
て説明する。
【００２９】図４は、第２の実施の形態の論理検証装置
の構成を示す図である。同図に示すように、検証の対象
であるハードウェアからなる検証対象システム２には、
この検証対象システム２に接続される周辺システムが持
つ機能をソフトウェアで実現して提供するコンピュータ
１４と、上記検証対象システム２に動作のための適応し
たクロックを供給するクロック適応可変装置１６が接続
されている。さらに、このクロック適応可変装置１６に
は、上記コンピュータ１４が接続され、また外部からは
クロックが入力されている。
の構成を示す図である。同図に示すように、検証の対象
であるハードウェアからなる検証対象システム２には、
この検証対象システム２に接続される周辺システムが持
つ機能をソフトウェアで実現して提供するコンピュータ
１４と、上記検証対象システム２に動作のための適応し
たクロックを供給するクロック適応可変装置１６が接続
されている。さらに、このクロック適応可変装置１６に
は、上記コンピュータ１４が接続され、また外部からは
クロックが入力されている。
【００３０】図５は、上記クロック適応可変装置１６の
回路構成を示す図である。同図に示すように、検証対象
システム２から出力されたデータ要求信号は、ＡＮＤゲ
ート回路Ａ１１の第１入力端子、フリップ・フロップＦ
１１の入力端子にそれぞれ入力される。
回路構成を示す図である。同図に示すように、検証対象
システム２から出力されたデータ要求信号は、ＡＮＤゲ
ート回路Ａ１１の第１入力端子、フリップ・フロップＦ
１１の入力端子にそれぞれ入力される。
【００３１】上記コンピュータ１４から出力されるレデ
ィ信号は、インバータＩ１１を介してＮＡＮＤゲート回
路ＮＡ１１の第１入力端子に入力される。さらに、上記
レディ信号は、フリップ・フロップＦ１２の入力端子に
入力される。
ィ信号は、インバータＩ１１を介してＮＡＮＤゲート回
路ＮＡ１１の第１入力端子に入力される。さらに、上記
レディ信号は、フリップ・フロップＦ１２の入力端子に
入力される。
【００３２】また、外部から供給されるクロックは、上
記フリップ・フロップＦ１１のＣＰ端子、上記フリップ
・フロップＦ１２のＣＰ端子、フリップ・フロップＦ１
３のＣＰ端子、及びＯＲゲート回路Ｏ１１の第１入力端
子にそれぞれ入力される。
記フリップ・フロップＦ１１のＣＰ端子、上記フリップ
・フロップＦ１２のＣＰ端子、フリップ・フロップＦ１
３のＣＰ端子、及びＯＲゲート回路Ｏ１１の第１入力端
子にそれぞれ入力される。
【００３３】上記フリップ・フロップＦ１１の出力端子
から出力される信号は、インバータＩ１２を介して上記
ＡＮＤゲート回路Ａ１１の第２入力端子に入力される。
また、上記フリップ・フロップＦ１２の出力端子から出
力される信号は、上記ＮＡＮＤゲート回路ＮＡ１１の第
２入力端子に入力される。
から出力される信号は、インバータＩ１２を介して上記
ＡＮＤゲート回路Ａ１１の第２入力端子に入力される。
また、上記フリップ・フロップＦ１２の出力端子から出
力される信号は、上記ＮＡＮＤゲート回路ＮＡ１１の第
２入力端子に入力される。
【００３４】また、上記ＡＮＤゲート回路Ａ１１の出力
端子から出力される信号は、ＯＲゲート回路Ｏ１２の第
１入力端子、上記ＯＲゲート回路Ｏ１１の第２入力端子
にそれぞれ入力される。上記ＮＡＮＤゲート回路ＮＡ１
１の出力端子から出力される信号は、ＡＮＤゲート回路
ＮＡ１２の第１入力端子に入力される。
端子から出力される信号は、ＯＲゲート回路Ｏ１２の第
１入力端子、上記ＯＲゲート回路Ｏ１１の第２入力端子
にそれぞれ入力される。上記ＮＡＮＤゲート回路ＮＡ１
１の出力端子から出力される信号は、ＡＮＤゲート回路
ＮＡ１２の第１入力端子に入力される。
【００３５】さらに、上記ＯＲゲート回路Ｏ１２の出力
端子から出力される信号は、上記ＡＮＤゲート回路ＮＡ
１２の第２入力端子に入力される。さらに、このＡＮＤ
ゲート回路ＮＡ１２の出力端子から出力される信号は、
フリップ・フロップＦ１３の入力端子、上記ＯＲゲート
回路Ｏ１１の第３入力端子にそれぞれ入力される。ま
た、上記フリップ・フロップＦ１３の出力端子から出力
される信号は、上記ＯＲゲート回路Ｏ１２の第２入力端
子に入力される。そして、上記ＯＲゲート回路Ｏ１１の
出力端子からは、適応クロックが出力される。
端子から出力される信号は、上記ＡＮＤゲート回路ＮＡ
１２の第２入力端子に入力される。さらに、このＡＮＤ
ゲート回路ＮＡ１２の出力端子から出力される信号は、
フリップ・フロップＦ１３の入力端子、上記ＯＲゲート
回路Ｏ１１の第３入力端子にそれぞれ入力される。ま
た、上記フリップ・フロップＦ１３の出力端子から出力
される信号は、上記ＯＲゲート回路Ｏ１２の第２入力端
子に入力される。そして、上記ＯＲゲート回路Ｏ１１の
出力端子からは、適応クロックが出力される。
【００３６】ここで上記フリップ・フロップＦ１１、イ
ンバータＩ１２、及びＡＮＤゲート回路Ａ１１は、立ち
上がり検出回路１８を形成し、検証対象システム２から
のデータ要求信号の立ち上がりを検出して、検出時にハ
イレベルの信号を出力する。上記フリップ・フロップＦ
１２、インバータＩ１１、及びＮＡＮＤゲート回路ＮＡ
１１は、立ち下がり検出回路２０を形成し、コンピュー
タ１４からのレディ信号の立ち下がりを検出して、検出
時にハイレベルの信号を出力する。
ンバータＩ１２、及びＡＮＤゲート回路Ａ１１は、立ち
上がり検出回路１８を形成し、検証対象システム２から
のデータ要求信号の立ち上がりを検出して、検出時にハ
イレベルの信号を出力する。上記フリップ・フロップＦ
１２、インバータＩ１１、及びＮＡＮＤゲート回路ＮＡ
１１は、立ち下がり検出回路２０を形成し、コンピュー
タ１４からのレディ信号の立ち下がりを検出して、検出
時にハイレベルの信号を出力する。
【００３７】また、上記ＯＲゲート回路Ｏ１２、ＡＮＤ
ゲート回路Ａ１２、フリップ・フロップＦ１３は、適応
クロック固定回路２２を形成し、上記立ち上がり検出回
路１８からの出力がハイレベルになったとき、すなわ
ち、上記データ要求信号の立ち上がりを検出したとき、
ハイレベルの信号を出力する。一方、上記立ち下がり検
出回路２０からの出力がローレベルになったとき、すな
わち、上記レディ信号の立ち下がりを検出したとき、ロ
ーレベルの信号を出力する。
ゲート回路Ａ１２、フリップ・フロップＦ１３は、適応
クロック固定回路２２を形成し、上記立ち上がり検出回
路１８からの出力がハイレベルになったとき、すなわ
ち、上記データ要求信号の立ち上がりを検出したとき、
ハイレベルの信号を出力する。一方、上記立ち下がり検
出回路２０からの出力がローレベルになったとき、すな
わち、上記レディ信号の立ち下がりを検出したとき、ロ
ーレベルの信号を出力する。
【００３８】次に、第２の実施の形態の論理検証装置の
動作について説明する。図６は、上記第２の実施の形態
の論理検証装置の動作を説明するためのタイミングチャ
ートである。
動作について説明する。図６は、上記第２の実施の形態
の論理検証装置の動作を説明するためのタイミングチャ
ートである。
【００３９】この論理検証装置において検証動作が開始
されると、必要に応じて図６（ｂ）に示すようなデータ
要求信号が、上記検証対象システム２からコンピュータ
１４の入力部とクロック適応可変装置１６の入力部に入
力される。これは、検証対象システム２からコンピュー
タ１４へのデータの読み出し要求である。また、上記ク
ロック適応可変装置１６には、外部から図６（ａ）に示
すようなクロックが供給されている。
されると、必要に応じて図６（ｂ）に示すようなデータ
要求信号が、上記検証対象システム２からコンピュータ
１４の入力部とクロック適応可変装置１６の入力部に入
力される。これは、検証対象システム２からコンピュー
タ１４へのデータの読み出し要求である。また、上記ク
ロック適応可変装置１６には、外部から図６（ａ）に示
すようなクロックが供給されている。
【００４０】上記クロック適応可変装置１６は、上記デ
ータ要求信号がハイレベルになったことを検出したと
き、すなわち、データ要求信号の始まりを検出したと
き、外部から供給されたクロックの出力を停止し、図６
（ｄ）に示すようなハイレベルを適応クロックとして検
証対象システム２へ出力する。さらに、コンピュータ１
４は、上述したように上記データ要求信号がハイレベル
になったことを検出したとき、上記データ要求信号によ
り要求されたデータの呼び出し又は演算を行って有効デ
ータの供給準備を終了させ、この有効データを検証対象
システム２へ供給する。
ータ要求信号がハイレベルになったことを検出したと
き、すなわち、データ要求信号の始まりを検出したと
き、外部から供給されたクロックの出力を停止し、図６
（ｄ）に示すようなハイレベルを適応クロックとして検
証対象システム２へ出力する。さらに、コンピュータ１
４は、上述したように上記データ要求信号がハイレベル
になったことを検出したとき、上記データ要求信号によ
り要求されたデータの呼び出し又は演算を行って有効デ
ータの供給準備を終了させ、この有効データを検証対象
システム２へ供給する。
【００４１】このとき、コンピュータ１４は、図６
（ｃ）に示すように、要求されたデータの呼び出し又は
演算を開始するときにレディ信号を立ち上げ、このデー
タの呼び出し又は演算が終了して有効データの供給準備
が終了したときにレディ信号を立ち下げる。
（ｃ）に示すように、要求されたデータの呼び出し又は
演算を開始するときにレディ信号を立ち上げ、このデー
タの呼び出し又は演算が終了して有効データの供給準備
が終了したときにレディ信号を立ち下げる。
【００４２】上記クロック適応可変装置１６は、レディ
信号の立ち下がりを検出すると、すなわち、コンピュー
タ１４において上記有効データの供給準備が終了したこ
とを検出すると、図６（ｄ）に示すようにハイレベルの
出力を停止してクロックの出力を再開させ、外部から供
給されるクロックをそのまま適応クロックとして検証対
象システム２へ出力する。
信号の立ち下がりを検出すると、すなわち、コンピュー
タ１４において上記有効データの供給準備が終了したこ
とを検出すると、図６（ｄ）に示すようにハイレベルの
出力を停止してクロックの出力を再開させ、外部から供
給されるクロックをそのまま適応クロックとして検証対
象システム２へ出力する。
【００４３】以上説明したように本第２の実施の形態に
よれば、検証対象システムから周辺システムのコンピュ
ータにデータの要求があり、上記コンピュータが要求さ
れた有効データを検証対象システムに供給するまでの期
間のみ、クロックを停止させることにより、検証速度を
大きく低下させることなく、検証を実施することが可能
な論理検証装置を提供できる。
よれば、検証対象システムから周辺システムのコンピュ
ータにデータの要求があり、上記コンピュータが要求さ
れた有効データを検証対象システムに供給するまでの期
間のみ、クロックを停止させることにより、検証速度を
大きく低下させることなく、検証を実施することが可能
な論理検証装置を提供できる。
【００４４】次に、第３の実施の形態の論理検証装置に
ついて説明する。この第３の実施の形態は、検証対象シ
ステムからこれに接続された周辺システムのコンピュー
タ２４に対して、連続したクロックサイクルでデータの
読み出し要求がなされる場合への本発明の適用を示すも
のである。
ついて説明する。この第３の実施の形態は、検証対象シ
ステムからこれに接続された周辺システムのコンピュー
タ２４に対して、連続したクロックサイクルでデータの
読み出し要求がなされる場合への本発明の適用を示すも
のである。
【００４５】図７は、第３の実施の形態の論理検証装置
の構成を示す図である。同図に示すように、検証の対象
であるハードウェアからなる検証対象システム２には、
この検証対象システム２に接続される周辺システムが持
つ機能をソフトウェアで実現して提供するコンピュータ
２４と、上記検証対象システム２に動作のための適応し
たクロックを供給するクロック適応可変装置２６が接続
されている。さらに、このクロック適応可変装置２６に
は、上記コンピュータ２４が接続され、また外部からは
クロックが入力されている。
の構成を示す図である。同図に示すように、検証の対象
であるハードウェアからなる検証対象システム２には、
この検証対象システム２に接続される周辺システムが持
つ機能をソフトウェアで実現して提供するコンピュータ
２４と、上記検証対象システム２に動作のための適応し
たクロックを供給するクロック適応可変装置２６が接続
されている。さらに、このクロック適応可変装置２６に
は、上記コンピュータ２４が接続され、また外部からは
クロックが入力されている。
【００４６】図８は、上記クロック適応可変装置２６の
回路構成を示す図である。同図に示すように、検証対象
システム２から出力されたデータ要求１信号は、ハイレ
ベルへの立ち上がりを検出するための立ち上がり検出回
路２８の第１入力端子、ＡＮＤゲート回路Ａ２１の第１
入力端子にそれぞれ入力される。上記コンピュータ２４
から出力されるレディ信号は、ローレベルへの立ち下が
りを検出するための立ち下がり検出回路３０の第１入力
端子に入力される。
回路構成を示す図である。同図に示すように、検証対象
システム２から出力されたデータ要求１信号は、ハイレ
ベルへの立ち上がりを検出するための立ち上がり検出回
路２８の第１入力端子、ＡＮＤゲート回路Ａ２１の第１
入力端子にそれぞれ入力される。上記コンピュータ２４
から出力されるレディ信号は、ローレベルへの立ち下が
りを検出するための立ち下がり検出回路３０の第１入力
端子に入力される。
【００４７】さらに、上記立ち上がり検出回路２８の出
力端子から出力される信号は、検証対象システム２へ適
応したクロックを供給するための適応クロック固定回路
３２の第１入力端子、ＯＲゲート回路Ｏ２１の第１入力
端子にそれぞれ入力される。上記立ち下がり検出回路３
０の出力端子から出力される信号は、適応クロック固定
回路３２の第２入力端子に入力される。
力端子から出力される信号は、検証対象システム２へ適
応したクロックを供給するための適応クロック固定回路
３２の第１入力端子、ＯＲゲート回路Ｏ２１の第１入力
端子にそれぞれ入力される。上記立ち下がり検出回路３
０の出力端子から出力される信号は、適応クロック固定
回路３２の第２入力端子に入力される。
【００４８】この適応クロック固定回路３２の出力端子
から出力される信号は、上記立ち上がり検出回路２８に
てデータ要求１信号の立ち上がりが検出されたときハイ
レベルとなり、一方、上記立ち下がり検出回路３０にて
レディ信号の立ち下がりが検出されたときローレベルと
なり、上記ＯＲゲート回路Ｏ２１の第２入力端子に入力
される。
から出力される信号は、上記立ち上がり検出回路２８に
てデータ要求１信号の立ち上がりが検出されたときハイ
レベルとなり、一方、上記立ち下がり検出回路３０にて
レディ信号の立ち下がりが検出されたときローレベルと
なり、上記ＯＲゲート回路Ｏ２１の第２入力端子に入力
される。
【００４９】また、外部から供給されるクロックは、上
記立ち上がり検出回路２８のＣＰ端子、上記立ち下がり
検出回路３０のＣＰ端子、上記適応クロック固定回路３
２のＣＰ端子、及びＯＲゲート回路Ｏ２１の第３入力端
子にそれぞれ入力される。
記立ち上がり検出回路２８のＣＰ端子、上記立ち下がり
検出回路３０のＣＰ端子、上記適応クロック固定回路３
２のＣＰ端子、及びＯＲゲート回路Ｏ２１の第３入力端
子にそれぞれ入力される。
【００５０】そして、上記ＯＲゲート回路Ｏ２１の出力
端子からは、上記第１、２、３入力端子に入力された信
号に従って、適応クロックが検証対象システム２へ出力
されるとともに、上記ＡＮＤゲート回路Ａ２１の第２入
力端子に入力される。このＡＮＤゲート回路Ａ２１の出
力端子からは、データ要求２信号がコンピュータ２４へ
出力される。
端子からは、上記第１、２、３入力端子に入力された信
号に従って、適応クロックが検証対象システム２へ出力
されるとともに、上記ＡＮＤゲート回路Ａ２１の第２入
力端子に入力される。このＡＮＤゲート回路Ａ２１の出
力端子からは、データ要求２信号がコンピュータ２４へ
出力される。
【００５１】次に、第３の実施の形態の論理検証装置の
動作について説明する。図９は、上記第３の実施の形態
の論理検証装置の動作を説明するためのタイミングチャ
ートである。
動作について説明する。図９は、上記第３の実施の形態
の論理検証装置の動作を説明するためのタイミングチャ
ートである。
【００５２】この論理検証装置において検証動作が開始
されると、必要に応じて検証対象システム２からコンピ
ュータ２４へのデータの読み出し要求である図９（ｂ）
に示すようなデータ要求１信号が、上記検証対象システ
ム２からクロック適応可変装置２６の入力部に入力され
る。また、上記クロック適応可変装置２６には、外部か
ら図９（ａ）に示すようなクロックが供給されている。
されると、必要に応じて検証対象システム２からコンピ
ュータ２４へのデータの読み出し要求である図９（ｂ）
に示すようなデータ要求１信号が、上記検証対象システ
ム２からクロック適応可変装置２６の入力部に入力され
る。また、上記クロック適応可変装置２６には、外部か
ら図９（ａ）に示すようなクロックが供給されている。
【００５３】上記クロック適応可変装置２６は、上記デ
ータ要求１信号のハイレベルへの立ち上がりを検出した
とき、すなわち、データ要求信号の始まりを検出したと
き、図９（ｄ）に示すようなデータ要求２信号をコンピ
ュータ２４へ出力するとともに、外部から供給されたク
ロックの出力を停止し、図９（ｅ）に示すようなハイレ
ベルを適応クロックとして検証対象システム２へ出力す
る。
ータ要求１信号のハイレベルへの立ち上がりを検出した
とき、すなわち、データ要求信号の始まりを検出したと
き、図９（ｄ）に示すようなデータ要求２信号をコンピ
ュータ２４へ出力するとともに、外部から供給されたク
ロックの出力を停止し、図９（ｅ）に示すようなハイレ
ベルを適応クロックとして検証対象システム２へ出力す
る。
【００５４】続いて、コンピュータ２４は、上記データ
要求２信号がハイレベルになったことを検出したとき、
上記データ要求２信号により要求されたデータの呼び出
し又は演算を行って有効データの供給準備を終了させ、
この有効データを検証対象システム２へ供給する。
要求２信号がハイレベルになったことを検出したとき、
上記データ要求２信号により要求されたデータの呼び出
し又は演算を行って有効データの供給準備を終了させ、
この有効データを検証対象システム２へ供給する。
【００５５】このとき、コンピュータ２４は、図９
（ｃ）に示すように、要求されたデータの呼び出し又は
演算を開始するときにレディ信号を立ち上げ、このデー
タの呼び出し又は演算が終了して有効データの供給準備
が終了し、有効データを検証対象システム２へ供給した
後、レディ信号を立ち下げてローレベルにする。
（ｃ）に示すように、要求されたデータの呼び出し又は
演算を開始するときにレディ信号を立ち上げ、このデー
タの呼び出し又は演算が終了して有効データの供給準備
が終了し、有効データを検証対象システム２へ供給した
後、レディ信号を立ち下げてローレベルにする。
【００５６】上記クロック適応可変装置２６は、レディ
信号の立ち下がりを検出すると、すなわち、コンピュー
タ２４において上記有効データの供給準備が終了し、有
効データが検証対象システム２へ供給されたことを検出
すると、図９（ｄ）に示すように上記データ要求２信号
をローレベルに立ち下げ次のデータ要求を可能とすると
ともに、図９（ｅ）に示すようにハイレベルに固定した
クロック出力を停止して、外部から入力される周波数の
クロック出力を再開させる。
信号の立ち下がりを検出すると、すなわち、コンピュー
タ２４において上記有効データの供給準備が終了し、有
効データが検証対象システム２へ供給されたことを検出
すると、図９（ｄ）に示すように上記データ要求２信号
をローレベルに立ち下げ次のデータ要求を可能とすると
ともに、図９（ｅ）に示すようにハイレベルに固定した
クロック出力を停止して、外部から入力される周波数の
クロック出力を再開させる。
【００５７】その後、クロック適応可変装置２６は、再
びデータ要求２信号をハイレベルに立ち上げ、外部から
供給されたクロックの出力を停止し、図９（ｅ）に示す
ようなハイレベルを適応クロックとして検証対象システ
ム２へ出力する。続いて、コンピュータ２４は、上記デ
ータ要求２信号がハイレベルになったことを検出したと
き、上記データ要求２信号により要求されたデータの呼
び出し又は演算を行って有効データの供給準備を終了さ
せ、この有効データを検証対象システム２へ供給する。
びデータ要求２信号をハイレベルに立ち上げ、外部から
供給されたクロックの出力を停止し、図９（ｅ）に示す
ようなハイレベルを適応クロックとして検証対象システ
ム２へ出力する。続いて、コンピュータ２４は、上記デ
ータ要求２信号がハイレベルになったことを検出したと
き、上記データ要求２信号により要求されたデータの呼
び出し又は演算を行って有効データの供給準備を終了さ
せ、この有効データを検証対象システム２へ供給する。
【００５８】このとき、コンピュータ２４は、図９
（ｃ）に示すように、要求されたデータの呼び出し又は
演算を開始するときにレディ信号を立ち上げ、このデー
タの呼び出し又は演算が終了して有効データの供給準備
が終了し、有効データを検証対象システム２へ供給した
後、レディ信号を立ち下げてローレベルにする。
（ｃ）に示すように、要求されたデータの呼び出し又は
演算を開始するときにレディ信号を立ち上げ、このデー
タの呼び出し又は演算が終了して有効データの供給準備
が終了し、有効データを検証対象システム２へ供給した
後、レディ信号を立ち下げてローレベルにする。
【００５９】上記クロック適応可変装置２６は、レディ
信号の立ち下がりを検出すると、すなわち、コンピュー
タ２４において上記有効データの供給準備が終了し、有
効データが検証対象システム２へ供給されたことを検出
すると、図９（ｄ）に示すように上記データ要求２信号
をローレベルに立ち下げて次のデータ要求を可能とする
とともに、図９（ｅ）に示すようにハイレベルに固定し
たクロック出力を停止して、外部から入力される周波数
のクロック出力を再開させる。
信号の立ち下がりを検出すると、すなわち、コンピュー
タ２４において上記有効データの供給準備が終了し、有
効データが検証対象システム２へ供給されたことを検出
すると、図９（ｄ）に示すように上記データ要求２信号
をローレベルに立ち下げて次のデータ要求を可能とする
とともに、図９（ｅ）に示すようにハイレベルに固定し
たクロック出力を停止して、外部から入力される周波数
のクロック出力を再開させる。
【００６０】以上の動作の繰り返しにより、検証対象シ
ステム２からコンピュータ２４へのデータの要求を連続
したクロックサイクルごとに新たに行うことができ、連
続したクロックサイクルで異なるデータの要求が可能と
なる。
ステム２からコンピュータ２４へのデータの要求を連続
したクロックサイクルごとに新たに行うことができ、連
続したクロックサイクルで異なるデータの要求が可能と
なる。
【００６１】以上説明したように本第３の実施の形態に
よれば、検証対象システムから周辺システムのコンピュ
ータにデータの要求がなされた場合、クロックを停止さ
せ、上記コンピュータからのデータの読み出しが終了し
た後、コンピュータへのデータの要求を無効にしてクロ
ックを再動作させることにより、コンピュータへのデー
タの要求がクロックサイクルごとに新たに行われること
となり、連続したクロックサイクルで異なるデータの要
求が可能となる。これにより、検証速度を大きく低下さ
せることなく、検証を実施することが可能な論理検証装
置を提供できる。
よれば、検証対象システムから周辺システムのコンピュ
ータにデータの要求がなされた場合、クロックを停止さ
せ、上記コンピュータからのデータの読み出しが終了し
た後、コンピュータへのデータの要求を無効にしてクロ
ックを再動作させることにより、コンピュータへのデー
タの要求がクロックサイクルごとに新たに行われること
となり、連続したクロックサイクルで異なるデータの要
求が可能となる。これにより、検証速度を大きく低下さ
せることなく、検証を実施することが可能な論理検証装
置を提供できる。
【００６２】
【発明の効果】以上述べたように本発明によれば、検証
対象システムのハードウェアに接続される周辺システム
を、コンピュータ上でソフトウェアを動作させることに
より実現した場合にも、検証の速度性能を大きく低下さ
せることがない論理検証装置を提供することができる。
対象システムのハードウェアに接続される周辺システム
を、コンピュータ上でソフトウェアを動作させることに
より実現した場合にも、検証の速度性能を大きく低下さ
せることがない論理検証装置を提供することができる。
【図１】第１の実施の形態の論理検証装置の構成を示す
図である。
図である。
【図２】第１の実施の形態の論理検証装置内のクロック
可変装置の回路構成を示す図である。
可変装置の回路構成を示す図である。
【図３】第１の実施の形態の論理検証装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図４】第２の実施の形態の論理検証装置の構成を示す
図である。
図である。
【図５】第２の実施の形態の論理検証装置内のクロック
適応可変装置の回路構成を示す図である。
適応可変装置の回路構成を示す図である。
【図６】第２の実施の形態の論理検証装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図７】第３の実施の形態の論理検証装置の構成を示す
図である。
図である。
【図８】第３の実施の形態の論理検証装置内のクロック
適応可変装置の回路構成を示す図である。
適応可変装置の回路構成を示す図である。
【図９】第３の実施の形態の論理検証装置の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図１０】従来例の論理検証装置の構成を示す図であ
る。
る。
【図１１】別の従来例の論理検証装置の構成を示す図で
ある。
ある。
２…検証対象システム ４、１４、２４…コンピュータ ６…クロック可変装置 ８、１８、２８…立ち上がり検出回路 １０…分周用カウンタ １２…ハザード防止回路 １６、２６…クロック適応可変装置 ２０、３０…立ち下がり検出回路 ２２、３２…適応クロック固定回路 Ａ１、Ａ１１、Ａ１２、Ａ２１…ＡＮＤゲート回路 Ｆ１、Ｆ２、Ｆ３、Ｆ１１、Ｆ１２、Ｆ１３…フリップ
・フロップ Ｓ１…クロック切り換え回路 Ｏ１、Ｏ２、Ｏ１１、Ｏ１２、Ｏ２１…ＯＲゲート回路 Ｉ１、Ｉ１１、Ｉ１２…インバータ Ｎ１…ＮＯＲゲート回路 Ｘ１…ＸＯＲゲート回路 ＮＡ１１、ＮＡ１２…ＮＡＮＤゲート回路
・フロップ Ｓ１…クロック切り換え回路 Ｏ１、Ｏ２、Ｏ１１、Ｏ１２、Ｏ２１…ＯＲゲート回路 Ｉ１、Ｉ１１、Ｉ１２…インバータ Ｎ１…ＮＯＲゲート回路 Ｘ１…ＸＯＲゲート回路 ＮＡ１１、ＮＡ１２…ＮＡＮＤゲート回路
Claims (7)
- 【請求項１】 検証対象である検証対象システムから出
力される要求信号により、要求された情報をソフトウェ
アにより処理して出力する情報処理手段と、 上記検証対象システムから出力される上記要求信号に基
づいて、外部から入力されるクロックの周波数を変更し
て上記検証対象システムへ供給するクロック可変手段
と、 を具備したことを特徴とする論理検証装置。 - 【請求項２】 検証対象である検証対象システムから出
力される要求信号により、要求された情報をソフトウェ
アにより処理して出力する情報処理手段と、 上記検証対象システムから上記情報処理手段への上記要
求信号を検出する検出手段と、 この検出手段により検出された上記要求信号に基づい
て、外部から入力されるクロックの周波数を変更して上
記検証対象システムへ供給するクロック可変手段と、 を具備したことを特徴とする論理検証装置。 - 【請求項３】 検証対象である検証対象システムから出
力される要求信号により、要求された情報をソフトウェ
アにより処理して出力する情報処理手段と、 上記検証対象システムから出力される上記要求信号が第
１の電位であるときは、外部から入力されるクロックの
周波数を低下させ、上記要求信号が第２の電位であると
きは、上記クロックをそのまま上記検証対象システムへ
供給するクロック可変手段と、 を具備したことを特徴とする論理検証装置。 - 【請求項４】 上記クロック可変手段による上記クロッ
クの周波数の低下は、４分周によって行われることを特
徴とする請求項３に記載の論理検証装置。 - 【請求項５】 検証対象である検証対象システムから出
力される要求信号により、要求された情報をソフトウェ
アにより処理して出力するとともに、上記情報の処理期
間は処理中であることを知らせる準備信号を出力する情
報処理手段と、 上記検証対象システムから出力される上記要求信号及び
上記情報処理手段から出力される上記準備信号に基づい
て、上記検証対象システムへクロックの供給又は停止を
行うクロック制御手段と、 を具備したことを特徴とする論理検証装置。 - 【請求項６】 上記クロック制御手段は、上記要求信号
の始まりを検出したときに上記検証対象システムへのク
ロックの供給を停止し、上記準備信号の終わりを検出し
たときに上記検証対象システムへのクロックの供給を開
始することを特徴とする請求項５に記載の論理検証装
置。 - 【請求項７】 上記クロック制御手段は、上記要求信号
の始まりを検出したときに上記検証対象システムへのク
ロックの供給を停止し、上記準備信号の終わりを検出し
たときに上記検証対象システムへのクロックの供給を開
始するとともに、上記要求信号を終了させることを特徴
とする請求項５に記載の論理検証装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9028941A JPH10228491A (ja) | 1997-02-13 | 1997-02-13 | 論理検証装置 |
| CNB988015560A CN100367347C (zh) | 1997-02-13 | 1998-10-22 | 话音信号编码器和话音信号解码器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9028941A JPH10228491A (ja) | 1997-02-13 | 1997-02-13 | 論理検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228491A true JPH10228491A (ja) | 1998-08-25 |
Family
ID=12262442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9028941A Pending JPH10228491A (ja) | 1997-02-13 | 1997-02-13 | 論理検証装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10228491A (ja) |
| CN (1) | CN100367347C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262552A (ja) * | 2007-03-19 | 2008-10-30 | Fujitsu Ltd | ファイル情報作成プログラム、ファイル情報作成方法およびファイル情報作成装置 |
| US8364448B2 (en) | 2009-06-10 | 2013-01-29 | Fujitsu Limited | Model generating method and device and recording medium |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|
| CN100367347C (zh) | 2008-02-06 |
| CN1242860A (zh) | 2000-01-26 |
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