JPS58169614A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS58169614A JPS58169614A JP57053151A JP5315182A JPS58169614A JP S58169614 A JPS58169614 A JP S58169614A JP 57053151 A JP57053151 A JP 57053151A JP 5315182 A JP5315182 A JP 5315182A JP S58169614 A JPS58169614 A JP S58169614A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- response
- signal
- slave device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、ＣＰＵがＣＰＵの制御下にある。装置（以下
「スレーブ装置」き称する。）に対してバスコマンド信
号を出力すると、スレーブ装置から当該コマンドに対応
した応答信号を出力する応答確認方式のバスにおける制
御方式に関する。
「スレーブ装置」き称する。）に対してバスコマンド信
号を出力すると、スレーブ装置から当該コマンドに対応
した応答信号を出力する応答確認方式のバスにおける制
御方式に関する。
（２）技術の背景
第３図は従来のバス制御方式を示す情報処理システムの
ブロック図、第４図は第３図のシステムにおけるバス制
御のタイムチャートである。
ブロック図、第４図は第３図のシステムにおけるバス制
御のタイムチャートである。
通常、応答確認方式のバスにおいては、第３図及び第４
図に示すよう忙、ＣＰＵ １が特定のスレーブ装置をア
クセスして、当該スレーブ装置に読み書きを指令するバ
スコマンド信号ＢＣ８をｌ”から０＃として出力する。
図に示すよう忙、ＣＰＵ １が特定のスレーブ装置をア
クセスして、当該スレーブ装置に読み書きを指令するバ
スコマンド信号ＢＣ８をｌ”から０＃として出力する。
すると、それに対する応答信号ＡＢ８が、当該スレーブ
装置がデータＤＡＴＡをバス２上に一定した段階で１１
＃から＠０”となって出力され、信号ＡＢ８が＠０″と
なった一定時間後に信号ＢＣ８が＠Ｏ”から１１”に復
帰して、ＣＰＵ１のバスサイクルが完了する。
装置がデータＤＡＴＡをバス２上に一定した段階で１１
＃から＠０”となって出力され、信号ＡＢ８が＠０″と
なった一定時間後に信号ＢＣ８が＠Ｏ”から１１”に復
帰して、ＣＰＵ１のバスサイクルが完了する。
（３１従来技術と間顆点
しかし、この方式では、ＣＰＵ １が誤まってスレーブ
装置３Ａ Ｉ ３Ｂ 、 ３Ｄ・・・の存在しな一朱定
義領域にアクセスすると、応答信号ＡＢ８を出力する装
置が存在しないので、ＣＰＵ １は永久応答待ち状態と
なってシステムダウンとなる欠点があった。
装置３Ａ Ｉ ３Ｂ 、 ３Ｄ・・・の存在しな一朱定
義領域にアクセスすると、応答信号ＡＢ８を出力する装
置が存在しないので、ＣＰＵ １は永久応答待ち状態と
なってシステムダウンとなる欠点があった。
（４）発明の目的
本発明は、前述の欠点を解消すべく、ＣＰＵがスレーブ
装置の存在しない未定義領域をアクセスしても、永久応
答待ちが生じないバス制御方式を提供することを目的と
するものである。
装置の存在しない未定義領域をアクセスしても、永久応
答待ちが生じないバス制御方式を提供することを目的と
するものである。
（５）発明の構成
即ち、本発明は、応答信号発生回路を設け、前記バスコ
マンド信号の出力後、一定時間後に応答信号を出力する
ようにすると共に、バスｔのデータのパリティチェック
分するようにして構成される。
マンド信号の出力後、一定時間後に応答信号を出力する
ようにすると共に、バスｔのデータのパリティチェック
分するようにして構成される。
（６）発明の実施例
以下９図面に示す実施例に基き、本発明を具体的に説明
する。
する。
第１図は本発明が適用された情報処理システムの一例を
示すブロック晶、第２１！２１ｔｉ！１図のシステムに
おけるバス制御のタイムチャートである。
示すブロック晶、第２１！２１ｔｉ！１図のシステムに
おけるバス制御のタイムチャートである。
情報処理システム５は、第１図に示すよう忙、ＣＰＵ
１を有しており、ＣＰＵ １にはバス２を介してパリテ
ィチェッカ７、メモリ、入出力装置等のスレーブ装Ｍｌ
３Ａ 、 ３Ｂ ＊ ３Ｄ 、 ３ｇ・・・が接続さ
れている。また、ＣＰＵ １には応答信号発生回路９が
接続されており、回路９にけ速度の遅いスレーブ装置３
Ｂ 、 ３Ｃ，３Ｄがバス２中の応答禁止１１２ａを介
して接続している。
１を有しており、ＣＰＵ １にはバス２を介してパリテ
ィチェッカ７、メモリ、入出力装置等のスレーブ装Ｍｌ
３Ａ 、 ３Ｂ ＊ ３Ｄ 、 ３ｇ・・・が接続さ
れている。また、ＣＰＵ １には応答信号発生回路９が
接続されており、回路９にけ速度の遅いスレーブ装置３
Ｂ 、 ３Ｃ，３Ｄがバス２中の応答禁止１１２ａを介
して接続している。
情報処理システム５は、以上のような構成を有するので
、通常でＣＰＵ １は、第２図に示すように、特定のス
レーブ装置（例え［３Ｂ）ｔ−７クセスして、バスコマ
ンド信号ＢＣ８を＠ｌ”から１０”にする。信号ＢＣ！
Ｓ Ｆｉ応答信号発生回路９にも入力するが、該回路９
け、信号ＢＯ８の入力後、一定時間Ｔｖｌに応答信号Ａ
］３Ｓを自動的にＣ！ＰＵ １に対して出力する機能を
有しており、動作速度が遅く時間ＴでデータＤ’Ａ Ｔ
Ａをパス２上に確走し得ない装置３Ｂ憾、１．応答禁
止信号Ａｌ８ｔ？−１”から０＃にして禁牢＃！２ａを
介して回路９からの応答信号ＡＥ８の出力を禁止する。
、通常でＣＰＵ １は、第２図に示すように、特定のス
レーブ装置（例え［３Ｂ）ｔ−７クセスして、バスコマ
ンド信号ＢＣ８を＠ｌ”から１０”にする。信号ＢＣ！
Ｓ Ｆｉ応答信号発生回路９にも入力するが、該回路９
け、信号ＢＯ８の入力後、一定時間Ｔｖｌに応答信号Ａ
］３Ｓを自動的にＣ！ＰＵ １に対して出力する機能を
有しており、動作速度が遅く時間ＴでデータＤ’Ａ Ｔ
Ａをパス２上に確走し得ない装置３Ｂ憾、１．応答禁
止信号Ａｌ８ｔ？−１”から０＃にして禁牢＃！２ａを
介して回路９からの応答信号ＡＥ８の出力を禁止する。
装置鵠がデータＩ）ＹＡをバス２１Ｋｌｌ定させると、
装置３Ｂｔ信号ＡＩ８を＠０′から１ビとし、それを受
けて回路９は応答信号Ａ］３８を”１″かち°０２にし
て出力し、ＣＰＵ１のＩ 号ＢＯ８をｌ”に戻してバス
サイクルを終了させる。
装置３Ｂｔ信号ＡＩ８を＠０′から１ビとし、それを受
けて回路９は応答信号Ａ］３８を”１″かち°０２にし
て出力し、ＣＰＵ１のＩ 号ＢＯ８をｌ”に戻してバス
サイクルを終了させる。
仮に、ＣＰＵ １がスレーブ装置の存在しない未定義領
域をアクセスしても、応答信号発生回路９により一定時
間Ｔ後には応答信号ＡＢ８がＣＰＵ１に出力されるので
ＣＰＵ・１ｔｉ永久応答待ち忙なることはない。また、
バス２には何らのデー者ＤＡＴＡも確定されることはな
いので、バス２内のデータ線及びパリチイ線は全て”ｌ
”（又Ｆｉ＠ｏ”のパリティエラー状態・となり、パリ
ティチェッカ７が信号ＢＯ８が＠ｌ”となったところで
バス２上のデータをパリティチェックをすることにより
直ちにパリティエラーを検出してＯＰＵ Ｉ Ｋ通知し
、ＣＰＵ １は直ちに異常を知ることができる。
域をアクセスしても、応答信号発生回路９により一定時
間Ｔ後には応答信号ＡＢ８がＣＰＵ１に出力されるので
ＣＰＵ・１ｔｉ永久応答待ち忙なることはない。また、
バス２には何らのデー者ＤＡＴＡも確定されることはな
いので、バス２内のデータ線及びパリチイ線は全て”ｌ
”（又Ｆｉ＠ｏ”のパリティエラー状態・となり、パリ
ティチェッカ７が信号ＢＯ８が＠ｌ”となったところで
バス２上のデータをパリティチェックをすることにより
直ちにパリティエラーを検出してＯＰＵ Ｉ Ｋ通知し
、ＣＰＵ １は直ちに異常を知ることができる。
なお、スレーブ装ｆｌｓＡＦｉ、時間Ｔ以内でデータＤ
ＡＴＡをバス２に一定することができるので２、応答禁
止線２ａを持つ必要がなく、回路”９からの信号Ａｌ１
８でＣＰＵ １のバスサイクルを完了させても何ら支障
は生じない。
ＡＴＡをバス２に一定することができるので２、応答禁
止線２ａを持つ必要がなく、回路”９からの信号Ａｌ１
８でＣＰＵ １のバスサイクルを完了させても何ら支障
は生じない。
（７； 発明の詳細
な説明したように、本発明によれば、応答信号発生回路
９を設け、バスコマンド信号ＢＣ８の出力後、一定時間
Ｔ後に応答信号ＡＢ８を出力するようにすると共に、パ
ス２上のデータＤＡＴＡのパリテイチゴツ々をするよう
にしたので、（！ＰＵ１の永久応答待ち状態の発生を阻
！ヒすることができると共に、ＣＰＵ １はシステム５
の異常をパリティエラーとして直ちに認識することがで
き、信細性の高いバス制御方式の提供が可能となる。
９を設け、バスコマンド信号ＢＣ８の出力後、一定時間
Ｔ後に応答信号ＡＢ８を出力するようにすると共に、パ
ス２上のデータＤＡＴＡのパリテイチゴツ々をするよう
にしたので、（！ＰＵ１の永久応答待ち状態の発生を阻
！ヒすることができると共に、ＣＰＵ １はシステム５
の異常をパリティエラーとして直ちに認識することがで
き、信細性の高いバス制御方式の提供が可能となる。
【図面の簡単な説明】
第１図は本発明が適用された情報処理システムの一例を
示すブロック図、第２回社第１図のシステム忙おけるバ
ス制御のタイムチャート、第３図は従来のバス制御方式
を示す情報処理システムのブロック図、第４図は第３図
のシステムにおけるバス制御のタイムチャートである。 １・・・・・・ＣＰＵ ２・・・・・・パス ３Ａ 、 ３Ｂ、 ３Ｄ、３ｇ・・・・・・・・スレー
ブ装置Ｔ・・・・・・ パリティチェッカ ９・・・・・・応答信号発生回路 ＢＯ２・・・・・・パスコマント信号 ＡＢ８・・・・・・応答信号 Ｔ・・・・・・一定時間 出願人 富士通株式会社 代理人 弁理士 松 岡 宏四部
示すブロック図、第２回社第１図のシステム忙おけるバ
ス制御のタイムチャート、第３図は従来のバス制御方式
を示す情報処理システムのブロック図、第４図は第３図
のシステムにおけるバス制御のタイムチャートである。 １・・・・・・ＣＰＵ ２・・・・・・パス ３Ａ 、 ３Ｂ、 ３Ｄ、３ｇ・・・・・・・・スレー
ブ装置Ｔ・・・・・・ パリティチェッカ ９・・・・・・応答信号発生回路 ＢＯ２・・・・・・パスコマント信号 ＡＢ８・・・・・・応答信号 Ｔ・・・・・・一定時間 出願人 富士通株式会社 代理人 弁理士 松 岡 宏四部
Claims (1)
- 処理装置からスレーブ装ｆＫ対してバスを介してバスコ
マンド信号を出力すると、スレーブ装置から当該コマン
ド信号に対応した応答信号１票対して出力される応答確
認方式の・・・において、応答信号発生回路を設け、前
記バスコマンド信号の出力後、一定時間後に応答信号を
出力するようにすると共に、バス上のデータのパリティ
チェックをするようにして構成したバス制、脚力式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053151A JPS58169614A (ja) | 1982-03-31 | 1982-03-31 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57053151A JPS58169614A (ja) | 1982-03-31 | 1982-03-31 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169614A true JPS58169614A (ja) | 1983-10-06 |
Family
ID=12934830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053151A Pending JPS58169614A (ja) | 1982-03-31 | 1982-03-31 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204064A (ja) * | 1989-12-29 | 1991-09-05 | Koufu Nippon Denki Kk | 情報処理装置 |
-
1982
- 1982-03-31 JP JP57053151A patent/JPS58169614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204064A (ja) * | 1989-12-29 | 1991-09-05 | Koufu Nippon Denki Kk | 情報処理装置 |
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