JPS631984A

JPS631984A - 回路動作テスト装置

Info

Publication number: JPS631984A
Application number: JP62048640A
Authority: JP
Inventors: ジェラール　ショウベル; ジャン　シロウ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1986-03-04
Filing date: 1987-03-03
Publication date: 1988-01-06
Anticipated expiration: 2013-10-27
Also published as: FR2595474A1; US4811344A; JP2816146B2; FR2595474B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は回路の動作テスト装置に関するものである。よ
シ詳細にいえば、本発明は集積回路の中の複数個のブロ
ックの動作をテストし、かつ検査するだめの装置に関す
るものである。

〔従来の技術〕

ブロックに構成されたプリント回路設計方式において、
関与する回路の各部分のおのおのはそれ自身のテスト信
号と状態信号音Ｍする。

これらのテスト信号および状態信号の数は、ブロックの
機能が複雑になる時、多数になる。特に、もし回路のテ
スト速度を大きくすること全可能にする信号の加算が要
求されるならば、そうである。

この場合には、ブロック間に多数の相互接続を行なわな
いで、すべてのこれらの信号全独立に中央処理装置に送
ることはもはや不可能である。

〔発明が解決しようとする問題点〕

したがって、本発明の目的は、集積回路の中のいくつか
のブロックの動作をテストしかつ検査することが可能で
、その中の一部分のブロックがテストされる集積回路の
内部構造全変更する必要のない、装置をうろことである
。

〔問題点を解決するだめの手段、作用〕ト・レジスタと
論理回路とで構成され、レジスタの前記組が少なくとも
１つのテスト・レジスタと状態レジスタとマスク・レジ
スタ金イＮ、、前記状態レジスタがテストされるブロッ
クの出力に接続され、一方、前記ブロックがその一部分
である集積回路の中央処理装ｆに前記テスト・レジスタ
と前記マスク・レジスタおよび前＋尼論理回路が接続さ
れ、および前記中火処理装置が共通割り込み線路によっ
て前記ブロックに捷た接続されることを特徴とする、集
積回路の中のブロックの動作ケチストし、かつ検査する
装置である。

〔実施例〕

本発明は、添付図面を参照してのドｄ己説明により、さ
らによく理解されるであろう。これらの実施例は例示の
ためのものであって、本発明がこれらの実施例に限定さ
れること全意味するものではない。

第１図に示された集積回路は、本出願人の会社名で１９
８４年６月２９日登録の仏国特許第８４　１０　３７７
号に開示された形式の、ビデオ・スクリーン上へのデー
タの表示装置である。

この装置はその構成部分として下記の装置′に有してい
る。

中火処理装置１゜この装置は以後Ｃ’ＰＵと呼ぶことに
する。この装置は、それ自身のメモリの中に記憶されて
いるプログラムを用いて、装置全体の動作を管理する。

ビデオ表示処理装置２゜この装置は以後ＶＤＰと呼ばれ
る。この装置は、バス３および制御線路４全通して、Ｃ
ＰＵ１と通信全行なう。このバスの上の情報の流れは、
本出願人の会社名で１９８６年２月２５日に登録の特許
出願第８３　０３　１４２号に詳細に開示されている処
理工程に庇って、アドレスとデータに対し時間多重化に
従って行なわれる。

ダイナミック汎用メモリ５゜このメモリはＪ）ＲＡＭと
呼ばれる。このメモリは、時分割バス６全通して、他の
装置と通信を行なうことができる。

このバス６はインタフェース７　ｋ　５Ｋａ　してＣＰ
Ｕ１に接続される。

表示装置８゜この表示装置８は、標準的なテレビジョン
装置、または標準的モニタ装置でよい。

この表示装置は、装置全体でつくられた可視情報全表示
するためのものである。

外部装置またはＤｉｄｏ　９゜この装置によって、本発
明の装置は外部情報源と通信することができる。この外
部情報源は、例えは、放送用テレビジョン・チャンネル
、またけ電話線、または他の通信路を通して、この装置
に接続されたテレックス送信装置であることができる。

ビデオ表示処理装置２はアドレス処理装置１ｆｆｉ１０
と、点処理装置１１と、表示処理装置１２とに有する。

点処理装置１１は表示装置８のスクリーンの各点−また
は各「画素」の処理を天性する。こ扛らの装置はすべて
、時分割バス６およびバス１３によって、相互間で通信
ケ行なう。これらの７寸スには、データだけが伝送され
る。

バス６およびバス１３は、インタフェース１４を通して
、ＤＲＡＭメモリ５に接続される。このインタフェース
１４によって、ＤＲＡＭ５のためのデータとアドレスが
多重化される。

また、ＤＩ（ＡＭメモリ５へのダイナミック・メモリ・
アクセスのための制御装置１５と、表示処理装置に結び
つきかつ回路ＤＭＡ　１５とテレビジョン・モニタ装置
８と表示処理装置それ自身と特に通信全行なうタイムベ
ース回路ＢＴと、全備えている。

第１図の回路は、この装置の主要部分のおのおの、すな
わち、ＣＰＵインタフェース７゜アドレス処理装置１０゜点処理装置１ｔ１１゜表示処理装置１２゜が、それ自身のテスト信号および状態信号’に！するよ
うに、ブロックに構成されている。

テストは１つの動作状態を生じ、そしてその状態は１つ
の結果を与える。

本発明に従って、前記ブロック了、Ｔｏ、１１および１
２のおのおのは、共通線路ΣＴＮＴに接続された割り込
み出カフθ、１０θ、１１θ、１２θを有する。共通線
路ΣＩＮＴけ、一方において、中央処理装置ＣＰＵ　１
に接続され、そして他方において、第２図に示されてい
るように、前記装置のおのおのと結びついたテスト・検
査装置に接続される。

この装置は、第４図のところで詳細に説明される、１組
のレジスタおよび論理回路２０によって構成される。

組２０のレジスタの内容のプログラミングは、それに接
続された時分割バス６によって、中央処理装置１によっ
て行なわれる。

組２０は関与しているブロックからの状態人力２０ａを
有し、かつ、テスト出力２０ｂを廟する。

最後に、この組は線路ΣＩＮＴに接続された割り込み出
力２０Ｃを有する。線路ΣＴＮＴは、動作をテストする
ことが必要である、すべてのブロック接続される。

ΣＴＮＴ線路は、考えられる応用に対して有用である補
足信号の送信のために、またはその回路のテストの進行
中、回路の内部信号の発生の検査のためにさえ、Ｃｐｎ
　１によって使用される。

第２図に示された形式のテスト装置を使用することによ
り、次のことが可能となる。

ブロック間の相互接続の総数が減る、回路の１個または複数個のピンによるブロックの内部信
号へのアクセス、信号の選択は、このテスト装置”の１
つのレジスタの内容をプログラミングすることによって
行なわれる、回路のテスト時間が減る、１つの応用に対し有用である信号のグログラミング、そ
れにより、この回路外の部品の総数、を減らすことが可
能となる。

例えば、第６図において、第１図の回路のアドレス処理
装置ブロック１０の中に、本発明による装置を備えるこ
とを調べよう。

同じ装置は、異なる状態信号と異なるテスト信号を有す
るこの回路の他のブロックに対して、もちろん、用いる
ことができる。

おのおのブロックは、他のブロックとは独立に動作する
。線路ΣＩＮＴだけがすべてのブロックに共通であるこ
とができる。

第６図は第１図の回路の一部分の詳細図である。

この回路部分はｃｐｕ　１と結びついたインタフェース
７と、ＣＰＵ１にまた接続されたアドレス処理装置１０
を有する。

アドレス処理装置１０と結びついた１つのテストおよび
状態装置が示されている。

この装置は、状態人力２０ａによって、レジスタ２５の
スタックの出力に接続され、かつ、アドレス処理装置１
０の一部分である算術および論理装置ＡＬＵ　２７に接
続される。

この装置はまた時分割バス６に接続され、かつ、中央処
理装置ＣＰＵ　１に接続された共通線路ΣＩＮＴに接続
される。

線路ΣＩＮＴはまた、インタフェース７０１組のＶラス
タ１８ａｔ１８ｂに接続される。

第３図の回路のその他の部分は、仏国特許出願第８４　
１０　３７７号に開示されている。

けれども、本発明をよシよく理解するために、この回路
の説明を続けることにする。

インタエースＩは、ＣＰＵ　１が、ＶＤＰ　２　Ｋ　間
接−／”クセスするために接続されたものであり、また
はＤＲＡＭ　５に間接アクセスするために接続されたも
のである。したがって、それは、おのおののアクセス・
フィールド全翻訳することができる。

このインタフェースはバス３に接続された復号器１６を
有する。この復号器１６は１６個の出力’に’ｆｆＬ、
そしてこの１６個の出力のうちの４個の出力、すなわち
、１６ビツト・アげレス、フィールドのうちの２つの最
小桁ピッ）−［対応する出力は、このインタフェースの
４つの特定のレジスタの妥当化のために使用される。す
なわち、信号ＥＮＣＰＵＡによって妥当化されたアドレ
ス転送レジスタ１７と、信号ＥＮＣＰＵＤによって妥当化されたデータ転送レジ
スタ１８と、信号ＥＮ８Ｔによって妥当化された状態レジスタ（ＳＴ
ＡＴＵＳ　）　ｉ　ｇ　＆と、信号ＥＮＣＴによって妥当化されたテスト・レジスタ１
８ｂと、に対して用いられる。

これらの４つのレジスタは、それぞれの制御入力に加え
られる信号Ｒ／Ｗ　（書き込み中はＲ／Ｗ＝Ｏ）によっ
て、書き込みまたは読み出しのさいに制御される。

したがって、ＣＰＵ１への直接アクセスの場合、復号器
１６はアドレス転送信号ＡＬＣＩ）ＵおよびＥＮＣＰＵ
Ａを生ずる。書き込み（Ｒ／Ｗ−ＩＪ）のさいには、逐
次のデータ・フィールドがその度にレジスタ１８の中に
転送され、一方、読み出しくＲ／ｖ−１）のさいには、
このレジスタの内容がサイクルの終りにバス３に転送さ
れ、したがって、ＣＰＵ１はＤＲＡＭ　５に読み出され
た対応するデータを呼び出すことができる。復号器１６
はまた１つの出力ＲＥＱＣＰＵＦ　ｗ　有する。この出
力はアクセス・サイクルのＤＭＡ　ｌ　５における要求
をＤＨ，ＡＭ　５に対し可能にする。

したがって、この出力は回路ＤＭＡ　１５に接続され、
それでこの回路はメモリ・サイクル（ＲＡＳ信号および
ＣＡＳ信号）　全Ｃ’ＰＵ　１に割ｐ当てることができ
る。その時、このサイクルは、バス６ｔ−通して、ＣＰ
Ｕ１とＤＲＡＭ　５との間で転送全行なうことができる
。

アドレス・フィールドが２つの選定された限界の間の１
つの値をもつ時、このフィールドは命令として翻訳され
る。

これらの命令は２群に分割することができる。

すなわち、「フォアグランド命令（ＦＯ部ＧＲＯＵＮＤ
ＩＮＳＴＲＵＣＴＩＯＮＳ　）　Ｊと「バックグランド
命令（ＢＡＣＫＧＲＯＵＮＤ　ｌＮＳＴＲＵＣＴＩＯＮ
Ｓ　）　Ｊとに分割することができる。記載全簡単にす
るために、第１の群に対し省略記号ＦＧ全使い、そして
第２の群に対して省略記号ＢＧｉ使うことにする。

翻訳されたアドレスの中で、４つのアドレスは、インタ
フェース７の４つのレジスタ１７，１８゜１８ａおよび
１８ｂ’に選択的に示すためのものである。

この目的のために、アドレス・フィールＶの最後の２ビ
ツトが次の真理値表に従って用いることができる。

ＲＣ’ＴＬ　　　　ＷＣＴＬ　　　　　Ｄｏ　　　　レ
ジスタ　１８ｂＲ８Ｔ　　　　　ＷＳＴ　　　　　０１
　　　　レジスタ　１８ａＲＣＤ　　　　　ＷＣＤ　　
　　　　ｉｌ　　　　レジスタ　１８ＲＣＡ　　　　　
ＷＣＡ　　　　　　１１　　　　レジスタ　１７（Ｒは
読み出し信号を示し、そしてＷは書き込み信号を示す。

）アドレス・フィールドの８個の最小桁ビットの翻訳され
たアドレスからえられる他の命令は、その数はしたがっ
て２５６−４＝２５２であるが、Ｆ’Ｇレジスタ２１全
通してＦＧプサイル全実行するためのものである。ＦＣ
）レジスタ２１はインタフェース７の一部分であって、
復号器１６の一定の出力とアドレス処理装置１０との間
に接続される。もつと詳細にいえば、この処理装置の一
部分であるパーマネン）　ＣＭＯＳメモリ２２のアドレ
ス人力と、復号器１６の一定の出力との間に、Ｆｅレジ
スタが接続される。

インタフェースの中のＢＧレジスタと呼ばれるレジスタ
２３は、アドレス・フィールドによって指示され、そし
てその翻訳が、１つまたは複数個のＢ（）サイクルを呼
び出す時、そのＢ（）命令でロードされるためのもので
ある。このレジスタはアドレス・フィールドの６個の最
小桁ビットによって指示される。もつと詳細にいえは、
これらのビットが値１１１をもつときに指示される。

ＢＧレゾスタ２３が選定される時、逐次のデータ・フィ
ールｒは１６ビツトで１つの命令を含んで２ジ、この命
令は、回路ＤＭＡ１５の制御の下で、ＶＤＰ　ｋ　Ｎ　
多数のメモリ・サイクルの実行全可能にする構成にする
。これらのサイクルは、ＦＧ命令がこの処理全中断しな
い限ｐ１逐次に進められる。

この場合には、ＤＭＡ回路は実行される１つまたは複数
１固のＦＧプサイルを割ｇ当て、それからＢＧサイクル
はそれらが中断された時点で再び始められる。メモリ・
アクセス優先度に依る割り込みは、前記出願中特許第８
３　０３　１４３号に開示されている。

このアドレス処理装置は、（”ＲＯＭメモリ２２の他に
、ＮＲＡＭと呼ばれるレジスタ２４のスタックと、ＰＲ
ＡＭと呼ばれるレジスタ２５のスタックとの、２つのス
タック金石する。これらのレジスタは、時分割バス６に
接続された転送レジスタ２６全通して、１６ビツトにわ
たってロードされ、がっ、読み出すことができる。ｋの
おののスタックは算術および論理装置、すなわちＡＬＵ
　２７　、に接続され、そしてＡ１．ＴＪそれ自身は、
転送レジスタ２６と２つの１６ビツト・バス２８および
２９、すなわち、ＮおよびＰ全通して、バス６に直接に
接続される。このアドレス処理装置は、メモリ５を呼び
出すために、ＶＤＰで生じたすべてのアドレス全供給し
、そして計算するのに主に使用される。

メモリ２２は、Ｆ（）レジスタ２１またはＢＧレゾスタ
２３のいずれかの中に言まれる防令の一部分によってア
ドレスされる時、スタック２４およびスタック２５の中
の１つまたは複数個のレジスタと、ＡＬＵ２７の算術機
能または論理機能と、レジスタ２６全通しての転送とを
妥当化するために、そこに記憶されているマイクロ命令
の選定全可能にする。ＡＬＵ　２７の動作は５ビツトの
マイクロ命令によって制御され、そしてこれは、バスＰ
またはバスＮ１すなわち、２８または２９の上、または
これら２つのバスの間で、借り（ボロー）動作（ＣＩ　
−０，１または２）および加算動作または減算動作を選
定することができる。

制御メモ＋）　ＣＲＯＭ　２２はまた、種々のバスおよ
び種々のレジスタの間でのデータおよびアドレスの転送
を実行するために、ＶＤＰ２の他の装置の制御に必要で
ある種々の信号金含んでいる。Ｃ！ＲＯＭ２２の中にア
ドレスされたマイクロ命令は、回路ＤＭＡ　１５　ＶＣ
よって線路３０上で時分割される度に妥当化されて、メ
モリの呼び出しの優先順位を決定すること’ｋｌ”Ｔ能
にする。この場合には、６つの優先度が次の順序で決定
される−０１、　　ＣＰＵ−Ｆ　Ｇ２、外部チャンネル（Ｄｉｄｏ　９　）６、表示管理（
点処理装置１１）４、表示（表示処理装置１６）５、　　メモリ・リフレッシュ（メモリ５）６、　　Ｃ
ＰＵ　ＢＣ）。

したがって、フォアグランド・サイクルＦＧは、メモリ
を直接呼び出すために、またはＶＤＰ　２の内部レジス
タを呼び出すために、ＣＰＵ　ｉ　Ｋよって使用される
ことと、１度に１つの単一１６ビツト・ワードだけをメ
モリと交換するためにこのことが行なわれることが、前
記からえられる。

他フｊ１バックグランド・サイクルＢ（）は最低の優先
度で実行される。すなわち、ＶＤＰ２が他のユーザによ
って実行される他のサイクルに’）ｒしていない時、実
行される。ＢＧプサイルは、ＦＧプサイルによるＣＰＨ
によって、またはＶＤＰ　２によって、のいずれかでト
リガされることかでさる。このような１つのサイクルま
たは一群のサイクル金トリガするのがＣＰＵである時、
それは例えは、メモリ５の中での一群のワードを移動す
る問題であることができる。その時、このサイクル？ト
リガしたＦＧプサイルの後、ＣＰＵが再び介在すること
なく、１にの動作が実行される。したがって、ＢＧプサイルの実行
中に、ＦＧの作業を継続することができる。すべての処
理工程は、確立された優先度に従って、ＤＭＡ回路１５
によって管理される。（この具体的な場合には、ＢＣ）
サイクルの実行の中断および再開である。）この動作方法の大きな利点は、いろいろなユーザが作業
できることであシ、かつ、他のユーザと相互に妨害し合
うことなく自分自身の速さで通信できることである。Ｄ
ＭＡは、どの場合にも、適切な優先度を与えることがで
きる。

ＤＲＡＭ　５のインタフェース１４は、２つの転送レジ
スタ３１および３２（図示されていない）を有する。こ
れらのレジスタは、バス６かうＤＲＡＭへ、またはその
逆に、アドレス・フィールドとデータ・フィールドを転
送するために、ＣＲＯＭメモリ２２内のマイクロ命令に
よって供給される信号と、ＤＭＡ回ｗ！ｒ１５から来る
ＲＡＳイｇ号およびＣＡＳ信号とによって、制御される
。けれども、バス６とこれらのレジスタのうちの１つを
通して転送されたアドレスへ、アドレス処理装置１０’
！ｒ−出てバス１３からメモリ５の中へ、データ全直接
に転送することもできる。

本発明Ｖこよるテスト装置が第４図に計１１１ＩＩに示
されている。

この装置はテスト・レジスタ３５と、状態レジスタ３６
と、マスク・レジスタ３γと、比較器３８と、制御論理
装置３９とを有する。テスト・レジスタ３５はテストさ
れるブロックの内部論理装義に送られる信号を発生する
ためのものであり、状態レジスタ３６はそのブロックの
内部状態を反映した信号をまとめ、マスク・レジスタ３
７は対応するブロックからＩＮＴ　＆！路上に境われな
ければならない１つまたは複数個の信号の選択を可能に
し、比較器３８はマスク・ビットとおのおのの状態信号
を結ひ付けるもので、マスクと状態との間に一致が存在
する時、ＩＮＴ信号を生じ、そして制御論理装置ｋ、３
９は時分割バス６と種々のレジスタとの間に転送信号を
生ずる。

テスト・レジスタ３５とマスク・レジスタ３７とのロー
ディングを第３図を用いて説明する。

それがテストされるブロックのインタフェース信号のテ
ストのためであっても、寸たけ１つの条務のための内部
信号の開始のためであっても、テスト・レジスタ３５お
よびマスク・レジスタ３１は、その業務筐たけテストを
記述するｃｐｕ　１によって、ロードされなければなら
ない。

このようなレジスタのローディングの工程は前記仏国特
許出願第８４　１０　３７７号に既に開示されている。

第５図は検査レジスタをロードするタイミング図である
。

ＣＰＵ　１は信号ＡＬ　、　ＥＮおよびＨ／Ｗを発生す
る。

これらの信号は動作をトリがする。

ＣＰＵからのバスは命令コードを送信し、この命令コー
ドはインタフェース７の復号器１６によって翻訳される
。

これはアクセス要求信号、Ｒｅｑ　、ＣＰＵＦを生ずる
。

この命令コードに対応するアドレスはレジスタＣＰＵ　
ＡＤＤＲ１７にロードされ、そしてデータはレジスタｃ
ｐｕ　ＤＡＴＡ　１８にロードされる。

ＣＰＵＦ信号がＤＭＡ　１５によって発生される時、第
４図の回路の制御論理装置１ｆＬ３９は命令コードを翻
訳し、そして信号ＴＳ　）　ＣＴを生ずるために書き込
み信号Ｒ／Ｗ＝０を翻訳し、そしてこの信号は時分割バ
ス６から検査レジスタ３５ヘデータを転送する。

ＣＰＵＦサイクルの実行中、時分割バス６上の多重化さ
れたコードとデータは、ｃＰＵサイクルによって前にロ
ーＶされたレジスタＣＰＵ　Ａ、ＤＤＲ１７およびＣＰ
Ｕ　ＤＡＴＡ　１８からそれぞれ来ることに注意してほ
しい。

同じ処理工程がマスク・レジスタ３１をロードするさい
にも行なわれる。命令コードが異っているので、制御回
路３９が発生するのは信号Ｔ８＞ＣＭである。

読み出しの場合には、処理工程を逆にすることによって
、テスト・レジスタ３５と、マスク・レジスタ３７と、
または状態レジスタ３６と、のうちの１つのレジスタの
内容が、時分割バス６とレジスタＣＰＵＤＡＴＡ１８と
によって、　ＣＰＵバス上に転送される。信号Ｒ／Ｗ＝
ｉは読み出しを選定する。制御論理装［３９（第４図）
によって紬訳された命令コードは信号ＣＴ＞ＴＳ　、　
ＣＭ＞ＴＲまたはＳＴ　＞　ＴＳのうちの１つの信号を
発生し、そしてこの信号は対応するレジスタの内容をパ
ス６のデータ・フィールドに転送する。

ＩＮＴ信号の発生は次のようにして得られる。

アドレス処理装置ブロック１０は１６個の状態信号ＳＴ
ｏ−８Ｔ１５を有り１、かつ、マスク・レジスタ３７（
第４図）は１６ビツトＣＭｏ−０Ｍ１５を含むと仮定す
る。

同じ指数でかつ比較器３８のＡＮＩ）ケ”−）４０で組
み合わされた信号ＳＴおよびＣＭは、それぞれ、信号Ｅ
Ｑｏ〜ＥＱ１５を生ずる。ＩＮＴ信号は、１６人力０Ｒ
）ｆ−ト４１によって、信号ＥＯｏ　−ＥＱ】５につい
て実行された論理ＯＲ動作から得られる。

もしすべてのピッ）ＣＭｏ−ＣＭ□５がゼロ・レベルで
あるならば、ＩＮＴ出力はゼロ・レベルである。

もしマスク・ビットＣＭｎがＯＮＥであるならは、対応
する信号ＳＴｎＯ形はＩＮＴ出力に転記される。

もしいくつかのマスク・ビットが論理ＯＮＢレベルにあ
るならば、デート４１のＩＮＴ’出力は、マスク・レジ
スタ３７によって選定されたすべての状態ビットの和に
対応した信号である。

おのおののブロックのＩＮＴ線路は、ハード・ワイヤー
ドＯＲ回路□ｆ＋−）４１）によって、線路ΣＩＮＴに
接続され、そしてこの線路は同じようにすべてのブロッ
クの和に対応する信号を生ずる。

信号ΣＩＮＴは１つの業務によって次のように使用され
る。

１つの業務に対し、ＣＰＵ１とこの回路と関連したメモ
リとの間のデータ転送シーケンスを停止するために、ア
ドレスとポインタとの間に同等な信号を有することが必
要である、と仮定される。

ＣＰＵ１は、アクセス・テストの番号またはプロセス・
アドレス・テストの終結で予め占められることなく、メ
モリ５（第１図）内のデータを、例えば、アドレス１０
００からアドレス１０８０へ転送しなくてはならない。

ｃｐｕ　１の入力端子に加えられた信号ΣＩＮＴはこの
プロセスを中断するであろう。

初期設定釦の間、ＣＰＵ　１はスタック２５（第６図お
よび第４図）のレジスタＰＥｌ　、　ＰＭ　１の内容を
プログラムする。第１の値は実行アドレスの終結ＰＥ１
＝１０８０であり、そして第２の値は最初の書き込みの
アドレスＰＭ１＝１０００である。

マスク・レジスタ３７は、アドレス処理装置１０のレジ
スタＰＥ　１およびＰＭ　１の内容の比較器から来る信
号ＥＱＰ　１と、およびＤＭＡブロック１５からのＣＰ
ＵＦと、を選定するようにゾログラムされる。他のマス
ク・ビットがゼロにある時、ＥＯ１３どＥＱｏ以外のす
べての信号は強制的にゼロにされ、そしてＩＮＴ信号に
何の影響も及ぼさない。

データ転送中、ＣＰＵはメモリ・アクセス・アドレスと
してポインタＰＭ：　１を選定し、そしておのおののＣ
ＰＵＦサイクルでポインタ１）Ｍｌが増分される。

アドレス１０００からアドレス１０７Ｆｆ、で、ＰＥｉ
とＰＭ　１の間に同等であることが存在しないので、信
号ＥＱＰ　１は高レベルにある。

信号ＥＱＯはＯＮＦレベルにある一ｆｆであり、工ＮＴ
とＩＮＴ　（ｓｉｃ）はＯＮＥにあるま寸である。

ＣＰＵはそのアクセスを継続する。

第６図のグラフのＡで表されたサイクルの終りにおいて
、アドレス計算ＰＭ１＝１０７Ｆ−１−１は、ＰＥ　１
　＝　ＰＭ　１　＝　１０８０であるから、ＥＯ，Ｐ　
１を印」レベルにスイッチする。

サイクルＢの間、信号ＣＰＵＦおよびＥＱＰ　１はいず
れも低Ｑレベルにあり、ＯＲデート４１のすべての入力
は低レベルにあり、そしてＩＮＴ信号は低レベルにある
。

ｃｐｕ　１はその割り込み端子に信号ΣＩＮＴ　＝　Ｑ
を受敗り、そしてデータの転送を停止する。

ＣＰＵ　１のΣＩＮＴ端子はまたテストのために使用す
ることができる。

テスト・レジスタ３５、マスク・レジスタ３７および状
態レジスタ３６は、集積回路のテスト時間を短くする目
的で、１つのブロックの論理部分装置をテストするのに
使用することができる。

第８図は、環状バッファ管理論理装置の動作を検査する
ための製麺、と処理方法の１つの例を示したものである
。

第８図はアドレス処理装置１０のレジスタ２４のスタッ
クの一部分を示したものである。このレジスタに２個の
６人力ＮＡＮＤゲート４６および４７で構成されるＲＳ
フリップ・フロップ４５が接続される。ゲート４６の第
１人力はレジスタ２４のスタックの出力ＩＥＱＮ　１　
Ｋ接続され、第２人力はテスト・レジスタ３５の出力Ｃ
Ｔ　Ｑに接続され、そして第６人力はゲート４７の出力
に接続される。

ゲート４７の第１人力はゲート４６の出力に接続され、
このデート４６の出力は状態レジスタ３６の状態人力Ｓ
Ｔ　１となる。ケゞ−ト４７の第２人力は検査レジスタ
３５の出力ＣＴ１に接続され、そして第６人力はレジス
タ２４のスタックの出力ＥＱＮ　３に接続される。

このスタックの出力ＥＱＮ　１およびＥＱ、Ｎ　３はま
た状態レジスタ３６の入力８Ｔ　４およびＳＴ　３に接
続される。

ＲＳフリップ・フロップ４５の出力はフリップ・フロッ
プ４８に接続される。フリップ・フロップ４８の他の入
力はＥＱＮ　３に接続される。フリップ・フロップ４８
の２つの出力は、信号ＳＴ　２および信号ＣＴ　２を供
給する。

環状バッファは２つのアドレス、すなわち、レジスタ・
スタック２５の開始アドレスＢＡＴと終結アドレスＢＡ
’Ｉ’Ｆ　、によって定められる。それはメモリ５（第
１図）の−部分である。使用中は、この領域を呼ひ出す
のに２つのポインタＰＭＴおよびＰＭＥＸ　（第７図）
が用いられる。

ＰＭＥＸは、　おのおのの外部チャンネルＤＭＡＥＸＴ
サイクルにおいて、バッファ内にデータを書き込むのに
使用される。

ＰＭＴは、このバッファからデータを読み出すために、
ＣＰＵによって使用される。

通常の使用では、初期設定相の間に、バッファ開始アド
レスＢＡＴが２つのポインタＰＭＴおよびＰＭＥＸに転
送される。

おのおののＥＸＴサイクルの間、ＰＭＥＸポインタは、
それがＢＡＴＥに等しくなるまで、増分される。

ＰＭＥＸ　＝　ＢＡＴＥ　（ＥＱＮ　３　＝　０　）で
ある時、ＰＭＥＸはＢＡＴＥで再ロードされ、そしてＲ
Ｓフリツゾ・フロップ４５（第８図）は状態ＳＴ１＝０
を変える。

ＰＭＴポインタのリサイクリングも同じである。

ＥＱＮ　１　＝　０はＳＴ　１　＝　１を設定する。

通常の使用の場合、ＥｘＴチャンネルはメモリにデータ
をロードし、ＰＭＥＸポインタはバッファの２つの限界
の間を進行する。そのさい、ＣＰＵ１はＰＭＴとＰＭＥ
Ｘとの間に同等であることがない（ＥＱＮ　２　＝　Ｏ
）限り、ポインタＰＭＴによってデータを呼び出す。

もし同等である場合には、このことはＰＭＴがＰＭＥＸ
に到達したことを意味し、そしてＣＰＵは停止しなけれ
ばならないことを意味する。

このブロックが異常な動作をする場合には、もしＰＭＥ
ＸがＰＭＴよりは全体的に速く進行する場合には、同等
信号ＥＱＮ　２　＝　０が再び生じ、ポインタＰＭＥＸ
は１サイク／Ｌ［（ＳＴ１＝０）にある。

バッファ容量のオーバフローがあり、それはフリップ・
フロップ４８によって指示される。

信号ＥＱＮ　２はＲＳフリップ・フロップ４５の状態を
フリップ・フロップ４８にロードスル。ＳＴ２二〇。

この出力は、信号ＣＴ　２によってのみ、「１」にリセ
ットされることができる。

この環状バッファ管理装置のテスト速度を大きくするた
めに、テスト・レジスタ３５のビットＣＴＯ，ＣＴ１．
およびＣＴ　２がＲＳフリップ・フロップ４５とフリッ
プ・フロップ４８（第８図）の状態を予め設定するため
に用いられ、一方、信号ＳＴ　１　、８Ｔ　２　ｊＳＴ
　３およびＳＴ　４はΣＩＮＴビン上で対応するマスク
・ビットによって１対１に選定される。

例えば、比較器ＥＱＮ　１　、　ＥＱＮ　２またはＥＱ
Ｎ　３をテストするために、対応するレジスタがＣＰＵ
　１　ｆたけテスト装置によって同じ値でもってロード
され、そして結果が正しいかどうかでビンΣ工ＮＴが検
査される。

ＲＳフリップ・フロップ４５の動作は次のように検査す
ることができる。

異なる値がポインタにロードされる。

ＣＴｏが１０」に設定され、モしてＣＴ　１が「１」に
設定される。

テスト装置はマスク・レジスタ３γからのマスク・ピッ
）　ＣＭ１＝ｉによって妥自化されたビンΣＩＮＴ上で
ＳＴｌ＝１を検査する。

この管理装置信号の他の状態は、異なる構成のテスト信
号を用いることによって、検査することができる。

前記テストは、１個または袂数個の信号の組み合わせで
ある信号を発生するために、ビンΣＩＮＴがプログラム
きれる方法を示しており、信号ΣＩＮ’Ｉ”は割り込み
信号としてＣＰＵ　ｉによって使用される。

回路のテスト速度を増すために、同じ装置を用いて内部
部分ブロックを活性状態にすることができる。

回路のビン上にえられる信号を用いて、例えば信号ＲＡ
ＳおよびＣＡＳと、時間基準としてＤＭＡ　ｌ　５の発
振器（第９図）を用いて、内部信号の動的挙動を、オツ
シロスコープまたはテスト装置を使って、検査するため
に、このテストおよび状態装置を用いることができる。

例えば、加獅、器の計算時間を検査することができる。

もつと詳細にいえば、ＤＭＡ　１５の列アドレスＡＩＮ
Ｔ借り（ボロー）信号を調べることができる。

この目的のために、ＤＭＡ　ｉ　５のＡＩＮＴ端子は、
テストおよび状態装置の状態レジスタ３６のビンＳＴｉ
４に接続される。

テスト装置はマスク・レジスタ３１の内容を０Ｍ１４＝
１をもってプログラムし、そしてこの信号はΣＩＮＴ線
路上のＡＩＮＴ　（＠号を妥当化する。

ＡＩＮＴを活性化するために、　テスト装置、は、ポイ
ンタを増分する、例えは、ＰＭｌをおのおののサイクル
で値Ａに増分する、１つの制御を選定する。

ＡＩＮＴがおのおののＣＰＵＦサイクルで変わるような
値を、Ａレジスタが有する。

待機時間Ｔａは、　ＤＭＡ１５の発振器を基準としてと
り、回路のビン上にえられるＲＡＳまたはＣＡＳ（第１
０図）をとることによって、ΣＩＮＴビン上上極１て容
易に検査することができる。

〔発明の効果〕

状態レジスタ３６に接続されたＮ要な信号を選択するこ
とにより、回路のビンに多数の接続を行なうことを必要
とする、または特別の実験室でのみ実行することが可能
なプローブ・テストを必要とする、ような従来の処理工
程を使用しないで、多数の内部信号を検査することがで
きる。

以上の説明に関連して更に以下の項を開示する。

（１）　　テストされる回路のおのおののブロックと結
ひついている１組のシフト・レジスタと論理回路とで構
成され、レジスタの前記組が少なくとも１つのテスト・
レジスタ３５と状態レジスタ３６とマスク・レジスタ３
７を有し、前記状態レジスタ３６がテストされるブロッ
クの出力（ＳＴＱないしＳＴ１５）に接続され、一方、
前記ブロックがその一部分である集積回路の中央処理装
ｗ、１に前記テスト・レジスタ３５と前記マスク・レジ
スタ３７および前記論理回路が接続され、および前記中
央処理装［１が共通割り込み線路（ΣＩＮＴ　）によっ
て前記ブロック１゜１０にまた接続された、集積回路の
中のブロックの動作のテスト装置。

（２）第１項において、割り込み信号ＩＮ’Ｉ”を作成
する目的のためにテストされるブロックから来る状態信
号（ＳＴ　Ｑないし８Ｔ　１５　）とマスク・レジスタ
３７によって供給されかつテストされる前記ブロックか
ら来る信号に対応したマスク信号（Ｃ’Ｍ［］ないしＣ
Ｍ　１５　）との比較器３８を前記論理回路が有し、お
よび前記比較器３８がｉｉＩ記回路のデータ・バス６に
接続された本装置の中央制御論理装置３９に前記割り込
み線路（ΣＩＮＴ　）によって接続された、集積回路の
中のブロックの動作のテスト装置。

（３）　　第２項において、前記比較器３８がテストさ
れる前記ブロック１，１０の出力と同数のＡ１１ＪＤゲ
ート４０で構成され、前記ケゞ−トのおのおのの１つの
入力がｉ■記ジブロックらの状態信号（ＳＴ　Ｑないし
ＳＴ　１５　）を受信するためのものであり、および前
記デートのおのおのの他の入力が同じ位置の前記マスク
・レジスタの出力（ＣＭＱないしＣＭ　１５　）に接続
された、集積回路の中のブロックの動作のテスト装置。

（４）第１項、第２項および第６項のいずれかにおいて
、テストきれるブロック２４の少なくとも１つの内部部
分ブロックと結びついており、かつ、対応する前記内部
部分ブロックを活性化しかつテストするための装！４５
．４８をまた有する、集積回路の中のブロックの動作の
テスト装置。

（５）第１項ないし第４項のいずれかにおいて、テスｉ
れるブロック内での信号の電気的伝搬時間を検査するた
めの装置でもある、集積回路の中のブロックの動作のテ
スト装置。

【図面の簡単な説明】

第１図はいくつかのブロックで構成され、そして本発明
のテスト装置をそれに適用することができる、集積回路
のブロック線図、第２図は第１図の回路の１つのブロッ
クに適用されるテスト装置ノ概委図、第６図は２つのブ
ロックを有し、本発明のテスト装置を備えた、集積回路
のブロック線図、第４図は第２図のテスト装置のＫｌｌ
同図第５図は本発明によるテスト装置のテスト・レジス
タ・ローディングのタイミングを示したタイミング図、
第６図はテストされる回路の中央処理装置と前記テスト
装置との間のデータ転送の例を示した図、第７図は集積
回路ブロックの一部分の動作を検査する例を示した図、
第８図は本発明の装ｆｔを用いて論理装置の動作を検査
するための回路の図、第９図は本発明のテスト装置を備
えた集積回路のブロック線図、第１０図は第８図の回路
の中のいくつかの接続点における信号の波形図。

Claims

【特許請求の範囲】

テストされる回路のおのおののブロックと結びついてい
る１組のシフト・レジスタと論理回路とで構成され、レ
ジスタの前記組が少なくとも１つのテスト・レジスタ（
３５）と状態レジスタ（３６）とマスク・レジスタ（３
７）を有し、前記状態レジスタ（３６）がテストされる
ブロックの出力（ＳＴ０ないしＳＴ１５）に接続され、
一方、前記ブロックがその一部分である集積回路の中央
処理装置（１）に前記テスト・レジスタ（３５）と前記
マスク・レジスタ（３７）および前記論理回路（３８、
３９）が接続され、および前記中央処理装置（１）が共
通割り込み線路（ΣＩＮＴ）によつて前記ブロック（７
、１０）にまた接続された、集積回路の中のブロックの
動作のテスト装置。