[go: up one dir, main page]

JPH10209210A - 半導体装置及びその製造方法並びにその検査方法 - Google Patents

半導体装置及びその製造方法並びにその検査方法

Info

Publication number
JPH10209210A
JPH10209210A JP9008047A JP804797A JPH10209210A JP H10209210 A JPH10209210 A JP H10209210A JP 9008047 A JP9008047 A JP 9008047A JP 804797 A JP804797 A JP 804797A JP H10209210 A JPH10209210 A JP H10209210A
Authority
JP
Japan
Prior art keywords
bump
electrode
semiconductor device
bump electrodes
electrode pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9008047A
Other languages
English (en)
Inventor
Atsushi Ono
敦 小野
Yasunori Senkawa
保憲 千川
Makoto Isada
誠 諫田
Norimitsu Futae
則充 二江
Satoru Tone
覚 刀根
Motoji Shioda
素二 塩田
裕一 ▲吉▼田
Yuichi Yoshida
Akio Inohara
章夫 猪原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP9008047A priority Critical patent/JPH10209210A/ja
Priority to TW086118537A priority patent/TW370695B/zh
Priority to US08/989,328 priority patent/US6525422B1/en
Priority to KR1019970069411A priority patent/KR100260344B1/ko
Priority to CN98104274A priority patent/CN1114946C/zh
Publication of JPH10209210A publication Critical patent/JPH10209210A/ja
Priority to US10/282,054 priority patent/US6933607B2/en
Priority to US10/283,212 priority patent/US7005741B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【課題】 バンプ電極形成の歩留り、及びバンプ電極接
続の信頼性を向上すると共に、電極パッドピッチを微細
化することを可能とする。 【解決手段】 半導体基板上に複数の電極パッド３を並
設し、該電極パッド３上の各々に２分割したバンプ電極
６ａ・６ｂを形成する。バンプ電極６ａ・６ｂは、上記
電極パッド３の並設方向に対して直交する方向に一列に
配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バンプ電極を有す
る半導体装置及びその製造方法並びにその検査方法に関
すると共に、上記半導体装置を実装した液晶表示装置、
回路基板、及びテープキャリアパッケージ（以下、ＴＣ
Ｐと略称する）に関するものである。
【０００２】
【従来の技術】液晶表示装置、回路基板、あるいはＴＣ
Ｐに、半導体装置を電気的に接続する方法として、半導
体装置の電極端子にバンプ電極を設けて、それを用いて
直接接続するワイヤレスボンディング方式がある。
【０００３】具体的に、半導体装置としての液晶ドライ
バチップが液晶パネルへ直接フェイスダウンボンディン
グされたチップオングラス（以下、ＣＯＧと略称する）
方式の液晶表示装置を例に挙げて説明する。このＣＯＧ
方式には、液晶ドライバチップと液晶パネルとを、導電
ペーストで接続するペーストＣＯＧ方式と、異方性導電
膜（以下、ＡＣＦと略称する）で接続するＡＣＦ−ＣＯ
Ｇ方式との２種類がある。
【０００４】図１３（ａ）に示すように、液晶ドライバ
チップＡ’は、半導体基板１０１上に絶縁膜１０２、電
極パッド１０３、及び開口部を有する保護膜１０４がこ
の順に積層され、バリアメタル１０５を介して上記開口
部にバンプ電極１０６が形成されてなる。また、上記液
晶ドライバチップＡ’が実装される液晶パネルＢ’は、
ガラス基板１０９上に導電パターン１１０及び保護膜１
１１がこの順に積層されてなる。
【０００５】ペーストＣＯＧ方式は、上記液晶ドライバ
チップＡ’のバンプ電極１０６に導電ペースト１１２を
塗布した後、液晶パネルＢ’ヘフェイスダウンボンディ
ングを行い、導電ペースト１１２を熱硬化させることに
より、バンプ電極１０６と導体パターン１１０の入出力
端子とが接続される方式である。
【０００６】一方、ＡＣＦ−ＣＯＧ方式は、図１３
（ｂ）に示すように、液晶ドライバチップＡ’と液晶パ
ネルＢ’との間に、バインダー樹脂１０７と導電粒子１
０８とからなるＡＣＦを挟み込むことにより、導電粒子
１０８を介して、バンプ電極１０６と導体パターン１１
０の入出力端子とが接続される方式である。
【０００７】しかしながら、上記ＣＯＧ方式は、液晶ド
ライバチップを液晶パネルに直接フェイスダウンボンデ
ィングするため、パネル実装を行ったときに、バンプ欠
落やバンプ高さ異常等のバンプ不良に関連した実装不良
が発生するという問題がある。
【０００８】また、ＣＯＧ方式は、バンプ電極を接合す
る相手がガラスのような硬い物であることから液晶ドラ
イバチップ内のバンプ高さバラツキが問題となる。例え
ば、ＡＣＦ−ＣＯＧ方式の場合、ＡＣＦ中に混入されて
いる導電粒子の粒径は平均３〜５μｍであるため、隣り
合うバンプ電極の高さのギャップが導電粒子の粒径以上
あると接続不良を生じる。また、ペーストＣＯＧ方式の
場合でも、隣り合うバンプ電極の高さのギャップが、塗
布するペースト厚よりも大きい場合は接続不良を生じ
る。
【０００９】ＣＯＧ方式においては、接触抵抗の増加対
策、あるいは突発的なバンプ不良による接触不良対策と
して、電源端子及び入力端子を多端子にすることが一般
的に行われているが、出力端子についてはスペースがな
いこともあり多端子構成はとられていない。
【００１０】そのため、出力側端子のバンプ電極が、１
つでも欠落していたり、隣接のバンプ電極よりも極端
（導電粒子径以上）に低かったりすると、ライン欠陥等
のパネル表示不良が発生し、リペアもしくは廃棄処分と
しなければならない。
【００１１】このような問題は、ＣＯＧ方式の液晶表示
装置だけでなく、プリント基板もしくはセラミック基板
等の基板本体に半導体チップがフェイスダウンボンディ
ングされた回路基板に関しても生じる。これも、バンプ
電極を接合する基板本体が硬いためである。
【００１２】また、ＴＣＰに関しては、インナーリード
がフレキシブルであることと、バンプ電極とインナーリ
ードにメッキされたＳｎとが共晶を作りインナーリード
がバンプ電極内に沈み込むこととにより、他のフェイス
ダウンボンディング方式と比較して有利ではあるが、バ
ンプ欠落や著しいバンプ高さギャップが生じた場合に
は、やはり接続不良が生じる。
【００１３】以上のような問題に対して、実開平３−５
６１３６号公報には、図１４に示すように、正方形の接
続端子（電極パッド）２０６上に、４分割された金バン
プ（バンプ電極）２０６ａ・２０６ｂ・２０６ｃ・２０
６ｄを形成した圧接用バンプの構成が開示されている。
この構成では、半導体チップを金バンプ周辺の光硬化性
樹脂を介して相手側基板端子に圧接するので、金バンプ
を４分割することによって、金バンプ２０６ａ・２０６
ｂ・２０６ｃ・２０６ｄと基板端子との間に樹脂が残留
して接続不良となる確率を低くしている。
【００１４】
【発明が解決しようとする課題】しかしながら、上記実
開平３−５６１３６号公報に記載の構成では、バンプ電
極を行列双方向に複数に分割しているため、電極パッド
ピッチ、即ち配線ピッチを小さくすることができないと
いう問題を有している。
【００１５】また、実開平３−５６１３６号公報に示さ
れているような、半導体チップに転写バンプ用基板から
なるバンプ電極を直接転写する場合には、電極パッドピ
ッチが１００μｍ以下への適用は困難であり、半導体チ
ップの微細化が進み、電極パッドピッチが５０〜８０μ
ｍとなった現在では実用は困難である。
【００１６】このことは、一般的な転写バンプが、テー
プキャリアのインナーリード先端にバンプ電極を転写
し、さらにそれを半導体チップの電極パッドにインナー
リードボンディングする方式であり、この方式はウェハ
ーバンププロセスを必要としない利点があるが、機械的
な接続を２度繰り返すことにより、電極パッドピッチ１
００μｍ以下への使用が精度的に困難であることと同様
である。従って、機械的な接続を行うことと、１チップ
毎にしか転写できないことを考慮に入れると、転写バン
プ方式よりもウェハーバンププロセスにてバンプ電極を
半導体チップの電極パッド上に形成するウェハーバンプ
方式の方が精度・量産性ともに優れている。
【００１７】尚、バンプ電極の分割に関しては、熱応力
の発生軽減を目的としてバンプ電極を４分割した構成が
特開平５−１３４１８号公報、及び特開平７−５８１１
２号公報に開示されている。
【００１８】しかし、これらの公報には、バンプ欠落等
の不良率低減を目的とした２分割バンプ電極や実装構造
については開示されていない上、配線ピッチに関する記
載もない。特に、特開平５−１３４１８号公報に記載の
構成はバンプ電極上に半田層を設けるものであり、１つ
でもバンプ電極が欠落すれば半田層を目的の形状に形成
することができなくなるので、この構成ではバンプ不良
を低減することはできないことがわかる。また、特開平
７−５８１１２号公報に記載の構成ではダイオード素子
の場合についての記載しかないため、配線ピッチに関す
る発想がないことがわかる。
【００１９】本発明は、上記従来の問題点を解決するた
めになされたもので、その目的は、各電極パッド上に配
置される複数のバンプ電極を、電極パッドの並設方向に
直交する方向に一列に並べることにより、バンプ欠落等
の不良率を低減すると共に電極パッドピッチを小さくす
ることができる半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載の半導体装置は、半導体
基板上に複数の電極パッドを並設し、該電極パッド各々
の上に複数のバンプ電極を形成してなる半導体装置にお
いて、上記各電極パッド上の複数のバンプ電極は、上記
電極パッドの並設方向に対して直交する方向に一列に配
置されていることを特徴としている。つまり、上記複数
のバンプ電極は、各電極パッドにおいて、単一の一列の
みを形成するように配置される。
【００２１】上記の構成によれば、バンプ電極が１つの
電極パッドに対して複数に分割されているので、単一の
バンプ電極の場合に比べて、バンプ電極が不良となる確
率が低くなる。即ち、単一のバンプ電極の場合には、バ
ンプ欠落、あるいは隣接するバンプ電極との間に著しい
バンプ高さギャップが生じると、半導体装置を実装した
ときに単一のバンプ電極では接続不良となってしまう
が、複数のバンプ電極の場合には、例え複数の内のいく
つかにバンプ欠落やバンプ高さギャップが生じたとして
も、少なくとも１つのバンプ電極が接続していれば、接
続不良とはならない。これにより、半導体装置の実装時
の接続不良率を大幅に低減することができる。この結
果、バンプ電極形成の歩留りの向上、及び接続の信頼性
の向上が可能となる。
【００２２】さらに、複数のバンプ電極は電極パッドの
並設方向に対して直交する方向に一列に並べられている
ので、電極パッド間の間隔を極限まで狭くすることがで
きる。従って、電極パッドピッチを小さくできるので、
半導体装置を微細化することが可能となる。
【００２３】また、請求項２に記載の通り、上記電極パ
ッドが、上記電極パッドの並設方向の幅が、該並設方向
に直交する方向の幅に対して短い構成としてもよい。
【００２４】請求項３に記載の通り、上記各電極パッド
上の複数のバンプ電極が、互いに同一形状の接続面を有
する構成としてもよい。
【００２５】請求項４に記載の通り、各電極パッド上の
バンプ電極の個数を３つ以上とすることも可能である
が、各バンプ電極の面積を最大にし、かつ電極パッドの
面積を最小とするためには２つが望ましい。
【００２６】請求項５に記載の通り、バンプ電極が２つ
の場合には、上記電極パッドにおける、電極パッドの並
設方向の幅と、該並設方向に直交する方向の幅とが、ほ
ぼ１対２の割合である構成としてもよい。
【００２７】請求項６に記載の通り、上記各電極パッド
上の複数のバンプ電極の内の少なくとも１つが、テスト
プローブ可能な接続面を有する構成としてもよい。
【００２８】請求項７に記載の通り、上記各電極パッド
と複数のバンプ電極との間に開口部が形成された保護膜
を有し、該開口部が複数のバンプ電極と同数形成されて
いる構成としてもよい。
【００２９】請求項８に記載の通り、上記電極パッドが
層間絶縁膜を挟んだ多層メタル構造であり、上記層間絶
縁膜の開口サイズが上記複数のバンプ電極を合わせて１
つと見なしたときの外周サイズよりも大きく形成される
構成としてもよい。
【００３０】また、請求項９に記載の通り、請求項１に
記載の半導体装置を、液晶パネル上に形成された導体パ
ターンの入出力端子上にフェイスダウンボンディングに
より接続することにより液晶表示装置を設けてもよい。
【００３１】請求項１０に記載の通り、請求項１に記載
の半導体装置を、プリント基板あるいはセラミック基板
等の基板上に形成された導体パターン上にフェイスダウ
ンボンディングにより接続することにより回路基板を設
けてもよい。
【００３２】請求項１１に記載の通り、請求項１に記載
の半導体装置が、デバイスホールを有する絶縁性フィル
ム上に形成された導体パターンと一体に形成され上記デ
バイスホールに延在突出する導体リードに接続すること
によりテープキャリアパッケージを設けてもよい。
【００３３】また、請求項１２に記載の半導体装置の製
造方法は、半導体基板上の各電極パッドに複数のバンプ
電極を形成してなる半導体装置の製造方法において、電
極パッドが形成された半導体基板上に、バンプ電極形成
用マスクとなるフォトレジストを、形成すべきバンプ電
極の厚さよりも厚くパターニングする工程と、バンプ電
極形成用金属を電極パッドにメッキし、上記フォトレジ
ストの厚さよりも薄い厚さのストレートウォール状のバ
ンプ電極を形成する工程とを有することを特徴としてい
る。
【００３４】上記の製造方法によれば、１つの電極パッ
ドに対して複数のバンプ電極を形成するときに、フォト
レジストを形成すべきバンプ電極の厚さよりも厚くパタ
ーニングしているので、複数のバンプ電極を各々ストレ
ートウォール状のバンプ電極とすることができる。これ
により、メッキ時における複数のバンプ電極相互の影響
をなくすことができ、バンプ電極形成の歩留りを大きく
改善することが可能になる。
【００３５】さらに、請求項１３に記載の半導体装置の
検査方法は、半導体基板上の各電極パッドに複数のバン
プ電極を形成してなる半導体装置の検査方法であって、
上記複数のバンプ電極の内、半導体基板において最も内
部側に形成されたバンプ電極にテストプローバを当接さ
せて電気的特性検査を行うことを特徴としている。
【００３６】上記の検査方法によれば、テストプローバ
の加圧に異常が生じた場合等でも、それによるバンプ形
状の変形等を半導体基板のより内部側に形成されたバン
プ電極のみに限定でき、外側のバンプ電極には何ら影響
を及ぼさないようにできることから、テストプローバに
よる検査時の機械的な力によるバンプ形状不良を最小限
に抑えることが可能になる。
【００３７】
【発明の実施の形態】本発明の実施の一形態について図
１ないし図１２に基づいて説明すれば、以下の通りであ
る。尚、本実施形態では、半導体装置としての半導体チ
ップをＡＣＦ−ＣＯＧ方式で実装した液晶表示装置につ
いて説明する。
【００３８】図２（ａ）は、液晶表示装置の半導体チッ
プ実装部分の断面図である。半導体チップＡは、半導体
基板１上に絶縁膜２、電極パッド３、及び開口部４ａ
（図３（ｂ）参照）を有する保護膜４がこの順に積層さ
れ、バリアメタル５を介してバンプ電極６の外周より若
干小さい上記開口部４ａにバンプ電極６が形成されてな
る。このバンプ電極６は、半導体チップＡの内部側とエ
ッジ側とに２分割されたバンプ電極６ａ・６ｂにより構
成されている。
【００３９】一方、液晶パネルＢは、ガラス基板９と、
ガラス基板９上に形成された導電パターン１０と、保護
膜１１とからなり、半導体チップＡの電極パッド３がバ
ンプ電極６ａ・６ｂを介して導電パターン１０の入出力
端子上にフェイスダウンボンディングにて接続される。
【００４０】即ち、上記液晶表示装置は、半導体チップ
Ａと液晶パネルＢとの間に、バインダー樹脂７と導電粒
子８とからなるＡＣＦを挟み込むことにより、導電粒子
８を介して、バンプ電極６と導体パターン１０の入出力
端子とが接続されてなる。
【００４１】ここで、図１の平面図に示すように、上記
電極パッド３は、半導体チップＡのエッジラインに沿っ
て複数個並設されており、電極パッド３の形状は、電極
パッド３の並設方向の幅が該並設方向に直交する方向の
幅よりも短く、約１対２の割合になるように形成されて
いる。
【００４２】また、バンプ電極６ａ・６ｂにおける前記
液晶パネルＢの導電パターン１０との接続面は互いに同
一形状であり、ここでは正方形に形成されている。この
とき、バンプ電極６ａ・６ｂの接続面は、各々テストプ
ローブ可能な面積となっている。
【００４３】次に、上記半導体チップＡの実施例につい
て説明する。図１に示すように、１つの電極パッド３上
に２分割されたバンプ電極６ａ・６ｂを有するサンプル
を形成した。このとき、電極パッド３は、電極パッド３
の並設方向の幅が４０μｍであり、該並設方向に直交す
る方向の幅が７５〜８０μｍであった。また、バンプ電
極６ａ・６ｂは、その接続面が３０μｍ×３０μｍの正
方形であり、互いに５〜１０μｍの間隔をあけて配置し
た。
【００４４】これによれば、上記サンプルのバンプ電極
３の形成は一般的なウェハーバンプ方式にて行ったが、
特に問題なく分割したバンプ電極６ａ・６ｂを形成する
ことができた。
【００４５】また、上記バンプ電極６ａ・６ｂの接続面
は、各々３０μｍ×３０μｍ程度の大きさとしたが、こ
の大きさは、現在、ウェハー段階での電気特性検査用の
プローブ針（テストプローバ）が良好にコンタクトを行
うことができる最小の大きさである。また、９０μｍ2
という面積（正方形でなくともよい）は、現在、３〜５
μｍの導電粒子８（図２参照）がバンプ電極６ａ・６ｂ
上に乗るために充分な面積であり、バンプ電極６が片側
になった場合でも充分に接続を維持できる最小の大きさ
でもある。
【００４６】従って、バンプ電極６ａ・６ｂの接続面を
各々３０μｍ×３０μｍ程度に形成したことによって、
良好な接続性が得られ、結果として実装の信頼性が向上
したことが確認された。さらに、上記接続面の構成によ
り、電極パッドピッチを５０μｍまで小さくすることが
できた。
【００４７】また、比較サンプルとして、バンプ電極の
形状以外は上記と同様のものを形成した。比較サンプル
のバンプ電極は、その接続面が３０μｍ×７０μｍの長
方形であり、分割されていないものとした。
【００４８】これによれば、バンプ電極形成後の電気特
性検査に関しても歩留り等に比較サンプルとの差はなか
った。さらに、ウェハーを各チップにダイシングした後
の目視検査においては、分割した２個のバンプ電極６ａ
・６ｂが同時に形状異常となっているものはなかった。
【００４９】上記サンプル及び比較サンプルをそれぞれ
１４７０チップずつ液晶パネル上にＡＣＦ−ＣＯＧ方式
にて実装した結果、比較サンプルはバンプ形状異常によ
る不良が１．０２％発生したが、本実施例のサンプルに
関しては不良の発生はなく、バンプ電極を２分割にする
ことによってバンプ形成異常による実装不良の撲滅が図
れたことが確認された。
【００５０】次に、上記半導体チップＡの製造方法を図
１１及び図１２に基づいて説明する。
【００５１】図１１（ａ）に示すように、まず、半導体
基板１上に、ＳｉＯ2 等からなる絶縁膜２を例えばＣＶ
Ｄにより形成し、ＡｌあるいはＡｌ−Ｓｉ等からなる電
極パッド３を厚さ０．５〜１．１μｍに形成した後、Ｓ
ｉＯ2 、ＳｉＮ、もしくはＰＳＧ（燐シリケートグラ
ス）等からなる保護膜４を厚さ０．５〜１．０μｍに形
成する。その後、保護膜４をパターニングして開口部４
ａを設ける。
【００５２】次に、図１１（ｂ）に示すように、Ｔｉ／
Ｗ、Ｔｉ、Ｃｒ、あるいはＮｉ等からなるバリアメタル
５をスパッタまたは蒸着にて厚さ０．１〜０．５μｍに
形成する。
【００５３】その後、図１１（ｃ）に示すように、形成
すべきバンプ電極６ａ・６ｂの厚さよりも数μｍ〜５μ
ｍ程度厚くなるように、バリアメタル５上にフォトレジ
スト１４を５〜３０μｍ塗布し、露光・現像することに
よってバンプ電極６ａ・６ｂを形成べき部分のみを開口
させる。即ち、フォトレジスト１４には、２つの開口部
１４ａ・１４ｂが形成されることになる。ここで、分割
部分１４ｃは、形成すべきバンプ電極６ａ・６ｂを分離
するためのもので、例えばバンプ電極６ａと６ｂとの間
隔が数μｍ〜１０μｍ程度となるようにパターニングさ
れる。尚、この分割部分１４ｃは、バンプ電極６ａ・６
ｂが互いに分離可能であるならば、上記間隔よりも狭く
なるようにパターニングしてもよい。
【００５４】図１２（ａ）に示すように、開口部１４ａ
・１４ｂにＡｕメッキを行い、バンプ電極６ａ・６ｂを
形成する。このとき、Ａｕメッキは、レジストの膜厚よ
りも低くし、側壁がストレートウォールを形成するもの
が好ましい。
【００５５】図１２（ｂ）に示すように、前記フォトレ
ジスト１４を除去した後、バリアメタル５の不要部分を
エッチングにて除去することにより、バンプ電極６ａ・
６ｂと接する箇所にのみバリアメタル５が残るようにす
る。
【００５６】このように形成されたウェハーをダンシン
グして、前述の半導体チップＡを形成する前に、ウェハ
ー段階で電気的特性検査を行う。この検査方法は、例え
ば図２（ａ）を参照すると、半導体基板１において最も
内部側（チップのエッジから最も遠い方）に形成された
バンプ電極６ａにテストプローブ針を当接させて電気的
特性検査を行う。
【００５７】これによって、テストプローブ針の加圧に
異常が生じた場合等でも、それによるバンプ形状の変形
等を半導体基板１のより内側に形成されたバンプ電極６
ａのみに限定でき、外側のバンプ電極６ｂには何ら影響
を及ぼさないようにできることから、テストプローブ針
による検査時の機械的な力によるバンプ形状不良を最小
限に抑えることが可能となる。
【００５８】以上のように、本実施形態の半導体基板１
上の各電極パッド３にバンプ電極６ａ・６ｂを形成して
なる半導体チップＡの製造方法は、バンプ電極形成用マ
スクとなるフォトレジスト１４を、形成すべきバンプ電
極６ａ・６ｂの厚さよりも厚くパターニングする工程
と、バンプ電極形成用金属を各電極パッド３にメッキ
し、上記フォトレジスト１４の厚さよりも薄い厚さのス
トレートウォール状のバンプ電極６ａ・６ｂを形成する
工程とを有している。
【００５９】上記の製造方法によれば、１つの電極パッ
ド３に対して２つのバンプ電極６ａ・６ｂを形成すると
きに、バンプ電極６ａ・６ｂをストレートウォール状に
することにより、メッキ時における複数（ここでは２
つ）のバンプ電極相互の影響をなくすことができ、バン
プ電極形成の歩留りを大きく改善することができる。こ
れに対して、フォトレジストの膜厚を形成すべきバンプ
電極よりも薄く塗布すると、マッシュルーム状のバンプ
電極が形成され、この場合には、複数のバンプ電極が相
互に接触して影響し合うことがある。それによって、複
数のバンプ電極を歩留りよく形成できず、従来技術と同
様な問題が起こることがある。
【００６０】また、本実施形態における半導体チップＡ
は、半導体基板１上に複数の電極パッド３を並設し、各
電極パッド３上に２分割されたバンプ電極６ａ・６ｂを
形成しており、このバンプ電極６ａ・６ｂが電極パッド
３の並設方向に対して直交する方向に一列に配置されて
なる構成である。
【００６１】この構成によれば、図２（ｂ）（ｃ）に示
すように、例えば、バンプ電極６ｂが欠落したり、バン
プ電極６ｂのバンプ高さが著しく低い場合でも、バンプ
電極６ａにより、半導体チップＡと液晶パネルＢとの接
続は維持される。これは、バンプ電極６ａに不具合が生
じた場合も同様であり、その場合にはバンプ電極６ｂに
より液晶パネルＢとの接続は維持される。
【００６２】このように、本実施形態では、分割された
片方のバンプ電極にバンプ欠落や著しいバンプ高さギャ
ップが生じて接続不良が起こった場合でも、残ったもう
一方のバンプ電極により正常な接続を維持することがで
きる実装構造が得られる。そして、２分割したバンプ電
極６ａ・６ｂの両者が同時にバンプ形状異常となる確
率、例えば先に述べたように分割しないときの実装不良
が１．０２％とすると、出力数が２４０のチップにおい
て、同一電極パッド上の分割した２個のバンプ電極両方
が同時に不良になる確率は、１．０２×１．０２×１／
２４０＝０．４ｐｐｍとなり、バンプ電極を分割しない
場合と比較して、実装時の不良率を大幅に低減すること
が可能となる。
【００６３】さらに、バンプ電極６ａ・６ｂは電極パッ
ド３の並設方向に対して直交する方向に一列に並べられ
ているので、電極パッド３間の間隔を極限まで狭くする
ことができる。従って、電極パッドピッチを小さくでき
るので、半導体チップＡを微細化することが可能とな
る。
【００６４】また、電極パッド３は、電極パッド３の並
設方向の幅が、該並設方向に直交する方向の幅に対して
短いので、電極パッドピッチをさらに小さくでき、多数
の電極パッド３を並設する集積回路のチップサイズを低
減できる。この結果、より多数の端子数を持つ集積回路
等の半導体チップＡを実現できる。
【００６５】さらに、バンプ電極６ａ・６ｂは、互いに
同一形状の接続面を有するので、メッキ時におけるメッ
キ厚のバラツキを低減できる。
【００６６】また、バンプ電極６ａ・６ｂの個数は２個
であるため、電極パッド３の並設方向に直交する方向の
幅を最小にすることができる。この結果、配線部の占有
面積を可能な限り低減することができ、より半導体チッ
プＡの縮小化を図ることが可能となる。
【００６７】ここで、バンプ電極６ａ・６ｂの個数を２
つとした場合に、電極パッド３の並設方向の幅と、該並
設方向に直交する方向の幅とが、ほぼ１対２の割合とな
るように電極パッド３を形成しているので、電極パッド
面積を最小にすることができ、チップサイズを低減でき
る。
【００６８】また、バンプ電極６ａ・６ｂの少なくとも
一方がテストプローブ可能な接続面を有しているので、
プローブ針の良好なコンタクト性が得られる。この結
果、ウェハー段階で電気的特性を検査するデバイス検査
が可能となり、組立コストを大きく低減できる。
【００６９】尚、本実施形態では、分割されたバンプ電
極６ａ・６ｂを電極パッド３上に形成するときに、図３
（ｂ）に示すように、保護膜４に１つの開口部４ａを形
成することにより、バンプ電極６ａ・６ｂの分割部分で
電極パッド３が剥き出しになる構成としたが、図３
（ａ）に示す構成としてもよい。即ち、保護膜４にバン
プ電極６ａ・６ｂと同数（ここでは２つ）の開口部４ａ
1 ・４ａ2 を形成することによって、バンプ電極６ａ・
６ｂの分割部分にも保護膜４が形成される構成、言い換
えれば、分割部分において電極パッド３が剥ぎ出しにな
らない構成とする。
【００７０】この場合には、電極パッド３の剥き出し部
分がなくなるので、バンプ形成工程のバリアメタル５を
エッチングするときに電極パッド３が溶けるのを防止す
ることが可能になり、さらには実装後に電極パッド３が
腐食するのを防止することもできる。これにより、接続
の信頼性が向上する。
【００７１】また、本実施形態では、電極パッド３が単
層の構造としたが、電極パッド部が、下層電極パッド３
ａ、層間絶縁膜３ｂ、及び上層電極パッド３ｃからなる
多層メタル構造としてもよい（図４（ａ）参照）。ここ
で、層間絶縁膜３ｂの開口サイズをバンプ電極６の外周
サイズよりも大きく形成する方が好ましく、さらにバン
プ電極６の外周サイズよりも上層電極パッド３ｃと保護
膜４との厚みＴ程度大きく形成するのが望ましい。例え
ば、厚みＴは２μｍ程度である。
【００７２】この構成により、層間絶縁膜３ｂの開口壁
における段差がバンプ電極６ａ・６ｂに影響することな
く、接続面がフラットなバンプ電極６ａ・６ｂを形成す
ることができ、接続の信頼性を向上することができる。
これに対して、図４（ｂ）に示すように、層間絶縁膜３
ｂ’の開口サイズがバンプ電極６’の外周サイズよりも
小さい場合には、開口壁に起因する段差がバンプ電極６
ａ’・６ｂ’の接続面上に出現してしまう。また、上層
電極パッド３ｃ’及び保護膜４’の厚みも、バンプ電極
６ａ’・６ｂ’の接続面の形状に影響している。
【００７３】尚、本実施形態では、半導体チップＡをＡ
ＣＦ−ＣＯＧ方式で実装した液晶表示装置について説明
したが、半導体チップＡをペーストＣＯＧ方式で実装し
てもよい。しかしながら、製造工程の簡略化及びコスト
ダウンの観点からＡＣＦ−ＣＯＧ方式の方が好ましい。
【００７４】また、液晶表示装置だけでなく、図５
（ａ）（ｂ）に示すように、半導体チップＡをプリント
基板やセラミック基板等の基板Ｃに、ＡＣＦ（バインダ
ー樹脂７及び導電粒子８）やペースト１２で実装した回
路基板とすることもできる。この基板Ｃは、基板２１
と、基板２１上に形成された導電パターン２２と、保護
膜２３とからなり、半導体チップＡの電極パッド３がバ
ンプ電極６ａ・６ｂを介して導電パターン２２の入出力
端子上にフェイスダウンボンディングにより接続され
る。さらに、図６に示すように、半導体チップＡをテー
プキャリアＤに実装したＴＣＰとしてもよい。このテー
プキャリアＤは、デバイスホールを有する絶縁性フィル
ム３３上に導体パターン３１が接着剤３２を介して接着
形成され、上記デバイスホールには上記導体パターン３
１と一体に形成される導体リード３１ａが延長突出して
なるものである。上記回路基板やＴＣＰのどちらの場合
も、前記の液晶表示装置と同様の効果を得ることができ
る。
【００７５】尚、本実施形態では、図７（ａ）に示すよ
うに、バンプ電極６ａ・６ｂの接続面は各々正方形とし
たが、長方形でもよい。また、バンプ電極のバンプコー
ナー部分を２箇所ずつ、バンプ電極の分割部分に対して
対称となるように切りかきを入れたバンプ電極４１ａ・
４１ｂ（図７（ｂ）参照）、バンプ電極のバンプコーナ
ー部分を４箇所ずつ削除して、各々の接続面形状が８角
形となるように形成したバンプ電極４２ａ・４２ｂ（図
７（ｃ）参照）、あるいはバンプ電極の接続面形状が円
や楕円になるように形成したバンプ電極４３ａ・４３ｂ
（図７（ｄ）参照）としてもよい。
【００７６】また、２分割されたバンプ電極の形状は、
互いに同一のものとしてもよいが、１つの電極パッド上
に形成されるバンプ電極の接続面形状を異なるものと
し、例えば図８に示すように、接続面が四角形のバンプ
電極４４ａと、接続面の円形のバンプ電極４４ｂとから
なるバンプ電極にすることも可能である。
【００７７】さらに、本実施形態では電極パッドは長方
形としたが、例えばバンプ電極のバンプコーナー部分が
カットされて曲線状となっているバンプ電極４５ａ・４
５ｂの場合には、パッドのコーナーを上記同様にカット
した電極パッド４５としたり（図９（ａ）参照）、パッ
ドの短辺を曲線状とした電極パッド４７としてもよい
（図９（ｃ）参照）。また、例えばバンプ電極の接続面
を円形としたバンプ電極４６ａ・４６ｂの場合には、電
極パッドピッチに余裕があれば、楕円形に形成した電極
パッド４６とすることもできる（図９（ｂ）参照）。
【００７８】このように、バンプ電極の接続面形状ある
いは電極パッドの形状は、半導体チップを実装する相手
側の導体パターンや導体リードに最も適した形状とすれ
ばよく、これによって接続信頼性を向上させることがで
きる。また、接続面形状を相手側に適した形状にするこ
とにより、バンプ電極材料の削減を図ることも可能とな
る。バンプ電極材料は高価なＡｕを使用するため、材料
の削減はコスト低減に繋がる。
【００７９】尚、本実施形態では、１つの電極パッド上
のバンプ電極の個数を２つとしたが、３つ以上とするこ
とも可能である（図１０参照）。しかしながら、例えば
３つのバンプ電極４８ａ・４８ｂ・４８ｃを配置する場
合には、電極パッド４８の面積も必然的に大きくしなけ
ればならないため、半導体チップ内での電極パッドの占
有面積を最小とするためにはバンプ電極の個数は２つが
望ましい。また、前述の通り、不良発生率の面からもバ
ンプ電極は２分割で十分である。
【００８０】ここで、前記従来技術として説明したよう
に、従来では熱応力の発生軽減を目的としてバンプ電極
を４分割した構成があったが、この場合には、熱応力に
対する力の分散及び実用性の観点から４分割が優位であ
ると考えられる。しかし、本願発明の特に液晶表示装置
においては、１チップに対する電流は微小であるので、
熱応力の発生を考慮する必要はない。また、液晶表示装
置では、微細化が特に重要であり、配線ピッチを小さく
することが非常に重要であるため、バンプ電極を２分割
にすることはより好ましい構成である。
【００８１】
【発明の効果】以上のように、本発明の請求項１に記載
の半導体装置は、各電極パッド上の複数のバンプ電極
は、上記電極パッドの並設方向に対して直交する方向に
一列に配置されている構成である。
【００８２】これにより、半導体装置の実装時の接続不
良率を大幅に低減することができ、バンプ電極形成の歩
留りの向上、及び接続の信頼性の向上が可能となる。さ
らに、電極パッドピッチを小さくできるので、半導体装
置を微細化することが可能となるという効果を奏する。
【００８３】請求項２に記載の半導体装置は、請求項１
に記載の構成に加えて、上記電極パッドが、上記電極パ
ッドの並設方向の幅が、該並設方向に直交する方向の幅
に対して短い構成である。
【００８４】これにより、半導体基板上の電極パッドピ
ッチをさらに小さくでき、多数の電極パッドを並設する
集積回路のチップサイズを低減でき、結果としてより多
数の端子数を持つ集積回路等の半導体装置を実現できる
という効果を奏する。
【００８５】請求項３に記載の半導体装置は、請求項１
又は２に記載の構成に加えて、上記各電極パッド上の複
数のバンプ電極が、互いに同一形状の接続面を有する構
成である。
【００８６】これにより、メッキ時におけるメッキ厚の
バラツキを低減できるという効果を奏する。
【００８７】請求項４に記載の半導体装置は、請求項１
ないし３の何れかに記載の構成に加えて、上記各電極パ
ッド上の複数のバンプ電極の個数が２である構成であ
る。
【００８８】これにより、請求項１に記載の効果を有し
つつ、かつ電極パッドの並設方向に直交する方向の幅を
最小にすることができる。この結果、配線部の占有面積
を可能な限り低減することができ、半導体装置の縮小化
を図ることが可能となるという効果を奏する。
【００８９】請求項５に記載の半導体装置は、請求項４
に記載の構成に加えて、上記電極パッドにおける、電極
パッドの並設方向の幅と、該並設方向に直交する方向の
幅とが、ほぼ１対２の割合である構成である。
【００９０】これにより、各電極パッド上のバンプ電極
の個数を２つとした場合に、最小の電極パッド面積とす
ることができ、チップサイズを低減できるという効果を
奏する。
【００９１】請求項６に記載の半導体装置は、請求項１
ないし５の何れかに記載の構成に加えて、上記各電極パ
ッド上の複数のバンプ電極の内の少なくとも１つが、テ
ストプローブ可能な接続面を有する構成である。
【００９２】これにより、ウェハー段階でのデバイス検
査が可能となり、組立コストを大きく低減できるという
効果を奏する。
【００９３】請求項７に記載の半導体装置は、請求項１
ないし６の何れかに記載の構成に加えて、上記各電極パ
ッドと複数のバンプ電極との間に開口部が形成された保
護膜を有し、該開口部が複数のバンプ電極と同数形成さ
れている構成である。
【００９４】これにより、バンプ電極の分割に対応させ
て保護膜の開口部も分割しているので、電極パッドの剥
き出し部分がなくなり、バンプ形成時の電極パッド溶け
や実装後の電極パッド腐食が発生せず、接続の信頼性が
向上するという効果を奏する。
【００９５】請求項８に記載の半導体装置は、請求項１
ないし７の何れかに記載の構成に加えて、上記電極パッ
ドが層間絶縁膜を挟んだ多層メタル構造であり、上記層
間絶縁膜の開口サイズは上記複数のバンプ電極の外周サ
イズよりも大きく形成されている構成である。
【００９６】これにより、層間絶縁膜の開口部による段
差の影響がバンプ電極の接続面に出現せずに、フラット
な接続面を有するバンプ電極を形成することができるの
で、接続の信頼性が向上するという効果を奏する。
【００９７】請求項９に記載の液晶表示装置は、請求項
１に記載の半導体装置が、液晶パネル上に形成された導
体パターンの入出力端子上にフェイスダウンボンディン
グにより接続されている構成である。
【００９８】請求項１０に記載の回路基板は、請求項１
に記載の半導体装置が、プリント基板あるいはセラミッ
ク基板等の基板上に形成された導体パターン上にフェイ
スダウンボンディングにより接続されている構成であ
る。
【００９９】請求項１１に記載のテープキャリアパッケ
ージは、請求項１に記載の半導体装置が、デバイスホー
ルを有する絶縁性フィルム上に形成された導体パターン
と一体に形成され上記デバイスホールに延在突出する導
体リードに接続されている構成である。
【０１００】これにより、請求項１に記載の半導体装置
を実装しているので、信頼性が高く、かつ微細化された
液晶表示装置、回路基板、あるいはＴＣＰを得ることが
可能となるという効果を奏する。
【０１０１】請求項１２に記載の半導体装置の製造方法
は、電極パッドが形成された半導体基板上に、バンプ電
極形成用マスクとなるフォトレジストを、形成すべきバ
ンプ電極の厚さよりも厚くパターニングする工程と、バ
ンプ電極形成用金属を電極パッドにメッキし、上記フォ
トレジストの厚さよりも薄い厚さのストレートウォール
状のバンプ電極を形成する工程とを有する方法である。
【０１０２】これにより、メッキ時における複数のバン
プ電極相互の影響をなくすことができ、バンプ電極形成
の歩留りを大きく改善することが可能になるという効果
を奏する。
【０１０３】請求項１３に記載の半導体装置の検査方法
は、複数のバンプ電極の内、半導体基板において最も内
部側に形成されたバンプ電極にテストプローバを当接さ
せて電気的特性検査を行う方法である。
【０１０４】これにより、テストプローバの加圧に異常
が生じた場合等でも、テストプローバによる検査時の機
械的な力によるバンプ形状不良を最小限に抑えることが
可能になるという効果を奏する。
【図面の簡単な説明】
【図１】本発明にかかる実施の一形態の半導体チップに
おけるバンプ電極の構造及び配置を示す平面図である。
【図２】（ａ）は上記半導体チップが実装された液晶表
示装置の半導体チップ実装部分を示す断面図であり、
（ｂ）は２分割されたバンプ電極の片側が欠落している
場合の例を示す断面図であり、（ｃ）は２分割されたバ
ンプ電極の片側のバンプ高さが低い場合を示す断面図で
ある。
【図３】半導体チップの保護膜の構造を示す断面図であ
る。
【図４】（ａ）は半導体チップが２層メタル構造の場合
の層間絶縁膜の構造を示す断面図であり、（ｂ）は層間
絶縁膜による段差がバンプ電極に出現する場合の例を示
す断面図である。
【図５】（ａ）は上記半導体チップがＡＣＦにてフェイ
スダウン実装された回路基板の半導体チップ実装部分を
示す断面図であり、（ｂ）はペーストにてフェイスダウ
ン実装された場合の断面図である。
【図６】上記半導体チップが実装されたＴＣＰの半導体
チップ実装部分を示す断面図である。
【図７】（ａ）は上記バンプ電極の接続面形状を示す平
面図であり、（ｂ）（ｃ）（ｄ）はバンプ電極の他の接
続面形状を示す平面図である。
【図８】バンプ電極のその他の接続面形状を示す平面図
である。
【図９】電極パッドの形状、及びバンプ電極のさらに他
の接続面形状を示す平面図である。
【図１０】バンプ電極が３つの場合の例を示す平面図で
ある。
【図１１】半導体チップの製造工程を示す断面図であ
る。
【図１２】図１１に引き続く製造工程を示す断面図であ
る。
【図１３】（ａ）は従来の半導体チップがペーストＣＯ
Ｇ方式で実装された液晶表示装置の半導体チップ実装部
分を示す断面図であり、（ｂ）はＡＣＦ−ＣＯＧ方式で
実装された場合の断面図である。
【図１４】従来の半導体チップにおけるバンプ電極の構
造及び配置を示す平面図である。
【符号の説明】
１ 半導体基板 ３ 電極パッド ４ 保護膜 ４ａ1 ・４ａ2 開口部 ５ バリアメタル ６ａ・６ｂ バンプ電極 １４ フォトレジスト Ａ 半導体チップ（半導体装置） Ｂ 液晶パネル Ｃ 基板 Ｄ テープキャリア
フロントページの続き (72)発明者 二江 則充 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 刀根 覚 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 塩田 素二 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 ▲吉▼田 裕一 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 猪原 章夫 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に複数の電極パッドを並設
    し、該電極パッド各々の上に複数のバンプ電極を形成し
    てなる半導体装置において、 上記各電極パッド上の複数のバンプ電極は、上記電極パ
    ッドの並設方向に対して直交する方向に一列に配置され
    ていることを特徴とする半導体装置。
  2. 【請求項２】上記電極パッドは、上記電極パッドの並設
    方向の幅が、該並設方向に直交する方向の幅に対して短
    いことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】上記各電極パッド上の複数のバンプ電極
    は、互いに同一形状の接続面を有することを特徴とする
    請求項１又は２に記載の半導体装置。
  4. 【請求項４】上記各電極パッド上の複数のバンプ電極の
    個数は、２であることを特徴とする請求項１ないし３の
    何れかに記載の半導体装置。
  5. 【請求項５】上記電極パッドにおける、電極パッドの並
    設方向の幅と、該並設方向に直交する方向の幅とが、ほ
    ぼ１対２の割合であることを特徴とする請求項４に記載
    の半導体装置。
  6. 【請求項６】上記各電極パッド上の複数のバンプ電極の
    内の少なくとも１つが、テストプローブ可能な接続面を
    有することを特徴とする請求項１ないし５の何れかに記
    載の半導体装置。
  7. 【請求項７】上記各電極パッドと複数のバンプ電極との
    間に開口部が形成された保護膜を有し、該開口部が複数
    のバンプ電極と同数形成されていることを特徴とする請
    求項１ないし６の何れかに記載の半導体装置。
  8. 【請求項８】上記電極パッドが層間絶縁膜を挟んだ多層
    メタル構造であり、上記層間絶縁膜の開口サイズは上記
    複数のバンプ電極の外周サイズよりも大きく形成されて
    いることを特徴とする請求項１ないし７の何れかに記載
    の半導体装置。
  9. 【請求項９】請求項１に記載の半導体装置が、液晶パネ
    ル上に形成された導体パターンの入出力端子上にフェイ
    スダウンボンディングにより接続されていることを特徴
    とする液晶表示装置。
  10. 【請求項１０】請求項１に記載の半導体装置が、プリン
    ト基板あるいはセラミック基板等の基板上に形成された
    導体パターン上にフェイスダウンボンディングにより接
    続されていることを特徴とする回路基板。
  11. 【請求項１１】請求項１に記載の半導体装置が、デバイ
    スホールを有する絶縁性フィルム上に形成された導体パ
    ターンと一体に形成され上記デバイスホールに延在突出
    する導体リードに接続されていることを特徴とするテー
    プキャリアパッケージ。
  12. 【請求項１２】半導体基板上の各電極パッドに複数のバ
    ンプ電極を形成してなる半導体装置の製造方法におい
    て、 電極パッドが形成された半導体基板上に、バンプ電極形
    成用マスクとなるフォトレジストを、形成すべきバンプ
    電極の厚さよりも厚くパターニングする工程と、 バンプ電極形成用金属を電極パッドにメッキし、上記フ
    ォトレジストの厚さよりも薄い厚さのストレートウォー
    ル状のバンプ電極を形成する工程とを有することを特徴
    とする半導体装置の製造方法。
  13. 【請求項１３】半導体基板上の各電極パッドに複数のバ
    ンプ電極を形成してなる半導体装置の検査方法であっ
    て、 上記複数のバンプ電極の内、半導体基板において最も内
    部側に形成されたバンプ電極にテストプローバを当接さ
    せて電気的特性検査を行うことを特徴とする半導体装置
    の検査方法。
JP9008047A 1997-01-20 1997-01-20 半導体装置及びその製造方法並びにその検査方法 Pending JPH10209210A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP9008047A JPH10209210A (ja) 1997-01-20 1997-01-20 半導体装置及びその製造方法並びにその検査方法
TW086118537A TW370695B (en) 1997-01-20 1997-12-09 Semiconductor device and manufacturing method and testing method of the same
US08/989,328 US6525422B1 (en) 1997-01-20 1997-12-11 Semiconductor device including bump electrodes
KR1019970069411A KR100260344B1 (ko) 1997-01-20 1997-12-17 반도체 장치, 그의 제조방법 및 검사방법
CN98104274A CN1114946C (zh) 1997-01-20 1998-01-19 半导体装置及其制造方法和其测试方法
US10/282,054 US6933607B2 (en) 1997-01-20 2002-10-29 Semiconductor device with bumps on electrode pads oriented in given direction
US10/283,212 US7005741B2 (en) 1997-01-20 2002-10-30 Liquid crystal display device and/or circuit substrate including bump electrodes and electrode pads

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9008047A JPH10209210A (ja) 1997-01-20 1997-01-20 半導体装置及びその製造方法並びにその検査方法

Publications (1)

Publication Number Publication Date
JPH10209210A true JPH10209210A (ja) 1998-08-07

Family

ID=11682436

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9008047A Pending JPH10209210A (ja) 1997-01-20 1997-01-20 半導体装置及びその製造方法並びにその検査方法

Country Status (5)

Country Link
US (3) US6525422B1 (ja)
JP (1) JPH10209210A (ja)
KR (1) KR100260344B1 (ja)
CN (1) CN1114946C (ja)
TW (1) TW370695B (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006157031A (ja) * 2006-01-10 2006-06-15 Ngk Spark Plug Co Ltd コンデンサ
JP2008098296A (ja) * 2006-10-10 2008-04-24 Fujikura Ltd 発光装置およびその製造方法
JP2010074173A (ja) * 2009-10-08 2010-04-02 Mitsubishi Electric Corp 電極構造
JP2011014565A (ja) * 2009-06-30 2011-01-20 Fujitsu Ltd マルチチップモジュールおよびプリント基板ユニット並びに電子機器
JP2014045060A (ja) * 2012-08-27 2014-03-13 Yamaha Motor Co Ltd 半導体部品用実装装置
WO2014136836A1 (ja) * 2013-03-07 2014-09-12 住友ベークライト株式会社 接着フィルム、ダイシングシート一体型接着フィルム、バックグラインドテープ一体型接着フィルム、バックグラインドテープ兼ダイシングシート一体型接着フィルム、積層体、積層体の硬化物、および半導体装置、並び半導体装置の製造方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209210A (ja) 1997-01-20 1998-08-07 Sharp Corp 半導体装置及びその製造方法並びにその検査方法
JP3549714B2 (ja) * 1997-09-11 2004-08-04 沖電気工業株式会社 半導体装置
JP3700563B2 (ja) * 2000-09-04 2005-09-28 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US6698077B2 (en) * 2000-12-27 2004-03-02 International Business Machines Corporation Display fabrication using modular active devices
JP3711341B2 (ja) * 2001-04-27 2005-11-02 沖電気工業株式会社 半導体装置
JP3681670B2 (ja) * 2001-09-25 2005-08-10 シャープ株式会社 半導体集積回路の製造装置および製造方法
US7259043B2 (en) * 2002-05-14 2007-08-21 Texas Instruments Incorporated Circular test pads on scribe street area
JP3969295B2 (ja) * 2002-12-02 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器
JP3891133B2 (ja) * 2003-03-26 2007-03-14 セイコーエプソン株式会社 電子部品の製造方法および電子部品の実装方法
JP2004303861A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置およびその製造方法
TWI229436B (en) * 2003-07-10 2005-03-11 Advanced Semiconductor Eng Wafer structure and bumping process
JP2005096553A (ja) * 2003-09-24 2005-04-14 Advics:Kk スピードメータ制御システムおよびスピードメータ制御方法
JP4620401B2 (ja) * 2004-07-21 2011-01-26 三菱電機株式会社 半導体レーザ素子
JP2006189484A (ja) * 2004-12-28 2006-07-20 Toshiba Matsushita Display Technology Co Ltd 配線構造及び部品実装構造
JP4817892B2 (ja) 2005-06-28 2011-11-16 富士通セミコンダクター株式会社 半導体装置
EP1750176A3 (en) * 2005-08-03 2011-04-20 JSR Corporation Positive-type radiation-sensitive resin composition for producing a metal-plating formed material, transcription film and production method of a metal-plating formed material
US8653657B2 (en) * 2005-08-23 2014-02-18 Rohm Co., Ltd. Semiconductor chip, method of manufacturing semiconductor chip, and semiconductor device
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
US7541221B2 (en) * 2006-02-04 2009-06-02 Stats Chippac Ltd. Integrated circuit package system with leadfinger support
TWI307132B (en) * 2006-03-24 2009-03-01 Via Tech Inc Chip package and fabricating method thereof
WO2008116190A2 (en) * 2007-03-21 2008-09-25 Advanced Ion Beam Technology, Inc. Beam control assembly for ribbon beam of ions for ion implantation
US7858438B2 (en) * 2007-06-13 2010-12-28 Himax Technologies Limited Semiconductor device, chip package and method of fabricating the same
US8319932B2 (en) 2007-08-10 2012-11-27 Sharp Kabushiki Kaisha Wiring board and liquid crystal display device
KR20090067744A (ko) 2007-12-21 2009-06-25 엘지전자 주식회사 연성 필름
US20090189298A1 (en) * 2008-01-28 2009-07-30 Fu-Chung Wu Bonding pad structure and debug method thereof
JP5226070B2 (ja) * 2008-06-25 2013-07-03 シャープ株式会社 配線基板、及び、液晶表示装置
KR101485105B1 (ko) * 2008-07-15 2015-01-23 삼성전자주식회사 반도체 패키지
US8618678B2 (en) * 2008-11-05 2013-12-31 Himax Technologies Limited Chip structure and chip package structure
US8603909B2 (en) * 2009-11-05 2013-12-10 Globalfoundries Singapore Pte. Ltd. Integrated circuit packaging system with core region and bond pad and method of manufacture thereof
US20110291264A1 (en) * 2010-06-01 2011-12-01 Daesik Choi Integrated circuit packaging system with posts and method of manufacture thereof
US20120267779A1 (en) * 2011-04-25 2012-10-25 Mediatek Inc. Semiconductor package
KR101197092B1 (ko) 2011-11-24 2012-11-07 삼성전자주식회사 발광소자 패키지 및 상기 발광소자 패키지의 제조 방법
KR101513642B1 (ko) * 2013-08-21 2015-04-20 엘지전자 주식회사 반도체 디바이스
JP6759578B2 (ja) * 2014-12-22 2020-09-23 デクセリアルズ株式会社 異方導電性フィルム及び接続構造体
KR102248876B1 (ko) * 2014-12-24 2021-05-07 엘지디스플레이 주식회사 표시장치 어레이 기판 및 표시장치
FR3041625B1 (fr) * 2015-09-29 2021-07-30 Tronics Microsystems Dispositif de fixation de deux elements tels qu'une puce, un interposeur et un support
CN106610564B (zh) * 2015-10-26 2019-12-31 中芯国际集成电路制造(上海)有限公司 曝光工艺的检验方法、检验系统及测试掩膜板
KR102549580B1 (ko) * 2016-06-14 2023-06-29 (주)와이솔 플립 칩
KR102638304B1 (ko) * 2016-08-02 2024-02-20 삼성디스플레이 주식회사 표시장치
CN111938635B (zh) * 2020-08-10 2024-11-05 中国科学院上海微系统与信息技术研究所 脑电极后端连接用凸点、测试板的制备方法及测试结构

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5883159A (ja) 1981-11-11 1983-05-18 松下電器産業株式会社 空気調和機の冷凍サイクル装置
DE3343367A1 (de) * 1983-11-30 1985-06-05 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement mit hoeckerartigen, metallischen anschlusskontakten und mehrlagenverdrahtung
JPH0682672B2 (ja) * 1984-04-23 1994-10-19 沖電気工業株式会社 半導体装置
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH01120040A (ja) * 1987-11-02 1989-05-12 Seiko Epson Corp 半導体装置
JPH01205543A (ja) 1988-02-12 1989-08-17 Fujitsu Ltd フリップチップ接合用ｌｓｉ素子チップ
US5016082A (en) * 1988-09-16 1991-05-14 Delco Electronics Corporation Integrated circuit interconnect design
JPH02110948A (ja) 1988-10-19 1990-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその実装方法
JPH03141654A (ja) 1989-10-27 1991-06-17 Oki Electric Ind Co Ltd フリップチップ素子の実装方法
JPH03155636A (ja) 1989-11-14 1991-07-03 Seiko Epson Corp 半導体装置
JP2936680B2 (ja) 1990-09-12 1999-08-23 富士通株式会社 半導体装置の製造方法
KR920022482A (ko) * 1991-05-09 1992-12-19 가나이 쯔도무 전자부품 탑재모듈
JPH0513418A (ja) 1991-07-04 1993-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3116469B2 (ja) 1991-11-01 2000-12-11 セイコーエプソン株式会社 バンプ型電極の形成方法及び半導体装置の製造方法
JP3155636B2 (ja) 1992-04-15 2001-04-16 日立マクセル株式会社 光記録媒体及び光記録再生システム
JP2606070B2 (ja) 1993-04-28 1997-04-30 日本電気株式会社 半導体装置及びその製造方法
JPH06333931A (ja) 1993-05-20 1994-12-02 Nippondenso Co Ltd 半導体装置における微細電極の製造方法
JP3184014B2 (ja) * 1993-07-26 2001-07-09 株式会社東芝 半導体装置
JPH0758112A (ja) 1993-08-20 1995-03-03 Rohm Co Ltd 半導体装置
JP3141654B2 (ja) 1993-11-16 2001-03-05 富士電機株式会社 画像検査装置
JPH07307410A (ja) * 1994-05-16 1995-11-21 Hitachi Ltd 半導体装置
JP3484554B2 (ja) * 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
KR100206866B1 (ko) * 1995-10-19 1999-07-01 구본준 반도체 장치
JPH10209210A (ja) 1997-01-20 1998-08-07 Sharp Corp 半導体装置及びその製造方法並びにその検査方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006157031A (ja) * 2006-01-10 2006-06-15 Ngk Spark Plug Co Ltd コンデンサ
JP2008098296A (ja) * 2006-10-10 2008-04-24 Fujikura Ltd 発光装置およびその製造方法
JP2011014565A (ja) * 2009-06-30 2011-01-20 Fujitsu Ltd マルチチップモジュールおよびプリント基板ユニット並びに電子機器
US8395904B2 (en) 2009-06-30 2013-03-12 Fujitsu Limited Multichip module, printed circuit board unit, and electronic apparatus
JP2010074173A (ja) * 2009-10-08 2010-04-02 Mitsubishi Electric Corp 電極構造
JP2014045060A (ja) * 2012-08-27 2014-03-13 Yamaha Motor Co Ltd 半導体部品用実装装置
US9495738B2 (en) 2012-08-27 2016-11-15 Yamaha Hatsudoki Kabushiki Kaisha Semiconductor component mounting apparatus
WO2014136836A1 (ja) * 2013-03-07 2014-09-12 住友ベークライト株式会社 接着フィルム、ダイシングシート一体型接着フィルム、バックグラインドテープ一体型接着フィルム、バックグラインドテープ兼ダイシングシート一体型接着フィルム、積層体、積層体の硬化物、および半導体装置、並び半導体装置の製造方法
JP2014197675A (ja) * 2013-03-07 2014-10-16 住友ベークライト株式会社 接着フィルム、ダイシングシート一体型接着フィルム、バックグラインドテープ一体型接着フィルム、バックグラインドテープ兼ダイシングシート一体型接着フィルム、積層体、積層体の硬化物、および半導体装置、並び半導体装置の製造方法
TWI583766B (zh) * 2013-03-07 2017-05-21 住友電木股份有限公司 接著膜、切割片一體型接著膜、背面硏磨膠帶一體型接著膜、背面硏磨膠帶兼切割片一體型接著膜、疊層體、疊層體之硬化物、半導體裝置及半導體裝置之製造方法

Also Published As

Publication number Publication date
US20030062623A1 (en) 2003-04-03
US6525422B1 (en) 2003-02-25
CN1189691A (zh) 1998-08-05
CN1114946C (zh) 2003-07-16
US7005741B2 (en) 2006-02-28
TW370695B (en) 1999-09-21
KR100260344B1 (ko) 2000-07-01
US6933607B2 (en) 2005-08-23
US20030067072A1 (en) 2003-04-10
KR19980070170A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
JPH10209210A (ja) 半導体装置及びその製造方法並びにその検査方法
JP4476381B2 (ja) 半導体チップパッケージ及びその製造方法
US6593648B2 (en) Semiconductor device and method of making the same, circuit board and electronic equipment
US8230588B2 (en) Method of making an electronic device and electronic device substrate
JP5237242B2 (ja) 配線回路構造体およびそれを用いた半導体装置の製造方法
US6420787B1 (en) Semiconductor device and process of producing same
JPS5839048A (ja) フレキシブル領域接着テ−プ
KR20030014637A (ko) 반도체 웨이퍼와 반도체장치 및 그 제조방법
US20050046033A1 (en) Tape circuit substrate and semiconductor chip package using the same
KR20070009427A (ko) 반도체 장치 및 전자 기기
US7508073B2 (en) Wiring board, semiconductor device using the same, and method for manufacturing wiring board
US6528343B1 (en) Semiconductor device its manufacturing method and electronic device
TW201316464A (zh) 電路板及其製作方法與封裝結構
JP2989696B2 (ja) 半導体装置及びその実装方法
US20060097377A1 (en) Flip chip bonding structure using non-conductive adhesive and related fabrication method
JPH11191574A (ja) 半導体装置
JP2004363319A (ja) 実装基板及び半導体装置
JP2001118994A (ja) 半導体装置
JPH09293750A (ja) テープキャリアパッケージ及びそのテープキャリアパッケージを備えた液晶表示装置
JP3752829B2 (ja) 液晶表示パネルと半導体チップとの接合方法
JP2000012733A (ja) パッケージ型半導体装置
KR0171099B1 (ko) 반도체 기판 범프 및 그 제조방법
JP3442998B2 (ja) 半導体装置の製造方法
JP2004288814A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JPH07114223B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040324