JPH1019998A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1019998A JPH1019998A JP8167726A JP16772696A JPH1019998A JP H1019998 A JPH1019998 A JP H1019998A JP 8167726 A JP8167726 A JP 8167726A JP 16772696 A JP16772696 A JP 16772696A JP H1019998 A JPH1019998 A JP H1019998A
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Abstract
(57)【要約】
【課題】モード切換え専用の端子を備えることなくモー
ドを切り換えることのできる半導体集積回路を提供す
る。 【解決手段】第１の電源電圧ＩＶDD，第２の電源電圧Ｏ
ＶDDを通常動作時の電圧にして、出力バッファ１４から
出力された’Ｈ’レベルの信号を入力バッファ１３を経
由してモード切換回路１６でラッチすることにより内部
回路１１を通常動作モードにする。また第１の電源電圧
ＩＶDDを通常動作時の電圧，第２の電源電圧ＯＶDDを第
１の電源電圧ＩＶDDの１／２未満にして、出力バッファ
１４から出力された’Ｈ’レベルの信号を、入力バッフ
ァ１３には’Ｌ’レベルの信号として入力させ、その入
力バッファ１３から出力された’Ｌ’レベルの信号をモ
ード切換回路１６でラッチすることにより内部回路１１
をテストモードにする。
ドを切り換えることのできる半導体集積回路を提供す
る。 【解決手段】第１の電源電圧ＩＶDD，第２の電源電圧Ｏ
ＶDDを通常動作時の電圧にして、出力バッファ１４から
出力された’Ｈ’レベルの信号を入力バッファ１３を経
由してモード切換回路１６でラッチすることにより内部
回路１１を通常動作モードにする。また第１の電源電圧
ＩＶDDを通常動作時の電圧，第２の電源電圧ＯＶDDを第
１の電源電圧ＩＶDDの１／２未満にして、出力バッファ
１４から出力された’Ｈ’レベルの信号を、入力バッフ
ァ１３には’Ｌ’レベルの信号として入力させ、その入
力バッファ１３から出力された’Ｌ’レベルの信号をモ
ード切換回路１６でラッチすることにより内部回路１１
をテストモードにする。
Description
【０００１】
【発明の属する技術分野】本発明は、通常動作を行う通
常動作モードと被テスト動作を行なうテストモードとを
有し、これら通常動作モードとテストモードとの間で自
在にモード切換えが行なわれる内部回路を備えた半導体
集積回路に関する。
常動作モードと被テスト動作を行なうテストモードとを
有し、これら通常動作モードとテストモードとの間で自
在にモード切換えが行なわれる内部回路を備えた半導体
集積回路に関する。
【０００２】
【従来の技術】従来より、製造された半導体集積回路の
良否判断を容易にかつ効率良く行なうために、通常動作
モードの他にテストモードを有し、テストモードに切り
換えるためのモード切換え端子を備えた半導体集積回路
が知られている。このような半導体集積回路では、モー
ド切換え端子に所定の信号を印加してテストモードに切
り換えることによりその半導体集積回路のテストが行な
われる。
良否判断を容易にかつ効率良く行なうために、通常動作
モードの他にテストモードを有し、テストモードに切り
換えるためのモード切換え端子を備えた半導体集積回路
が知られている。このような半導体集積回路では、モー
ド切換え端子に所定の信号を印加してテストモードに切
り換えることによりその半導体集積回路のテストが行な
われる。
【０００３】しかし、近年益々の多機能化，高密度化が
要求される半導体集積回路では端子数の制約は厳しく、
通常動作モードでは信号のやりとりが行なわれることの
ないモード切換え端子を備えることは好ましくない。場
合によっては１本のモード切換え端子の増加がパッケー
ジの大型化を招くことにもなる。そこで特開昭５８−５
６８０号公報に、少なくとも３個の電源端子を具備し、
それらの電源端子のうちの１個に電源電圧およびその電
源電圧よりも低い’Ｌ’レベルの電圧を選択的に印加
し、’Ｌ’レベルの電圧が印加されている間テストモー
ドに保つことにより、モード切換え端子を不要にした半
導体集積回路が提案されている。
要求される半導体集積回路では端子数の制約は厳しく、
通常動作モードでは信号のやりとりが行なわれることの
ないモード切換え端子を備えることは好ましくない。場
合によっては１本のモード切換え端子の増加がパッケー
ジの大型化を招くことにもなる。そこで特開昭５８−５
６８０号公報に、少なくとも３個の電源端子を具備し、
それらの電源端子のうちの１個に電源電圧およびその電
源電圧よりも低い’Ｌ’レベルの電圧を選択的に印加
し、’Ｌ’レベルの電圧が印加されている間テストモー
ドに保つことにより、モード切換え端子を不要にした半
導体集積回路が提案されている。
【０００４】また特開昭５８−２０７６６２号公報に
は、通常動作時よりも高い電源電圧が印加されたことを
検出し、この検出結果に基づいてテストモードに切り換
えることにより、モード切換え端子を不要にした半導体
集積回路が提案されている。
は、通常動作時よりも高い電源電圧が印加されたことを
検出し、この検出結果に基づいてテストモードに切り換
えることにより、モード切換え端子を不要にした半導体
集積回路が提案されている。
【０００５】
【発明が解決しようとする課題】しかし、上述した、少
なくとも３個の電源端子のうちの１個に’Ｌ’レベルの
電圧を印加することによりテストモードに保つ技術で
は、被テスト回路に電源を供給すべくもう１つの電源端
子が必要であり、電源端子が増えるという問題がある。
なくとも３個の電源端子のうちの１個に’Ｌ’レベルの
電圧を印加することによりテストモードに保つ技術で
は、被テスト回路に電源を供給すべくもう１つの電源端
子が必要であり、電源端子が増えるという問題がある。
【０００６】一方、上述した、高電圧が印加されたこと
を検出することによりテストモードに切り換える技術で
は、高電圧印加時にその半導体集積回路を構成するトラ
ンジスタが破壊される恐れがある。益々の半導体製造技
術の進歩に伴い、トランジスタの一層の微細化が進むこ
とが予想され、これに伴いそれらのトランジスタの耐圧
は小さくなる傾向にあるため、通常動作時よりも高い電
圧を印加してテストモードに切り換える技術ではトラン
ジスタが破壊される可能性が大きくなることが考えられ
る。
を検出することによりテストモードに切り換える技術で
は、高電圧印加時にその半導体集積回路を構成するトラ
ンジスタが破壊される恐れがある。益々の半導体製造技
術の進歩に伴い、トランジスタの一層の微細化が進むこ
とが予想され、これに伴いそれらのトランジスタの耐圧
は小さくなる傾向にあるため、通常動作時よりも高い電
圧を印加してテストモードに切り換える技術ではトラン
ジスタが破壊される可能性が大きくなることが考えられ
る。
【０００７】本発明は、上記事情に鑑み、モード切換え
のための端子を備えることなくテストモードに切り換え
ることのできる半導体集積回路を提供することを目的と
する。
のための端子を備えることなくテストモードに切り換え
ることのできる半導体集積回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、通常動作を行なう通常動作モー
ドと被テスト動作を行なうテストモードとを有しこれら
通常動作モードとテストモードとの間で自在にモード切
換えが行なわれる内部回路を備えた半導体集積回路にお
いて、 （１）上記内部回路と、上記半導体集積回路とは別の外
部回路との間で授受される信号を中継する信号ピン （２）上記信号ピンに入力側が接続され入力側から入力
された信号を上記内部回路に伝達する入力バッファ （３）上記信号ピンに出力側が接続され上記内部回路で
生成された信号を出力側に伝達する出力バッファ （４）上記入力バッファにその入力バッファ作動用の第
１の電力を供給するための第１の電源ピン （５）上記出力バッファに、上記第１の電力の電圧とは
独立に電圧が調整される、その出力バッファ作動用の第
２の電力を供給するための第２の電源ピン （６）上記内部回路を所定の初期状態にリセットするリ
セット信号を入力するリセットピン （７）上記リセットピンからのリセット信号の入力を受
けて、上記出力バッファに向けて、その出力バッファか
らグラウンド側の論理とは異なる電源側の論理の信号が
出力される起因となる信号を出力する信号出力回路 （８）上記入力バッファから出力された信号の論理に基
づいて、上記内部回路を上記通常動作モードもしくは上
記テストモードに切り換えるモード切換回路を備え、上
記（８）のモード切換回路が、上記第１の電源ピンから
所定の第１の電圧の電力が入力され上記入力バッファが
その第１の電圧の電力で作動する状態において、上記第
２の電源ピンにも上記所定の第１の電圧と同一の電圧の
電力が供給され上記出力バッファがその第１の電圧と同
一の電圧の電力で作動する状態での上記リセット信号の
入力を受けて上記信号出力回路から出力された信号に起
因して上記入力バッファから出力された信号に基づいて
上記内部回路を上記通常動作モードに切り換え、上記第
２の電源ピンに、前記出力バッファから出力された電源
側の論理の信号が上記入力バッファにグラウンド側の論
理の信号として入力される所定の第２の電圧の電力が供
給され上記出力バッファがその第２の電圧の電力で作動
する状態での上記リセット信号の入力を受けて上記信号
出力回路から出力された信号に起因して上記入力バッフ
ァから出力された信号に基づいて上記内部回路を上記テ
ストモードに切り換えるものであることを特徴とする。
明の半導体集積回路は、通常動作を行なう通常動作モー
ドと被テスト動作を行なうテストモードとを有しこれら
通常動作モードとテストモードとの間で自在にモード切
換えが行なわれる内部回路を備えた半導体集積回路にお
いて、 （１）上記内部回路と、上記半導体集積回路とは別の外
部回路との間で授受される信号を中継する信号ピン （２）上記信号ピンに入力側が接続され入力側から入力
された信号を上記内部回路に伝達する入力バッファ （３）上記信号ピンに出力側が接続され上記内部回路で
生成された信号を出力側に伝達する出力バッファ （４）上記入力バッファにその入力バッファ作動用の第
１の電力を供給するための第１の電源ピン （５）上記出力バッファに、上記第１の電力の電圧とは
独立に電圧が調整される、その出力バッファ作動用の第
２の電力を供給するための第２の電源ピン （６）上記内部回路を所定の初期状態にリセットするリ
セット信号を入力するリセットピン （７）上記リセットピンからのリセット信号の入力を受
けて、上記出力バッファに向けて、その出力バッファか
らグラウンド側の論理とは異なる電源側の論理の信号が
出力される起因となる信号を出力する信号出力回路 （８）上記入力バッファから出力された信号の論理に基
づいて、上記内部回路を上記通常動作モードもしくは上
記テストモードに切り換えるモード切換回路を備え、上
記（８）のモード切換回路が、上記第１の電源ピンから
所定の第１の電圧の電力が入力され上記入力バッファが
その第１の電圧の電力で作動する状態において、上記第
２の電源ピンにも上記所定の第１の電圧と同一の電圧の
電力が供給され上記出力バッファがその第１の電圧と同
一の電圧の電力で作動する状態での上記リセット信号の
入力を受けて上記信号出力回路から出力された信号に起
因して上記入力バッファから出力された信号に基づいて
上記内部回路を上記通常動作モードに切り換え、上記第
２の電源ピンに、前記出力バッファから出力された電源
側の論理の信号が上記入力バッファにグラウンド側の論
理の信号として入力される所定の第２の電圧の電力が供
給され上記出力バッファがその第２の電圧の電力で作動
する状態での上記リセット信号の入力を受けて上記信号
出力回路から出力された信号に起因して上記入力バッフ
ァから出力された信号に基づいて上記内部回路を上記テ
ストモードに切り換えるものであることを特徴とする。
【０００９】本発明の半導体集積回路は、テストモード
への切換えにあたり、入力バッファには第１の電圧（通
常の動作電圧）の電力を供給し、出力バッファには、そ
の出力バッファから出力された電源側の論理’Ｈ’の信
号が入力バッファにとってはグラウンド側の論理’Ｌ’
の信号として入力されるように第２の電圧（例えば通常
の動作電圧の１／２未満の低電圧）の電力を供給し、こ
のようにして入力バッファに論理’Ｌ’の信号を入力す
ることによりテストモードに切り換えるものである。一
方、通常の動作モードに切り換えるためには、入力バッ
ファと出力バッファの双方に通常の動作電圧の電力を供
給し、入力バッファに論理’Ｈ’の信号を入力すること
により通常動作モードに切り換えるものである。従っ
て、テストモードへの切換えにあたり、通常動作時より
も高い電源電圧を印加する必要はなく、内部回路を構成
するトランジスタが破壊される可能性を避けることがで
きるとともに、テストモードに切り換えるためのモード
切換え端子も不要である。
への切換えにあたり、入力バッファには第１の電圧（通
常の動作電圧）の電力を供給し、出力バッファには、そ
の出力バッファから出力された電源側の論理’Ｈ’の信
号が入力バッファにとってはグラウンド側の論理’Ｌ’
の信号として入力されるように第２の電圧（例えば通常
の動作電圧の１／２未満の低電圧）の電力を供給し、こ
のようにして入力バッファに論理’Ｌ’の信号を入力す
ることによりテストモードに切り換えるものである。一
方、通常の動作モードに切り換えるためには、入力バッ
ファと出力バッファの双方に通常の動作電圧の電力を供
給し、入力バッファに論理’Ｈ’の信号を入力すること
により通常動作モードに切り換えるものである。従っ
て、テストモードへの切換えにあたり、通常動作時より
も高い電源電圧を印加する必要はなく、内部回路を構成
するトランジスタが破壊される可能性を避けることがで
きるとともに、テストモードに切り換えるためのモード
切換え端子も不要である。
【００１０】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の一実施形態の半導体集積回
路の回路図、図２は、図１に示す半導体集積回路のパッ
ケージを示す図である。図１に示す半導体集積回路１０
に備えられた内部回路１１は、通常動作を行なう通常動
作モードと被テスト動作を行なうテストモードとを有
し、これら通常モードとテストモードとの間で自在にモ
ード切換えが行なわれる。この内部回路１１は、図２に
示すリセットピン２１からパッド２１ａを経由してリセ
ット信号（’Ｌ’レベル）が入力されると所定の初期状
態にリセットされるとともに、後述する出力バッファ１
４に向けて’Ｈ’レベルの信号を出力する。
説明する。図１は、本発明の一実施形態の半導体集積回
路の回路図、図２は、図１に示す半導体集積回路のパッ
ケージを示す図である。図１に示す半導体集積回路１０
に備えられた内部回路１１は、通常動作を行なう通常動
作モードと被テスト動作を行なうテストモードとを有
し、これら通常モードとテストモードとの間で自在にモ
ード切換えが行なわれる。この内部回路１１は、図２に
示すリセットピン２１からパッド２１ａを経由してリセ
ット信号（’Ｌ’レベル）が入力されると所定の初期状
態にリセットされるとともに、後述する出力バッファ１
４に向けて’Ｈ’レベルの信号を出力する。
【００１１】図１に示す信号中継用のパッド２２ａは、
図２に示す、内部回路１１と、半導体集積回路１０とは
別の外部回路（図示せず）との間で授受される信号を中
継する信号ピン２２のうちの１本に接続されている。入
力バッファ１３は、入力側がパッド２２ａに接続されて
おり、その入力側から入力された信号を内部回路１１に
伝達する。この入力バッファ１３には、図２に示す第１
の電源ピン２３から、その入力バッファ１３を作動させ
るための第１の電源電圧ＩＶDDの電力が供給される。
図２に示す、内部回路１１と、半導体集積回路１０とは
別の外部回路（図示せず）との間で授受される信号を中
継する信号ピン２２のうちの１本に接続されている。入
力バッファ１３は、入力側がパッド２２ａに接続されて
おり、その入力側から入力された信号を内部回路１１に
伝達する。この入力バッファ１３には、図２に示す第１
の電源ピン２３から、その入力バッファ１３を作動させ
るための第１の電源電圧ＩＶDDの電力が供給される。
【００１２】出力バッファ１４は、出力側がパッド２２
ａに接続されており、イネーブル端子Ｅに、後述する信
号出力回路１５から’Ｌ’レベルの信号が入力される
と、内部回路１１で生成された信号を出力側に伝達す
る。この出力バッファ１４には、図２に示す第２の電源
ピン２４からその出力バッファ１４を作動させるための
第２の電源電圧ＯＶDDの電力が供給される。第２の電源
電圧ＯＶDDは、第１の電源電圧ＩＶDDとは独立にその電
圧が調整される。
ａに接続されており、イネーブル端子Ｅに、後述する信
号出力回路１５から’Ｌ’レベルの信号が入力される
と、内部回路１１で生成された信号を出力側に伝達す
る。この出力バッファ１４には、図２に示す第２の電源
ピン２４からその出力バッファ１４を作動させるための
第２の電源電圧ＯＶDDの電力が供給される。第２の電源
電圧ＯＶDDは、第１の電源電圧ＩＶDDとは独立にその電
圧が調整される。
【００１３】信号出力回路１５は、リセットピン２１か
らのリセット信号を、パッド２１ａを経由して入力し、
そのリセット信号の入力を受けて出力バッファ１４のイ
ネーブル端子Ｅに向けて’Ｌ’レベルの信号を出力す
る。モード切換回路１６は、フリップフロップで構成さ
れており、リセットピン２１からのリセット信号（’
Ｌ’レベル）が入力されたことを受けて内部回路１１か
ら出力された信号（’Ｈ’レベルの信号）が出力バッフ
ァ１４を経由し、さらに入力バッファ１３を経由してそ
の入力バッファ１３から出力された信号を、リセット信
号の立上りエッジ（リセット解除時）でラッチし、これ
により内部回路１１を通常動作モードもしくはテストモ
ードに切り換える。
らのリセット信号を、パッド２１ａを経由して入力し、
そのリセット信号の入力を受けて出力バッファ１４のイ
ネーブル端子Ｅに向けて’Ｌ’レベルの信号を出力す
る。モード切換回路１６は、フリップフロップで構成さ
れており、リセットピン２１からのリセット信号（’
Ｌ’レベル）が入力されたことを受けて内部回路１１か
ら出力された信号（’Ｈ’レベルの信号）が出力バッフ
ァ１４を経由し、さらに入力バッファ１３を経由してそ
の入力バッファ１３から出力された信号を、リセット信
号の立上りエッジ（リセット解除時）でラッチし、これ
により内部回路１１を通常動作モードもしくはテストモ
ードに切り換える。
【００１４】ここで、半導体集積回路１０の内部回路１
１を通常動作モードに切り換えるために、先ず第１の電
源電圧ＩＶDDと第２の電源電圧ＯＶDDとを通常動作時の
電圧である５Ｖに設定する。次に、リセット端子２１か
ら’Ｌ’レベルのリセット信号を入力する。すると信号
出力回路１５から’Ｌ’レベルの信号が出力バッファ１
４のイネーブル端子Ｅに出力され、これにより、出力バ
ッファ１４は、導通状態となり、またこれとともに内部
回路１１から出力バッァ１４に向けて’Ｈ’レベルの信
号が出力され、出力バッファ１４は導通状態にあるた
め、その出力バッファ１４から’Ｈ’レベルの信号が出
力される。この’Ｈ’レベルの信号は入力バッファ１３
に入力され、その入力バッファ１３からやはり’Ｈ’レ
ベルの信号が出力される。この’Ｈ’レベルの信号はモ
ード切換回路１６のデータ端子Ｄに入力される。
１を通常動作モードに切り換えるために、先ず第１の電
源電圧ＩＶDDと第２の電源電圧ＯＶDDとを通常動作時の
電圧である５Ｖに設定する。次に、リセット端子２１か
ら’Ｌ’レベルのリセット信号を入力する。すると信号
出力回路１５から’Ｌ’レベルの信号が出力バッファ１
４のイネーブル端子Ｅに出力され、これにより、出力バ
ッファ１４は、導通状態となり、またこれとともに内部
回路１１から出力バッァ１４に向けて’Ｈ’レベルの信
号が出力され、出力バッファ１４は導通状態にあるた
め、その出力バッファ１４から’Ｈ’レベルの信号が出
力される。この’Ｈ’レベルの信号は入力バッファ１３
に入力され、その入力バッファ１３からやはり’Ｈ’レ
ベルの信号が出力される。この’Ｈ’レベルの信号はモ
ード切換回路１６のデータ端子Ｄに入力される。
【００１５】ここで、モード切換回路１６のクロック端
子ＣＫに、パッド２１ａを経由して入力されているリセ
ット信号の立上りエッジで、データ端子Ｄに入力されて
いる’Ｈ’レベルの信号がラッチされる。すると、その
モード切換信号回路１６の出力端子Ｑから’Ｈ’レベル
の信号が出力される。この’Ｈ’レベルの信号が内部回
路１１に入力され、これにより、内部回路１１は通常動
作モードで動作する。
子ＣＫに、パッド２１ａを経由して入力されているリセ
ット信号の立上りエッジで、データ端子Ｄに入力されて
いる’Ｈ’レベルの信号がラッチされる。すると、その
モード切換信号回路１６の出力端子Ｑから’Ｈ’レベル
の信号が出力される。この’Ｈ’レベルの信号が内部回
路１１に入力され、これにより、内部回路１１は通常動
作モードで動作する。
【００１６】一方、内部回路１１をテストモードに切り
換えるためには、先ず第１の電源電圧ＩＶDDを通常動作
時の電圧である５Ｖ，第２の電源電圧ＯＶDDをその通常
動作時の電圧１／２未満の、例えば２．３Ｖに設定す
る。次に、リセット端子２１から、’Ｌ’レベルのリセ
ット信号を入力する。すると、そのリセット信号の入力
を受けて信号出力回路１５から’Ｌ’レベルの信号が出
力バッファ１４のイネーブル端子Ｅに出力され、これに
より、出力バッファ１４は導通状態となり、また内部回
路１１から出力バッファ１４に向けて’Ｈ’レベルの信
号が出力される。ここで、出力バッファ１４には２．３
Ｖの電源電圧ＯＶDDが供給されているため、その出力バ
ッファ１４から’Ｈ’レベルの信号として２．３Ｖの電
圧信号が出力される。この２．３Ｖの電圧信号は入力バ
ッファ１３に入力される。一方、入力バッファ１３に
は、５Ｖの電源電圧ＩＶDDが供給されている。この入力
バッファ１３は、ＩＶDD／２より高い電圧信号が入力さ
れると’Ｈ’レベルと認識し、ＩＶDD／２より低い電圧
信号が入力されると’Ｌ’レベルと認識する、いわゆる
通常の入力バッファである。ここではＩＶDD＝５Ｖであ
るため、入力バッファ１３は、２．５Ｖより高い電圧信
号が入力されると’Ｈ’レベルと認識し、２．５Ｖより
低い電圧信号が入力されると’Ｌ’レベルと認識する。
ここでは入力バッファ１３に、２．３Ｖの電圧信号が入
力されるため、その入力バッファ１３から’Ｌ’レベル
の信号が出力される。この’Ｌ’レベルの信号はモード
切換回路１６のデータ端子Ｄに入力される。
換えるためには、先ず第１の電源電圧ＩＶDDを通常動作
時の電圧である５Ｖ，第２の電源電圧ＯＶDDをその通常
動作時の電圧１／２未満の、例えば２．３Ｖに設定す
る。次に、リセット端子２１から、’Ｌ’レベルのリセ
ット信号を入力する。すると、そのリセット信号の入力
を受けて信号出力回路１５から’Ｌ’レベルの信号が出
力バッファ１４のイネーブル端子Ｅに出力され、これに
より、出力バッファ１４は導通状態となり、また内部回
路１１から出力バッファ１４に向けて’Ｈ’レベルの信
号が出力される。ここで、出力バッファ１４には２．３
Ｖの電源電圧ＯＶDDが供給されているため、その出力バ
ッファ１４から’Ｈ’レベルの信号として２．３Ｖの電
圧信号が出力される。この２．３Ｖの電圧信号は入力バ
ッファ１３に入力される。一方、入力バッファ１３に
は、５Ｖの電源電圧ＩＶDDが供給されている。この入力
バッファ１３は、ＩＶDD／２より高い電圧信号が入力さ
れると’Ｈ’レベルと認識し、ＩＶDD／２より低い電圧
信号が入力されると’Ｌ’レベルと認識する、いわゆる
通常の入力バッファである。ここではＩＶDD＝５Ｖであ
るため、入力バッファ１３は、２．５Ｖより高い電圧信
号が入力されると’Ｈ’レベルと認識し、２．５Ｖより
低い電圧信号が入力されると’Ｌ’レベルと認識する。
ここでは入力バッファ１３に、２．３Ｖの電圧信号が入
力されるため、その入力バッファ１３から’Ｌ’レベル
の信号が出力される。この’Ｌ’レベルの信号はモード
切換回路１６のデータ端子Ｄに入力される。
【００１７】次に、モード切換回路１６のクロック端子
ＣＫに入力されているリセット信号の立上りエッジで、
データ端子Ｄに入力されている’Ｌ’レベルの信号がラ
ッチされる。すると、モード切換回路１６の出力端子Ｑ
から’Ｌ’レベルの信号が出力される。この’Ｌ’レベ
ルの信号が内部回路１１に入力され、これにより内部回
路１１はテストモードとして動作する。
ＣＫに入力されているリセット信号の立上りエッジで、
データ端子Ｄに入力されている’Ｌ’レベルの信号がラ
ッチされる。すると、モード切換回路１６の出力端子Ｑ
から’Ｌ’レベルの信号が出力される。この’Ｌ’レベ
ルの信号が内部回路１１に入力され、これにより内部回
路１１はテストモードとして動作する。
【００１８】モード切換回路１６に’Ｌ’レベルの信号
を格納した後、第２の電源電圧ＯＶ DDを第１の電源電圧
ＩＶDDと同じ５Ｖにして内部回路１１をテストする。こ
のように、本実施形態の半導体集積回路１０では、第１
の電源電圧ＩＶDDを通常動作時の電源電圧と同じ電位に
しておき、第２の電源電圧ＯＶDDを第１の電源電圧ＩＶ
DDの１／２未満にしてリセット信号を入力すると、テス
トモードに切換えられ、第２の電源電圧ＯＶDDを第１の
電源電圧ＩＶDDと同じ電圧にしてリセット信号を入力す
ると通常動作モードに切り換えられる。従って、この半
導体集積回路１０には通常の動作電圧を越える電圧を印
加することなくモード切り換えを行うことができ、内部
回路１１を構成するトランジスタが破壊される可能性を
避けることができる。
を格納した後、第２の電源電圧ＯＶ DDを第１の電源電圧
ＩＶDDと同じ５Ｖにして内部回路１１をテストする。こ
のように、本実施形態の半導体集積回路１０では、第１
の電源電圧ＩＶDDを通常動作時の電源電圧と同じ電位に
しておき、第２の電源電圧ＯＶDDを第１の電源電圧ＩＶ
DDの１／２未満にしてリセット信号を入力すると、テス
トモードに切換えられ、第２の電源電圧ＯＶDDを第１の
電源電圧ＩＶDDと同じ電圧にしてリセット信号を入力す
ると通常動作モードに切り換えられる。従って、この半
導体集積回路１０には通常の動作電圧を越える電圧を印
加することなくモード切り換えを行うことができ、内部
回路１１を構成するトランジスタが破壊される可能性を
避けることができる。
【００１９】尚、本実施形態の半導体集積回路１０で
は、リセットピン２１からのリセット信号の立上がりエ
ッジでモード切換回路１６のデータ端子Ｄに入力されて
いる信号をラッチしたが、これに限られるものではなく
第２の電源電圧ＯＶDDを通常の動作電圧の１／２未満の
電圧から通常の動作電圧に戻すときの電圧変化のエッジ
でモード切換回路１６にモード切換え用の信号をラッチ
してもよく、リセット信号がアサートされた時点（上述
の例ではリセット信号が’Ｌ’レベルに変化した時点）
から遅延回路で遅延させた信号でラッチしてもよい。
は、リセットピン２１からのリセット信号の立上がりエ
ッジでモード切換回路１６のデータ端子Ｄに入力されて
いる信号をラッチしたが、これに限られるものではなく
第２の電源電圧ＯＶDDを通常の動作電圧の１／２未満の
電圧から通常の動作電圧に戻すときの電圧変化のエッジ
でモード切換回路１６にモード切換え用の信号をラッチ
してもよく、リセット信号がアサートされた時点（上述
の例ではリセット信号が’Ｌ’レベルに変化した時点）
から遅延回路で遅延させた信号でラッチしてもよい。
【００２０】
【発明の効果】以上説明したように、本発明の半導体集
積回路では、モード切換え専用の端子を備えることなく
モードを切り換えることができる。従って半導体集積回
路のパッケージの端子数を抑えることができ、コストの
低減につながる。
積回路では、モード切換え専用の端子を備えることなく
モードを切り換えることができる。従って半導体集積回
路のパッケージの端子数を抑えることができ、コストの
低減につながる。
【図１】本発明の一実施形態の半導体集積回路の回路図
である。
である。
【図２】図１に示す半導体集積回路のパッケージを示す
図である。
図である。
１０ 半導体集積回路 １１ 内部回路 １３ 入力バッファ １４ 出力バッファ １５ 信号出力回路 １６ モード切換回路 ２１ リセットピン ２１ａ，２２ａ パッド ２２ 信号ピン ２３ 第１の電源ピン ２４ 第２の電源ピン
Claims (1)
- 【請求項１】 通常動作を行なう通常動作モードと被テ
スト動作を行なうテストモードとを有しこれら通常動作
モードとテストモードとの間で自在にモード切換えが行
なわれる内部回路を備えた半導体集積回路において、 前記内部回路と、前記半導体集積回路とは別の外部回路
との間で授受される信号を中継する信号ピンと、 前記信号ピンに入力側が接続され入力側から入力された
信号を前記内部回路に伝達する入力バッファと、 前記信号ピンに出力側が接続され前記内部回路で生成さ
れた信号を出力側に伝達する出力バッファと、 前記入力バッファに該入力バッファ作動用の第１の電力
を供給するための第１の電源ピンと、 前記出力バッファに、前記第１の電力の電圧とは独立に
電圧が調整される、該出力バッファ作動用の第２の電力
を供給するための第２の電源ピンと、 前記内部回路を所定の初期状態にリセットするリセット
信号を入力するリセットピンと、 前記リセットピンからのリセット信号の入力を受けて、
前記出力バッファに向けて、該出力バッファからグラウ
ンド側の論理とは異なる電源側の論理の信号が出力され
る起因となる信号を出力する信号出力回路と、 前記入力バッファから出力された信号の論理に基づい
て、前記内部回路を前記通常動作モードもしくは前記テ
ストモードに切り換えるモード切換回路とを備え、 前記モード切換回路が、前記第１の電源ピンから所定の
第１の電圧の電力が入力され前記入力バッファが該第１
の電圧の電力で作動する状態において、前記第２の電源
ピンにも前記所定の第１の電圧と同一の電圧の電力が供
給され前記出力バッファが該第１の電圧と同一の電圧の
電力で作動する状態での前記リセット信号の入力を受け
て前記信号出力回路から出力された信号に起因して前記
入力バッファから出力された信号に基づいて前記内部回
路を前記通常動作モードに切り換え、前記第２の電源ピ
ンに、前記出力バッファから出力された電源側の論理の
信号が前記入力バッファにグラウンド側の論理の信号と
して入力される所定の第２の電圧の電力が供給され前記
出力バッファが該第２の電圧の電力で作動する状態での
前記リセット信号の入力を受けて前記信号出力回路から
出力された信号に起因して前記入力バッファから出力さ
れた信号に基づいて前記内部回路を前記テストモードに
切り換えるものであることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167726A JPH1019998A (ja) | 1996-06-27 | 1996-06-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167726A JPH1019998A (ja) | 1996-06-27 | 1996-06-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1019998A true JPH1019998A (ja) | 1998-01-23 |
Family
ID=15855032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167726A Withdrawn JPH1019998A (ja) | 1996-06-27 | 1996-06-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1019998A (ja) |
-
1996
- 1996-06-27 JP JP8167726A patent/JPH1019998A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |