JP2003303893A

JP2003303893A - 半導体集積回路

Info

Publication number: JP2003303893A
Application number: JP2002110784A
Authority: JP
Inventors: Yoshiyuki Shimizu; 禎之清水; Takafumi Takatsuka; 挙文高塚; Masaki Tsukide; 正樹築出
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-04-12
Filing date: 2002-04-12
Publication date: 2003-10-24
Also published as: US6798236B2; US20030193084A1

Abstract

(57)【要約】【課題】低消費電力を実現する半導体集積回路におい
てその出力回路を低電圧で動作させても処理能力の低下
を抑制する半導体集積回路を提供する。【解決手段】外部電源ＶＤＤ２とＩＯ用電源ＶＤＤ３
とを入力して回路を動作させる半導体集積回路におい
て、内部回路１５と、最終段のバッファ回路及びそれ以
外の回路を含む出力回路１０と、出力回路１０に含まれ
る最終段のバッファ回路に供給する電源を外部電源及び
ＩＯ用電源のいずれか一方に切替える切替回路２０とを
含む。内部回路１５には外部電源ＶＤＤ２からの電圧を
降圧した電圧が、出力回路１０に含まれるそれ以外の回
路１３にはＩＯ用電源ＶＤＤ３から電圧がそれぞれ供給
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、入力バッファ、内部回路及び出力バッファを
有し、内部回路と入出力バッファとの間で供給する電源
電圧が異なる半導体集積回路に関する。

【０００２】

【従来の技術】近年の低消費電力化に伴い、半導体集積
回路の駆動電源電圧も低電圧化していく傾向にある。駆
動電源電圧の低電圧化は漸次進行しており、現状におい
ては種々の駆動電圧が混在した状態にある。そこで、半
導体集積回路においては、高い駆動電圧と低い駆動電圧
の複数種類の電源電圧に対応したものがある。

【０００３】図１０に２種類の電源電圧に対応可能な半
導体集積回路の構成を示す。同図に示すように、半導体
集積回路は、半導体集積回路の所定の機能に対応した処
理を行なう内部回路１５と、内部回路１５から受けたデ
ータを後段の回路に出力する出力回路１０とを備える。
内部回路１５には電源電圧ＶＤＤ１が、出力回路１０に
は電源電圧ＶＤＤ２またはＶＤＤ３が供給される。

【０００４】出力回路１０に供給される電圧ＶＤＤ２は
半導体集積回路の電源入力端子を介して入力される外部
電源電圧であり例えば３．０Ｖである。内部回路１５に
供給される電圧ＶＤＤ１は外部電源電圧ＶＤＤ２を降圧
して得られる電圧（例えば２．５Ｖ）である。出力回路
１０には電源電圧ＶＤＤ２と電源電圧ＶＤＤ３とのいず
れかが供給可能になっており、電源電圧ＶＤＤ３は半導
体集積回路のＩＯ用電源の入力端子を介して入力され
る、外部電源電圧ＶＤＤ２よりも低い入出力用の電源電
圧であり、例えば１．８Ｖである。

【０００５】出力回路１０に供給される電源電圧ＶＤＤ
２、ＶＤＤ３は使用に際して半導体集積回路の用途に応
じてユーザにより切替えられる。電源の切替は、半導体
集積回路内の電源パッドのワイヤリング先を変更する等
の方法により行なわれる。

【０００６】

【発明が解決しようとする課題】以上のように、用途に
応じて出力回路１０に供給する電源電圧を高い電圧ＶＤ
Ｄ２又は低い電圧ＶＤＤ３に切替られる半導体集積回路
の場合、出力回路１０の各回路は高い電源電圧ＶＤＤ２
に応じて設計されるているため、出力回路１０に低い電
源電圧ＶＤＤ３を供給して駆動すると、アクセス時間が
遅くなるという問題がある。

【０００７】本発明は上記課題を解決すべくなされたも
のであり、その目的とするところは、低消費電力を実現
する半導体集積回路においてその出力回路を低電圧で動
作させても処理能力の低下を抑制する半導体集積回路を
提供することにある。

【０００８】

【課題を解決するための手段】本発明に係る第１の半導
体集積回路は、外部から第１の電源電圧（外部電源電
圧）と第２の電源電圧（ＩＯ用電源電圧）とを入力して
回路を動作させる半導体集積回路である。半導体集積回
路は、入力した信号に対して所定の機能を実行する内部
回路と、最終段のバッファ回路及びそれ以外の回路を含
む出力回路と、出力回路に含まれる最終段のバッファ回
路に供給する電源電圧を第１の電源電圧及び第２の電源
電圧のいずれか一方に切替える切替回路とを備える。内
部回路には第１の電源電圧を降圧した電圧が供給され、
出力回路に含まれるそれ以外の回路には第１の電源電圧
が供給される。

【０００９】本発明に係る第２の半導体集積回路は、第
１の半導体集積回路において、第１の電源電圧は第２の
電源電圧よりも高い電圧である。

【００１０】本発明に係る第３の半導体集積回路は、第
１の半導体集積回路において、さらに、内部回路に供給
される第１の電源電圧を降圧した電圧は、第２の電源電
圧よりも高い電圧である。

【００１１】本発明に係る第４の半導体集積回路は、第
１の半導体集積回路において、切替回路は、同一モール
ド内に設けられた半導体装置で生成される切替信号に基
いて切替を行なう。

【００１２】本発明に係る第５の半導体集積回路は、第
４の半導体集積回路において、切替信号が所定の電位に
接続されたインナーリードをパッドに電気的に接続する
ことにより生成される。

【００１３】本発明に係る第６の半導体集積回路は、第
４の半導体集積回路において、切替信号が書替え可能な
記憶装置に記録された所定のデータに基いて生成され
る。

【００１４】本発明に係る第７の半導体集積回路は、第
６の半導体集積回路において、書替え可能な記憶装置は
他の集積回路内に設けられ、かつ、半導体集積回路と同
一モールド内に設けられる。

【００１５】本発明に係る第８の半導体集積回路は、第
４の半導体集積回路において、切替信号がヒューズの電
気的切断の有無に応じて生成される。

【００１６】本発明に係る第９の半導体集積回路は、第
５、第６または第８の半導体集積回路において、テスト
モード信号が入力されたときに、外部から入力したテス
ト信号を切替信号として出力するモード選択回路をさら
に備える。

【００１７】本発明に係る第１０の半導体集積回路は、
第４の半導体集積回路において、出力回路において、切
替信号に応じて最終段のバッファ回路の構成を変更す
る。

【００１８】本発明に係る第１１の半導体集積回路は、
第４の半導体集積回路において、出力回路において、切
替信号に応じて最終段のバッファ回路のトランジスタの
サイズを変更する。

【００１９】本発明に係る第１２の半導体集積回路は、
第２の回路が最終段のバッファ回路のみを含む。

【００２０】

【発明の実施の形態】以下添付の図面を参照して、本発
明に係る半導体集積回路の実施の形態を詳細に説明す
る。

【００２１】実施の形態１．図１に本発明に係る半導体
集積回路の構成を示す。半導体集積回路は、所定の機能
を実現する内部回路１５と、後段の回路に対する出力信
号を駆動する出力回路１０と、出力回路１０に対する電
源を切替える電源切替回路２０とを含む。なお、内部回
路１５と出力回路１０との間にはレベル変換回路（図示
せず）が介在している。このレベル変換回路は内部回路
１５からの出力信号のレベルを出力回路１０の入力段に
応じた高いレベルに変換する。

【００２２】本実施形態における出力回路１０は２つの
回路ブロック、すなわち、内部回路１５からの信号を出
力信号に変換する内部回路側端の回路ブロックである回
路１３と、回路１３の信号に応じてデータを出力端子１
００に出力する回路ブロックである回路１１とに分割さ
れる。

【００２３】本半導体集積回路は、外部電源端子から例
えば３．０Ｖの電源電圧（以下「外部電源電圧」とい
う。）ＶＤＤ２が、また、ＩＯ電源端子から入出力回路
のための電源として例えば１．８Ｖの電源電圧（以下
「ＩＯ用電源電圧」という。）ＶＤＤ３が供給される。
内部回路１５には外部電源ＶＤＤ２を降圧して得られる
電圧ＶＤＤ１（例えば２．５Ｖ）が接続される。出力回
路１０の内部回路側の回路１３には、外部電源電圧ＶＤ
Ｄ２が供給される。出力端側の回路１１には、外部電源
電圧ＶＤＤ２または外部電源電圧ＶＤＤ２よりも低いＩ
Ｏ用電源電圧ＶＤＤ３が供給される。回路１１に接続さ
れる電源電圧は、用途に応じて電源切替回路２０により
電源電圧ＶＤＤ２又は電源電圧ＶＤＤ３に切替えられ
る。なお、電源電圧ＶＤＤ３は外部電源電圧ＶＤＤ２を
降圧して生成してもよい。各電源電圧間には以下の関係
がある。ＶＤＤ１＜ＶＤＤ２ＶＤＤ３＜ＶＤＤ２なお、内部回路１５に供給される電源電圧ＶＤＤ１は高
速処理を実現するため、ＩＯ用電源電圧ＶＤＤ３よりも
高くするのが好ましい。

【００２４】電源切替回路２０は、インバータ１１、Ｐ
ＭＯＳトランジスタＱ１１、Ｑ１２とからなり、切替信
号により出力回路１０の回路１１に供給する電源電圧を
外部電源電圧ＶＤＤ２または電源電圧ＶＤＤ３に切替え
る。すなわち、切替信号が「Ｈ（High）」のときは電源
ＶＤＤ３が、「Ｌ（Low）」のときは電源ＶＤＤ２が回
路１１に対する電源として選択される（図２参照）。こ
のように、出力用電源として電源電圧ＶＤＤ２と電源電
圧ＶＤＤ３が切替えて使用される。

【００２５】図２に示すように、内部回路側の回路１３
はＮＡＮＤゲートとインバータからなる組み合わせ回路
からなり、内部回路１５からの出力信号を後段の回路に
伝達するための信号を生成する。

【００２６】出力端側の回路１１は出力回路１０におけ
る最終段の回路ブロックであり、ＰＭＯＳトランジスタ
Ｑ１とＮＭＯＳトランジスタＱ２の直列回路からなる出
力バッファを少なくとも含む。好ましくは、回路１１は
ＰＭＯＳトランジスタＱ１のゲートに接続するインバー
タＩ２を含む。これにより、例えば、低消費電力化のた
めに半導体集積回路の回路１１以外の回路への電源供給
を遮断した場合であっても、インバータＩ２によってＰ
ＭＯＳトランジスタＱ１がオンとなることを防止できる
ため、ＰＭＯＳトランジスタＱ１の電流の導通を防止で
き、より低消費電力化が図れる。

【００２７】以上のように、本実施形態の半導体集積回
路では、出力回路１０における内部回路側にある回路１
３には外部電源電圧を供給する。さらに、回路１１に対
しては、外部電源電圧ＶＤＤ２又はそれよりも低い電圧
の電源電圧ＶＤＤ３を切替えて供給する。このように、
出力回路において最終段の最小限の回路構成を有する回
路１１に対して低い電圧ＶＤＤ３を供給することによ
り、電源電圧の低下によるアクセスタイムの遅延を最小
限に抑制でき、低電力化が実現できる。また、２種類の
出力電源に対応可能になる。なお、回路１１はトランジ
スタサイズが大きく、トランジスタＱ１のゲート幅が数
百ミクロンと回路１３の約１０倍以上あり、多大な電流
が流れるため、少なくとも、回路１１に対しては供給電
圧を下げておく必要がある。

【００２８】このように、出力回路１０において最終段
以外の回路部には電源電圧を供給し、最終段の回路部に
電源電圧を降圧して得られるより低い電圧を供給するこ
とにより、アクセス時間の低下を最小限に抑え、すなわ
ち、処理能力の低下を最小限に抑えつつ集積回路全体と
して消費電力を低減することを可能にしている。

【００２９】本実施形態の半導体集積回路では、切替信
号によって、出力端側の回路１１への電源を容易に切替
えることが可能である。以下に、その切替信号を生成す
る切替信号生成回路の構成例をいくつか示す。なお、以
下に説明する切替信号生成回路は基本的に本半導体集積
回路内に設けてもよい。または、その外部に設けてもよ
いが、このときは半導体集積回路とともにモールドされ
同じパッケージ内に収納されるのが好ましい。

【００３０】（切替信号の生成回路例１）図３にボンデ
ィングオプションによる切替信号の生成例を示す。切替
制御回路５１は２つのインバータからなり、その入力が
パッド６１に接続される。パッド６１は、「Ｈ」の切替
信号を生成するときは、電源（ＶＤＤ）に接続するイン
ナーリード６３に接続され、「Ｌ」の切替信号を生成す
るときは、グランド（ＧＮＤ）に接続するインナーリー
ド６５に接続される。切替信号が「Ｈ」のときは、図２
において破線の矢印で示すように電源ＶＤＤ３から出力
回路１１に電源が供給される。切替信号が「Ｌ」のとき
は、図２において実線の矢印で示すように電源ＶＤＤ２
から出力回路１１に電源が供給される。以上のようにボ
ンディングオプションにより出力回路１１に対する電源
の切替が可能となる。

【００３１】（切替信号の生成回路例２）図４は、図３
に示す回路構成においてさらに切替信号のテストを可能
とする構成である。図４に示す構成では、モード選択回
路５３を設けている。モード選択回路５３は、２つのト
ランスファーゲートＴＧ１、ＴＧ２と、インバータを含
む。トランスファーゲートＴＧ１、ＴＧ２には、インバ
ータＩ３により、モードセレクト信号に応じた互いに相
補的な信号が入力される。モード選択回路５３には、テ
ストモードを設定するためのモードセレクト信号と、テ
ストデータとが入力される。

【００３２】テストモード時においては、モードセレク
ト信号がアクティブ（すなわち「Ｈ」）になる。このと
き、トランスファーゲートＴＧ２がオンになり、テスト
データを切替信号としてインバータＩ４に伝達する。ト
ランスファーゲートＴＧ１はオフになり、パッド６１か
らの信号をインバータＩ４に伝達しない。

【００３３】一方、非テストモード時においては、モー
ドセレクト信号が非アクティブ（すなわち「Ｌ」）にな
る。このとき、トランスファーゲートＴＧ１がオンにな
り、パッド６１からの信号を切替信号としてインバータ
Ｉ４に伝達する。トランスファーゲートＴＧ２はオフに
なり、テストデータをインバータＩ４に伝達しない。

【００３４】この回路構成により、インナーリードとパ
ッド間のワイヤリングを行なう前に、出力回路１１に対
する２種類の電源のテストが可能となる。

【００３５】（切替信号の生成回路例３）図５に、メモ
リ回路に記憶されたデータを切替信号として利用するた
めの構成を示す。メモリ回路６７は書き替え可能なメモ
リであり、切替信号を与えるデータを記録する所定の記
憶領域を有している。切替制御回路５１は、切替信号デ
ータが記録される所定の記憶領域から読み出し信号が得
られるように、例えばメモリ回路６７のデータ線に接続
される。メモリ回路６７の記録データを書き替えること
により、任意に切替信号の値を変更できる。メモリ回路
は半導体集積回路と同一チップ上に設けてもよい。また
は、メモリ回路は外部に設けられたものを利用してもよ
いが、このときは、半導体集積回路とともにモールドさ
れ、同一パッケージ内に集積されるのが好ましい。

【００３６】図６に示す回路構成は、図５に示す回路構
成にさらにモード選択回路５３を設けたものである。こ
の回路構成により、メモリ回路へデータを書き込まなく
とも、出力回路１１に対する２種類の電源のテストが可
能となる。

【００３７】（切替信号の生成回路例４）図７に、ヒュ
ーズを用いて切替信号を生成する回路構成を示す。同図
に示す回路は、ＰＭＯＳトランジスタＱ９１と、ヒュ-
ズ９１と、ＰＭＯＳトランジスタＱ９２、Ｑ９３と、２
つのインバータとからなる。電源ＶＤＤ、ＰＭＯＳトラ
ンジスタＱ９１、ヒューズ９１、２つのインバータが直
列に接続されている。ヒューズ９１と前段のインバータ
の間のノードと、グランドとの間には並列に接続された
ＮＭＯＳトランジスタＱ９２、Ｑ９３が接続されてい
る。

【００３８】切替信号として「Ｈ」を出力させるときは
ヒュ-ズ９１を導通状態にする。これにより、ノードＡ
が「Ｈ」となり、切替信号として「Ｈ」が出力される。
切替信号として「Ｌ」を出力させるときはヒュ-ズ９１
を切断して非導通状態にする。これにより、ノードＡが
「Ｌ」となり、切替信号として「Ｌ」が出力される。

【００３９】図８に示す回路構成は、図７に示す回路構
成にさらにモード選択回路５３を設けたものである。こ
の回路構成により、ヒューズ９１を切断せずに出力回路
１１に対する２種類の電源のテストが可能となる。

【００４０】実施の形態２．本実施形態では、前述の出
力回路１０の出力端側の回路１１において、電源電圧の
異なる２つの出力バッファを設けている。すなわち、電
源ＶＤＤ２から電圧が供給される第１の出力バッファ７
１と、電源ＶＤＤ３から電圧が供給される第２の出力バ
ッファ７３とを設けている。各出力バッファ７１、７３
はＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列
回路からなる。これらの２つの出力バッファ７１、７３
は、前述の切替信号によっていずれか一方が選択され
る。すなわち、切替信号が「Ｌ」のときは、第１の出力
バッファ７１が選択され、切替信号が「Ｈ」のときは、
第２の出力バッファ７３が選択される。

【００４１】このように、電源電圧の異なる出力バッフ
ァを複数設けておき、切替信号により、出力バッファの
いずれかを選択して使用できるようにすることにより、
出力電圧に応じて最適に設計された方の出力バッファを
選択することが可能となるため、より好適な条件で動作
が可能となり、よりアクセス時間を短縮できる。なお、
上記実施の形態では、出力回路１０において最終段の回
路１１以外すなわち前段の回路１２には高い電圧を供給
していたが、市場で要求されるアクセス時間に応じて最
終段の回路１１に加えて、その前段の回路１２の全部ま
たは一部にも低い電圧を供給するようにしてもよい。

【００４２】

【発明の効果】本発明に係る第１の半導体集積回路によ
れば、出力回路において最終段のバッファ回路と、それ
以外の回路とに対してそれぞれ異なる電源電圧の供給が
可能となるため、バッファ回路に供給する電源電圧低く
することにより出力回路の処理能力の低下を抑制しつつ
全体として低消費電力化が実現できる。また、切替回路
により出力回路のバッファ回路に対する電源を切替可能
なため、複数種類のＩＯ用電源に対応可能な半導体集積
回路を提供できる。

【００４３】本発明に係る第２の半導体集積回路によれ
ば、出力回路において、バッファ回路にはより低い第２
の電源電圧の供給が、バッファ回路以外の回路にはより
高い第１の電源電圧の供給が可能となるため、電源電圧
低下による出力回路のアクセス時間の遅延をバッファ回
路によるもののみに抑制でき、全体として消費電力を低
減しつつ処理能力の低下を抑制できる。

【００４４】本発明に係る第３の半導体集積回路によれ
ば、内部回路に供給する電圧を、出力回路のバッファ回
路に供給する電圧よりも高くすることにより、内部回路
の高速化が実現できる。

【００４５】本発明に係る第４の半導体集積回路によれ
ば、切替回路は、同一モールド内に設けられた半導体装
置で生成される切替信号に基いて切替を行なう。また、
切替信号に基いて切替を行なうことにより切替回路にお
いて容易に電源の切替を実現できる。

【００４６】本発明に係る第５の半導体集積回路によれ
ば、切替信号を所定の電位に接続されたインナーリード
を用いて容易に生成できる。

【００４７】本発明に係る第６の半導体集積回路によれ
ば、切替信号を、メモリ等の記憶装置のデータを書き替
えることで容易に生成できる。

【００４８】本発明に係る第７の半導体集積回路によれ
ば、第６の半導体集積回路を１つのチップで提供でき
る。

【００４９】本発明に係る第８の半導体集積回路によれ
ば、切替信号を、ヒューズを用いることで容易に生成で
きる。

【００５０】本発明に係る第９の半導体集積回路によれ
ば、インナーリードや記憶装置等を用いて生成される切
替信号を用いずに、電源の切替が可能となり、回路の動
作テストが可能となる。

【００５１】本発明に係る第１０の半導体集積回路によ
れば、出力回路において、供給される電源に応じた好適
なバッファ回路を使用でき、より好適な条件での動作が
可能となる。

【００５２】本発明に係る第１１の半導体集積回路は、
出力回路において、供給される電源に応じた好適なトラ
ンジスタ・サイズを有するバッファ回路を使用でき、よ
り好適な条件での動作が可能となる。

【００５３】本発明に係る第１２の半導体集積回路は、
第２の回路が最終段のバッファ回路のみを含むので、高
速化と低消費電力化の両立により適している。

【図面の簡単な説明】

【図１】本発明に係る実施の形態１の半導体集積回路
の構成図。

【図２】半導体集積回路の出力回路の具体的な構成例
を示した図。

【図３】切替信号生成回路の一例を示した図。

【図４】テスト動作可能な切替信号生成回路の一例を
示した図。

【図５】切替信号生成回路の別の例を示した図。

【図６】テスト動作可能な切替信号生成回路の別の例
を示した図。

【図７】切替信号生成回路のさらに別の例を示した
図。

【図８】テスト動作可能な切替信号生成回路のさらに
別の例を示した図。

【図９】本発明に係る実施の形態２の半導体集積回路
（出力回路）の構成図。

【図１０】従来の半導体集積回路の構成図。

【符号の説明】

１０出力回路、１１出力回路（出力端側）、１
３出力回路（内部回路側）、１５内部回路、２
０電源切替回路、ＶＤＤ１外部電源を降圧して得
られる電源（及びその電圧値）、１００出力端子、
ＶＤＤ２外部電源（及びその電圧値）、ＶＤＤ３
ＩＯ用電源（及びその電圧値）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者築出正樹東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5F038 AV13 AV14 AV15 BE07 BG03 CD15 DF01 DF05 DF08 DT02 EZ20 5J056 AA11 BB18 CC00 CC03 CC21 DD13 DD29 EE06 EE15 FF07 GG09

Claims

【特許請求の範囲】

【請求項１】外部から第１の電源電圧と第２の電源電
圧とを入力して回路を動作させ、出力端子にデータを出
力する半導体集積回路において、入力した信号に対して所定の機能を実行する内部回路
と、該内部回路からの信号を出力信号に変換する第１の回路
及び該第１の回路の信号に応じて前記出力端子にデータ
を出力する最終段のバッファ回路を含む第２の回路を有
する出力回路と、前記第２の回路に供給する電源電圧を第１の電源電圧及
び第２の電源電圧のいずれか一方に切替える切替回路と
を備え、前記内部回路には前記第１の電源電圧を降圧した電圧が
供給され、前記第２の回路には前記第１の電源電圧が供
給されることを特徴とする半導体集積回路。
【請求項２】前記第１の電源電圧が前記第２の電源電
圧よりも高いことを特徴とする請求項１記載の半導体集
積回路。
【請求項３】前記内部回路に供給される前記第１の電
源電圧を降圧した電圧が、前記第２の電源電圧よりも高
いことを特徴とする請求項１記載の半導体集積回路。
【請求項４】前記切替回路は、同一モールド内に設け
られた半導体装置で生成される切替信号に基いて切替を
行なうことを特徴とする請求項１記載の半導体集積回
路。
【請求項５】前記切替信号は、所定の電位に接続され
たインナーリードをパッドに電気的に接続することによ
り生成されることを特徴とする請求項４記載の半導体集
積回路。
【請求項６】前記切替信号は、書替え可能な記憶装置
に記録された所定のデータに基いて生成されることを特
徴とする請求項４記載の半導体集積回路。
【請求項７】前記書替え可能な記憶装置は他の集積回
路内に設けられ、かつ、当該半導体集積回路と同一モー
ルド内に設けられたことを特徴とする請求項６記載の半
導体集積回路。
【請求項８】前記切替信号は、ヒューズの電気的切断
の有無に応じて生成されることを特徴とする請求項４記
載の半導体集積回路。
【請求項９】テストモード信号が入力されたときに、
外部から入力したテスト信号を前記切替信号として出力
するモード選択回路をさらに備えたことを特徴とする請
求項５、６または８記載の半導体集積回路。
【請求項１０】前記出力回路において、前記切替信号
に応じて最終段のバッファ回路の構成を変更することを
特徴とする請求項４記載の半導体集積回路。
【請求項１１】前記出力回路において、前記切替信号
に応じて最終段のバッファ回路のトランジスタのサイズ
を変更することを特徴とする請求項４記載の半導体集積
回路。
【請求項１２】前記第２の回路は最終段のバッファ回
路のみを含むことを特徴とする請求項１記載の半導体集
積回路。