JP2000180510A - 半導体集積回路およびその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 スキャンチェーンが構成された半導体集積回
路として、通常動作時において、配線の信号変化による
無駄な電力消費を抑える。 【解決手段】 スキャンチェーン１０を構成するスキャ
ンフリップフロップ１１，１２の出力信号線のうち、シ
フトモードの信号経路に含まれ、かつ通常動作時の信号
経路に含まれない配線１５，１６に切替回路２１，２５
が設けられている。スキャンイネーブル信号ＳＥが
「１」のときＮＭＯＳゲート２２，２６は導通状態にな
り、配線１５ａ，１６ａにそれぞれスキャンフリップフ
ロップ１１，１２の出力信号が伝搬する。一方、スキャ
ンイネーブル信号ＳＥが「０」のときＮＭＯＳゲート２
２，２６は非導通状態になり、配線１５ａ，１６ａの電
位はプルダウン素子２３，２７によって接地電位にな
る。このため、スキャンイネーブル信号ＳＥが「０」の
間は、配線１５ａ，１６ａにおいて信号変化が起こら
ず、充放電による電力消費が生じない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、故障検査が効率よ
く行えるよう、スキャンテストを実施するためのスキャ
ンチェーンが構成された半導体集積回路に関する技術に
属する。

【０００２】

【従来の技術】図７はスキャンチェーンが構成された従
来の半導体集積回路の一例を示す図である。図７の半導
体集積回路は組合せ回路２およびスキャンフリップフロ
ップ１１，１２を備えている。スキャンフリップフロッ
プ１１，１２は同一の構成からなり、スキャンイネーブ
ル入力端子ＳＥに「０」が入力されたときは、クロック
入力端子ＣＫに入力されたクロック信号に同期して通常
データ入力端子Ｄのデータを取り込む一方、スキャンイ
ネーブル入力端子ＳＥに「１」が入力されたときは、ク
ロック入力端子ＣＫに入力されたクロック信号に同期し
てスキャンデータ入力端子ＳＩのデータを取り込む。

【０００３】図７の半導体集積回路は次のように動作す
る。通常動作時は、スキャンフリップフロップ１１，１
２は組合せ回路２からの信号を通常データ入力端子Ｄか
ら受け取り、データ出力端子Ｑから組合せ回路２に信号
を出力する。

【０００４】一方、テスト時は、スキャンイネーブル信
号ＳＥが「１」のとき（シフトモード）、スキャンフリ
ップフロップ１１，１２はスキャンチェーンとして動作
し、スキャンイン端子７からスキャンフリップフロップ
１１，１２に組合せ回路２のテストのための信号値を書
き込むことができる。またスキャンイネーブル信号ＳＥ
が「０」のとき（キャプチャモード）、スキャンフリッ
プフロップ１１，１２は組合せ回路２からのテスト結果
信号を受け取り、次いでスキャンイネーブル信号ＳＥを
「１」（シフトモード）にすることによって、スキャン
フリップフロップ１１，１２に取り込まれた組合せ回路
２のテスト結果信号をスキャンアウト端子８から観測す
ることができる。

【０００５】

【発明が解決しようとする課題】半導体集積回路の微細
化と共に、回路全体の消費電力に対して配線の信号変化
による消費電力が占める割合が、増加している。このた
め、半導体集積回路において、配線の信号変化による消
費電力を抑える技術が一層重要になりつつある。

【０００６】ところで、従来の半導体集積回路では、図
７に示すように、スキャンチェーンを構成するために、
スキャンフリップフロップの出力端子と次段のスキャン
フリップフロップのスキャンイン端子とを直接、接続し
ていた。

【０００７】しかしながら、図７の半導体集積回路で
は、通常動作時において、組合せ回路２に与えられるス
キャンフリップフロップ１１，１２の出力信号が、通常
動作時の信号経路に含まれない配線１５，１６において
も信号変化を引き起こしてしまう。これにより、配線１
５，１６において信号変化による無駄な充放電が起こ
り、不必要な電力消費が生じる。

【０００８】前記の問題に鑑み、本発明は、スキャンチ
ェーンが構成された半導体集積回路として、通常動作時
において、配線の信号変化による無駄な電力消費を抑え
ることを課題とする。

【０００９】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、半導体集積
回路として、スキャンチェーンを構成する記憶素子と、
前記記憶素子の出力信号線のうち、シフトモードにおけ
る信号経路に含まれ、かつ、通常動作時における信号経
路に含まれない配線に設けられ、シフトモードであるか
否かを示す制御信号に応じて出力を切り替える切替回路
とを備えたものであり、前記切替回路は、前記制御信号
が、シフトモードを示すときは出力側配線と出力側配線
とを導通させて入力信号をそのまま出力する一方、シフ
トモードを示さないときは出力側配線における電力消費
が抑制されるよう入力信号にかかわらず固定値を出力す
るものである。

【００１０】請求項１の発明によると、スキャンチェー
ンを構成する出力信号線のうち、シフトモードにおける
信号経路に含まれ、かつ、通常動作時における信号経路
に含まれない配線に切替回路が設けられている。そし
て、制御信号がシフトモードを示さないときは、切替回
路から、その出力側配線における電力消費が抑制される
よう固定値が出力される。このため、シフトモード以外
のとき、例えば通常動作時において、切替回路の出力側
配線では信号変化が起こらず、電力消費が生じない。し
たがって、配線の信号変化による無駄な電力消費が抑え
られる。

【００１１】請求項２の発明では、前記請求項１の半導
体集積回路における記憶素子および切替回路は、当該半
導体集積回路の設計の際に単一の回路部品として設計さ
れているものとする。

【００１２】請求項３の発明では、前記請求項１の半導
体集積回路における切替回路は、前記記憶素子の近傍に
配置されているものとする。

【００１３】請求項４の発明では、前記請求項１の半導
体集積回路における切替回路は、入力側配線と出力側配
線との間の導通・非導通を前記制御信号に応じて切替制
御するスイッチゲートと、前記スイッチゲートが非導通
状態のとき、出力側配線の電位を所定の値に固定する電
位固定素子とを備えているものとする。

【００１４】請求項５の発明では、前記請求項４の半導
体集積回路におけるスイッチゲートは、ＮＭＯＳゲー
ト、ＰＭＯＳゲートまたはＣＭＯＳゲートによって構成
されているものとする。

【００１５】請求項６の発明では、前記請求項４の半導
体集積回路における電位固定素子は、プルダウン素子、
プルアップ素子またはホールド回路によって構成されて
いるものとする。

【００１６】請求項７の発明は、前記請求項１の半導体
集積回路の設計方法として、前記記憶素子および切替回
路を単一の回路部品として設計するものである。

【００１７】

【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係る半導体集積回路を示す回路図で
ある。図１において、半導体集積回路１は第１および第
２のスキャンフリップフロップ１１，１２並びにスキャ
ンイン端子７およびスキャンアウト端子８によって構成
されたスキャンチェーン１０を備えている。スキャンチ
ェーン１０を構成する記憶素子としての第１および第２
のスキャンフリップフロップ１１，１２は同一の構成か
らなり、Ｄは通常データ入力端子、ＳＩはスキャンデー
タ入力端子、ＣＫはクロック入力端子、ＳＥはスキャン
イネーブル入力端子、Ｑはデータ出力端子である。クロ
ック入力端子ＣＫにはクロック端子５に与えられたクロ
ック信号ＣＬＫが入力され、スキャンイネーブル入力端
子ＳＥにはスキャンイネーブル端子６に与えられたスキ
ャンイネーブル信号ＳＥが入力される。

【００１８】第１のスキャンフリップフロップ１１の出
力信号線すなわちデータ出力端子Ｑに接続された配線の
うち、シフトモードにおける信号経路に含まれ、かつ、
通常動作時における信号経路に含まれない配線１５に第
１の切替回路２１が設けられている。第１の切替回路２
１は入力側配線と出力側配線との間の導通・非導通を制
御信号としてのスキャンイネーブル信号ＳＥに応じて切
替制御するスイッチゲートとしてのＮＭＯＳゲート２２
と、ＮＭＯＳゲート２２が非導通状態のとき、出力側配
線の電位を接地電位に固定する電位固定素子としてのプ
ルダウン素子２３とによって構成されている。すなわ
ち、第１の切替回路２１は、スキャンイネーブル信号Ｓ
Ｅが“Ｈ”のときは入力信号をそのまま出力する一方、
“Ｌ”のときは接地電位を固定値として出力する。

【００１９】同様に、ＮＭＯＳゲート２６およびプルダ
ウン素子２７からなる第２の切替回路２５が、第２のス
キャンフリップフロップ１２の出力信号線のうち、シフ
トモードにおける信号経路に含まれ、かつ、通常動作時
における信号経路に含まれない配線１６に設けられてい
る。第２の切替回路２５も第１の切替回路２１と同様
に、スキャンイネーブル信号ＳＥが“Ｈ”のときは入力
信号をそのまま出力する一方、“Ｌ”のときは接地電位
を固定値として出力する。

【００２０】すなわち、図１の半導体集積回路では、ス
キャンイネーブル信号ＳＥが「１」のとき（シフトモー
ド）は配線１５，１６は導通状態になり、スキャンイネ
ーブル信号ＳＥが「０」のとき（通常動作時およびキャ
プチャモード）は配線１５，１６は遮断される。

【００２１】図１の半導体集積回路は次のように動作す
る。テスト時において、スキャンイネーブル信号ＳＥが
「１」のとき（シフトモード）、ＮＭＯＳゲート２２，
２６は導通状態になり、スキャンイン端子７からスキャ
ンアウト端子８までのスキャンチェーン１０の信号経路
は正常に動作する。このため、組合せ回路２をテストす
るために必要な信号値を第１および第２のスキャンフリ
ップフロップ１１，１２にスキャンチェーン１０を介し
て書き込むことができる。

【００２２】また、スキャンイネーブル信号ＳＥを
「０」のとき（キャプチャモード）、第１および第２の
スキャンフリップフロップ１１，１２は組合せ回路２か
らのテスト結果信号を受け取る。この場合、次いでスキ
ャンイネーブル信号ＳＥを「１」（シフトモード）にす
ることによって、第１および第２のスキャンフリップフ
ロップ１１，１２に取り込まれた組合せ回路２のテスト
結果信号をスキャンアウト端子８から観測することがで
きる。

【００２３】一方、通常動作時には、スキャンイネーブ
ル信号ＳＥは「０」に固定される。第１および第２のス
キャンフリップフロップ１１，１２は組合せ回路２から
の信号を通常データ入力端子Ｄから受け取り、データ出
力端子Ｑから信号を出力して、それぞれ組合せ回路２に
与える。このとき、ＮＯＳゲート２２，２６は遮断状態
になり、第１および第２の切替回路２１，２２の出力は
プルダウン素子２３，２７によって接地電位になる。第
１および第２の切替回路２１，２２の出力は半導体集積
回路１の通常動作中は接地電位のまま変化しない。

【００２４】このように図１の半導体集積回路による
と、シフトモード以外のときは、配線１５のうち第１の
切替回路２１の出力側の配線１５ａおよび配線１６のう
ち第２の切替回路２５の出力側の配線１６ａにおいて信
号は変化しない。このため、信号変化による充放電が生
じないので、配線１５ａ，１６ａにおいて電力消費を抑
制することができる。

【００２５】一般に、ＬＳＩ設計の微細化が進むにつれ
て、回路の全消費電力に占めるゲートの消費電力の割合
は減少し、逆に配線の消費電力の割合が増大する。特に
０．２５μｍ以下のプロセスでは、１個のＮＭＯＳゲー
トの動作による消費電力は１本の配線の充放電による消
費電力と比べて非常に小さい。また、ＮＭＯＳゲートが
非導通状態であるときに流れる電流はリーク電流のみで
あるため、これにより消費される電力は配線で消費され
る電力に比べると無視できる量である。

【００２６】したがって、ＮＭＯＳゲート２２，２６を
設けることによって削減される配線１５，１６における
消費電力は、ＮＭＯＳゲート２２，２６を設けたことに
よって増加する消費電力よりもはるかに大きい。したが
って、特に０．２５μｍ以下のプロセスにおいて、本実
施形態による効果は大きい。

【００２７】（第２の実施形態）本発明の第２の実施形
態は、半導体集積回路の設計の際に、第１の実施形態で
示した切替回路とスキャンフリップフロップとを単一の
回路部品として設計するものである。

【００２８】図２は本実施形態に係るスキャンフリップ
フロップを表すハードマクロ（以下「スキャンマクロ」
と略記する）を示す回路図である。図２に示す回路部品
としてのスキャンマクロは、一般的なスキャンフリップ
フロップ３２と、ＮＭＯＳゲート３４およびプルダウン
素子３５からなる切替回路３３とが組み合わされて構成
されている。切替回路３３はスキャンフリップフロップ
３２の出力信号線のうち、このスキャンマクロのスキャ
ンアウト端子ＳＯと接続された配線３６に設けられてい
る。ＮＭＯＳゲート３４のゲートはスキャンマクロのス
キャンイネーブル端子ＳＥと接続されている。

【００２９】図２のスキャンマクロは次のように動作す
る。スキャンイネーブル入力端子ＳＥの入力信号が
「０」のときは、通常データ入力端子Ｄから受け取った
データを、クロック入力端子ＣＫに入力されたクロック
信号に同期してスキャンフリップフロップ３１に取り込
み、取り込んだ信号をデータ出力端子Ｑから出力する。
このとき、ＮＭＯＳゲート３４は遮断状態になるため、
スキャンフリップフロップ３２に取り込まれた信号はス
キャンアウト端子ＳＯに出力されない。スキャンアウト
端子ＳＯの信号はプルダウン素子３５によって「０」に
なり、通常動作時はそのまま変化しない。

【００３０】一方、スキャンイネーブル入力端子ＳＥの
入力信号が「１」のときは、スキャンデータ入力端子Ｓ
Ｉから受け取ったデータを、クロック入力端子ＣＫに入
力されたクロック信号に同期してスキャンフリップフロ
ップ３２に取り込み、取り込んだ信号をデータ出力端子
Ｑから信号を出力する。このとき、ＮＭＯＳゲート３４
は導通状態になるため、スキャンフリップフロップ３２
に取り込まれた信号は同時にスキャンアウト端子ＳＯに
も出力される。

【００３１】図３は本実施形態に係る半導体集積回路で
あって、図２に示すスキャンマクロを用いて構成したも
のを示す回路図である。図３において、半導体集積回路
１Ａは第１および第２のスキャンマクロ３１Ａ，３１Ｂ
並びにスキャンイン端子７およびスキャンアウト端子８
によって構成されたスキャンチェーン３０を備えてい
る。第１および第２のスキャンマクロ３１Ａ，３１Ｂは
それぞれ図２のように構成されている。

【００３２】図３の半導体集積回路１Ａは次のように動
作する。テスト時において、スキャンイネーブル信号Ｓ
Ｅが「１」のとき（シフトモード）、第１および第２の
スキャンマクロ３１Ａ，３１ＢのＮＭＯＳゲート３４は
導通状態になり、スキャンイン端子７からスキャンアウ
ト端子８までのスキャンチェーン３０の信号経路は正常
に動作する。このため、組合せ回路２をテストするため
に必要な信号値を第１および第２のスキャンマクロ３１
Ａ，３１Ｂにスキャンチェーン３０を介して書き込むこ
とができる。

【００３３】また、スキャンイネーブル信号ＳＥが
「０」のとき（キャプチャモード）、第１および第２の
スキャンマクロ３１Ａ，３１Ｂは組合せ回路２からのテ
スト結果信号を受け取る。この場合、次いでスキャンイ
ネーブル信号ＳＥを「１」（シフトモード）にすること
によって、第１および第２のスキャンマクロ３１Ａ，３
１Ｂに取り込まれた組合せ回路２のテスト結果信号をス
キャンアウト端子８から観測することができる。

【００３４】一方、通常動作時には、スキャンイネーブ
ル信号ＳＥは「０」に固定される。第１および第２のス
キャンマクロ３１Ａ，３１Ｂは組合せ回路２からの信号
を通常データ入力端子Ｄから受け取り、データ出力端子
Ｑから信号を出力してそれぞれ組合せ回路２に与える。
このとき、第１および第２のスキャンマクロ３１Ａ，３
１ＢのＮＭＯＳゲート３４は遮断状態になり、第１およ
び第２のスキャンマクロ３１Ａ，３１Ｂのスキャンアウ
ト端子ＳＯの信号値はプルダウン素子３４によって常に
「０」になる。このため、配線３７，３８の信号値も
「０」になり、半導体集積回路１Ａの通常動作中はその
まま変化しない。したがって、配線３７，３８において
信号変化による充放電が生じないので電力消費を抑制す
ることができる。

【００３５】本実施形態によると、スキャンフリップフ
ロップおよび切替回路を単一の回路部品として設計する
ことによって、第１の実施形態よりも、電力消費抑制の
効果をより顕著に得ることができる。

【００３６】図４は図３の半導体集積回路１Ａのレイア
ウトの例を模式的に示す図である。図４において、図３
と共通の構成要素には図３と同一の符号を付している。
本実施形態では、フリップフロップ３２Ａおよび切替回
路３３Ａは第１のスキャンマクロ３１Ａとして、フリッ
プフロップ３２Ｂおよび切替回路３３Ｂは第２のスキャ
ンマクロ３１Ｂとして、それぞれ単一の回路部品として
設計される。この結果、図４に示すように、切替回路３
３Ａはフリップフロップ３２Ａの近傍に配置され、切替
回路３３Ｂはフリップフロップ３２Ｂの近傍に配置され
る。これにより、スキャンフリップフロップ３２Ａの出
力信号線の分岐点Ｊ１から切替回路３３Ａまでの配線、
およびスキャンフリップフロップ３２Ｂの出力信号線の
分岐点Ｊ２から切替回路３３Ｂまでの配線の長さはきわ
めて短くなる。

【００３７】一方、図５は第１の実施形態に係る図１の
半導体集積回路１のレイアウトの例を模式的に示す図で
ある。図５において、図１と共通の構成要素には図１と
同一の符号を付している。この場合、第１の切替回路２
１は第１のスキャンフリップフロップ１１の近傍には必
ずしも配置されず、また第２の切替回路２５は第２のス
キャンフリップフロップ１２の近傍には必ずしも配置さ
れない。このため、第１のスキャンフリップフロップ１
１の出力信号線の分岐点Ｊ１から第１の切替回路２１ま
での配線、および第２のスキャンフリップフロップ１２
の出力信号線の分岐点Ｊ２から第２の切替回路２５まで
の配線の長さは、図４のレイアウトと比べて、かなり長
くなってしまう。

【００３８】すなわち、第１の実施形態では、スキャン
フリップフロップの出力信号線の分岐点から切替回路ま
での配線において信号変化により多少無駄な消費電力が
生じるのに対して、本実施形態によると、切替回路がス
キャンフリップフロップの近傍に配置されるので、スキ
ャンフリップフロップの出力信号線の分岐点から切替回
路までの配線がきわめて短くなり、これにより、これら
の配線における通常動作時の電力消費をほとんどなくす
ことができる。

【００３９】したがって、本実施形態によると、第１の
実施形態よりも電力消費抑制の効果をより顕著に得るこ
とができる。

【００４０】なお各実施形態では、切替回路のスイッチ
ゲートとしてＮＭＯＳゲートを用いるものとしたが、こ
れの代わりに、ＰＭＯＳゲート、ＣＭＯＳゲート、３ス
テートバッファまたは３ステートインバータなど、制御
信号に応じて導通・非導通を切替制御できる他の素子を
用いてもかまわない。

【００４１】また各実施形態では、切替回路の電位固定
素子としてプルダウン素子を用いるものとしたが、これ
の代わりに、プルアップ素子または信号値をホールドす
る機能を持ったホールド素子でを用いてもかまわない。

【００４２】図６は図２に示すスキャンマクロの変形例
を示す図である。同図中、（ａ）では、切替回路５１Ａ
がスイッチゲートとしてのＰＭＯＳゲート５２および電
位固定素子としてのプルダウン素子５３によって構成さ
れている。またＰＭＯＳゲート５２のスキャンイネーブ
ル信号ＳＥによる制御のためにインバータ５４が設けら
れている。図６（ｂ）では、切替回路５１Ｂがスイッチ
ゲートとしてのＣＭＯＳゲート５５およびプルダウン素
子５３によって構成されている。

【００４３】また図６（ｃ）では、切替回路５１Ｃがス
イッチゲートとしてのＮＭＯＳゲート５６および電位固
定素子としてのホールド素子５７によって構成されてい
る。ホールド素子５７は駆動力が弱い２個のインバータ
によって構成されいる。ホールド素子５７は、ＮＭＯＳ
ゲート５６が非導通状態のとき、ＮＭＯＳゲートが非導
通になる直前のスキャンフリップフロップ２３の端子Ｑ
の出力信号を保持して出力する。

【００４４】

【発明の効果】以上のように本発明によると、通常動作
時において、切替回路の出力側配線では信号変化が起こ
らず、電力消費が生じないので、配線の信号変化による
無駄な電力消費が抑えられる。したがって、通常動作時
における半導体集積回路の消費電力をより一層小さくす
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
を示す回路図である。

【図２】本発明の第２の実施形態に係るスキャンマクロ
を示す回路図である。

【図３】図２に示すスキャンマクロを用いて構成した半
導体集積回路を示す回路図である。

【図４】図３の半導体集積回路のレイアウトの例を模式
的に示す図である。

【図５】図１の半導体集積回路のレイアウトの例を模式
的に示す図である。

【図６】（ａ）〜（ｃ）は図２に示すスキャンマクロの
変形例を示す図である。

【図７】従来の半導体集積回路を示す回路図である。

【符号の説明】

１，１Ａ 半導体集積回路 １０，３０ スキャンチェーン １１ 第１のスキャンフリップフロップ（記憶素子） １２ 第２のスキャンフリップフロップ（記憶素子） １５，１６ 配線 １５ａ 第１の切替回路の出力側配線 １６ａ 第２の切替回路の出力側配線 ２１ 第１の切替回路 ２２，２６ ＮＭＯＳゲート（スイッチゲート） ２３，２７ プルダウン素子（電位固定素子） ２５ 第２の切替回路 ３２，３２Ａ，３２Ｂ スキャンフリップフロップ（記
憶素子） ３３，３３Ａ，３３Ｂ，５１Ａ，５１Ｂ，５１Ｃ 切替
回路 ３４，５６ ＮＭＯＳゲート（スイッチゲート） ３５，５３ プルダウン素子（電位固定素子） ５２ ＰＭＯＳゲート（スイッチゲート） ５５ ＣＭＯＳゲート（スイッチゲート） ５７ ホールド素子（電位固定素子） ＳＥ スキャンイネーブル信号（制御信号）

Claims (7)

【特許請求の範囲】
1. 【請求項１】 スキャンチェーンを構成する記憶素子
   と、 前記記憶素子の出力信号線のうち、シフトモードにおけ
   る信号経路に含まれ、かつ、通常動作時における信号経
   路に含まれない配線に設けられ、シフトモードであるか
   否かを示す制御信号に応じて出力を切り替える切替回路
   とを備え、 前記切替回路は、 前記制御信号が、シフトモードを示すときは、入力側配
   線と出力側配線とを導通させて入力信号をそのまま出力
   する一方、シフトモードを示さないときは、出力側配線
   における電力消費が抑制されるよう、入力信号にかかわ
   らず固定値を出力するものである半導体集積回路。
2. 【請求項２】 請求項１記載の半導体集積回路におい
   て、 前記記憶素子および切替回路は、当該半導体集積回路の
   設計の際に、単一の回路部品として設計されていること
   を特徴とする半導体集積回路。
3. 【請求項３】 請求項１記載の半導体集積回路におい
   て、 前記切替回路は、前記記憶素子の近傍に配置されている
   ことを特徴とする半導体集積回路。
4. 【請求項４】 請求項１記載の半導体集積回路におい
   て、 前記切替回路は、 入力側配線と出力側配線との間の導通・非導通を、前記
   制御信号に応じて切替制御するスイッチゲートと、 前記スイッチゲートが非導通状態のとき、出力側配線の
   電位を所定の値に固定する電位固定素子とを備えている
   ことを特徴とする半導体集積回路。
5. 【請求項５】 スイッチゲートは、ＮＭＯＳゲート、Ｐ
   ＭＯＳゲートまたはＣＭＯＳゲートによって構成されて
   いることを特徴とする請求項４記載の半導体集積回路。
6. 【請求項６】 電位固定素子は、プルダウン素子、プル
   アップ素子またはホールド回路によって構成されている
   ことを特徴とする請求項４記載の半導体集積回路。
7. 【請求項７】 請求項１記載の半導体集積回路の設計方
   法であって、 前記記憶素子および切替回路を、単一の回路部品として
   設計する半導体集積回路の設計方法。