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JPH10133619A - ドットクロック信号を調整するための方法及び装置 - Google Patents

ドットクロック信号を調整するための方法及び装置

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JPH10133619A
JPH10133619A JP9047327A JP4732797A JPH10133619A JP H10133619 A JPH10133619 A JP H10133619A JP 9047327 A JP9047327 A JP 9047327A JP 4732797 A JP4732797 A JP 4732797A JP H10133619 A JPH10133619 A JP H10133619A
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dot clock
image data
data
signal
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邦夫 米野
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Seiko Epson Corp
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Abstract

(57)【要約】 【課題】 映像信号のためのドットクロックを適切に容
易に調整することができる技術を提供する。 【解決手段】 ドットクロックの位相調整では、まず、
位相が異なる２つのドットクロックを用いて２つの画像
データを取得する。そして、２つの画像データに基づい
た演算によって、映像信号との位相関係を示す位相関係
指標をそれぞれ求め、これらの位相関係指標に基づいて
ドットクロックに望ましい位相を与える遅延量を決定す
る。ドットクロックの周波数調整の第１の方法では、ま
ず、仮の逓倍数で生成されたドットクロックを用いて画
像データを取得し、この画像データの１ライン上の有効
信号領域の長さを求める。そして、この有効信号領域の
長さの測定値と既知の長さとの比から、望ましい逓倍数
を求める。周波数調整の第２の方法では、サンプリング
した画像データに含まれるビート成分を抽出することに
よって、仮逓倍数と望ましい逓倍数の差を決定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、映像信号を処理
するためのドットクロック信号を調整する技術に係わ
り、特に、ドットクロック信号の位相を調整する技術
と、ドットクロック信号の周波数を調整する技術に関す
る。本発明における映像信号とは、例えばパーソナルコ
ンピュータ等の映像信号出力装置から与えられる画像信
号を意味している。
【０００２】
【従来の技術】図４０は、従来の技術を用いた映像表示
装置の例を示すブロック図である。この映像表示装置
は、Ａ／Ｄコンバータ１と、駆動回路２と、表示素子３
と、表示タイミング制御回路５と、ＰＬＬ回路７と、遅
延回路１０とを備えている。ＰＬＬ回路７は、アナログ
映像信号１０１に関連する水平同期信号１０２の周波数
を一定の逓倍数Ｎｄで逓倍することによって参照クロッ
ク信号２００を生成する。遅延回路１０は、この参照ク
ロック信号２００に遅延φを与えることによってドット
クロック２０１を生成する。アナログ映像信号１０１
は、Ａ／Ｄコンバータ１においてドットクロック２０１
の立ち上がりでサンプリングされてデジタル映像信号１
１０に変換される。駆動回路２は、デジタル映像信号１
１０に対して表示素子３に対応した信号処理を行ない、
表示素子３に処理済みの映像信号を供給することによっ
て映像を表示する。なお、ドットクロック２０１は、駆
動回路２と表示素子３と表示タイミング制御回路５にも
供給されている。また、表示タイミング制御回路５には
水平同期信号１０２が供給されている。表示タイミング
制御回路５は、水平同期信号１０２とドットクロック２
０１とに応じて表示素子３の表示タイミングを制御して
いる。
【０００３】ＰＬＬ回路７と遅延回路１０は、水平同期
信号１０２から、アナログ映像信号１０１の処理に適し
たドットクロック信号を再生するためのドットクロック
再生回路を構成している。このドットクロック再生回路
を用いてドットクロック２０１を生成する際には、ＰＬ
Ｌ回路７における逓倍数Ｎｄと、遅延回路１０における
遅延量φとをパラメータとして調整し得る。換言すれ
ば、アナログ映像信号１０１に適したドットクロック信
号を再生するためには、遅延量φと逓倍数Ｎｄとを適切
な値に設定することが望まれる。ドットクロック信号の
遅延量φは、ドットクロック信号の位相に関連してい
る。また、逓倍数Ｎｄは、ドットクロック信号の周波数
に関連している。以下では、遅延量φの調整（すなわち
位相の調整）に関する問題点と、逓倍数Ｎｄの調整（す
なわち周波数の調整）に関する問題点について、順次説
明する。
【０００４】
【発明が解決しようとする課題】パーソナルコンピュー
タ等の映像出力装置から出力されたアナログ映像信号１
０１は、その映像出力装置内部のビデオクロックに従っ
て生成されている。従って、そのビデオクロックの周期
で信号レベルが変化している。このアナログ映像信号１
０１を用いて表示素子３に映像を表示するための信号処
理や、映像信号１０１をメモリに書込むための信号処理
を行うためには、映像出力装置内のビデオクロックの周
波数と同じ周波数を有するドットクロック（サンプリン
グクロックとも呼ばれる）が必要になる。しかし、パー
ソナルコンピュータ等のコンピュータシステムでは、映
像信号の出力端子にはビデオクロックは出力されていな
い。そこで、図４０に示すように、水平同期信号１０２
の周波数をＰＬＬ回路７でＮｄ倍に逓倍することによっ
て、参照クロック信号２００を生成し、さらに、遅延回
路１０によって遅延を与えることによってドットクロッ
ク２０１が再生される。この時、ＰＬＬ回路７における
逓倍数Ｎｄを、映像出力装置内部でビデオクロックから
水平同期信号１０２を生成する際に使用される分周数に
一致するように設定すれば、元のビデオクロックと周波
数が等しいドットクロック２０１を得ることができる。
【０００５】図４１は、映像信号１０１とドットクロッ
ク２０１の関係を示すタイミングチャートである。映像
信号１０１には、映像信号の本来の情報を持つ安定領域
１２１だけでなく、映像出力装置の出力回路や接続ケー
ブルの影響によって生じたリンギングやなまりを含む過
渡領域１２２が存在する。そのため、図４１（ｂ）のド
ットクロック２０１Ａのように、安定領域１２１で立ち
上がるクロックを使用すれば、表示素子３には映像信号
が正常に表示される。一方、図４１（ｃ）のドットクロ
ック２０１Ｂのように、過渡領域１２２で立ち上がるク
ロックを使用すれば、Ａ／Ｄコンバータ１は本来の情報
ではないところをサンプリングするために、映像にノイ
ズが表れたり、鮮鋭度が悪い映像が表示されてしまう。
【０００６】図４２は、水平同期信号１０２と参照クロ
ック２００とドットクロック２０１との関係を示すタイ
ミングチャートである。ＰＬＬ回路７から出力される参
照クロック２００は、水平同期信号１０２と位相の合っ
たクロックである。しかし、一般に、水平同期信号１０
２と映像信号１０１の位相関係は規定されていないの
で、映像信号１０１と参照クロック２００の立ち上がり
の位相関係は不定である。このため、ドットクロック２
０１の立ち上がりが過渡領域１２２（図４１（ａ））に
かかってしまうことがある。
【０００７】従来は、図４２（ｃ）に示すドットクロッ
ク２０１の遅延時間φ（すなわち、その位相）をユーザ
ーが表示素子の画面を見ながら手動で調整し、ノイズが
出たり鮮鋭度が悪くなったりしないような最適な状態に
設定していた。しかし、この手動操作は煩雑であり、ま
た、調整の必要性が理解されにくいために、表示装置の
性能不良や故障があるとの誤解を招くことがあった。
【０００８】ドットクロック２０１の位相の調整を自動
化する方法として、特開平４−２７６７９１号公報に開
示された方法が知られている。この方法ではドットクロ
ックの位相をずらして２つのメモリに書き込み、読み出
したデータが一致するようにすることによって最適位相
を求める方法が記述されている。しかし、映像信号にリ
ンギングやなまりが生じている場合には、安定領域が狭
く、位相がわずかにずれただけでもデータが異なってし
まう。また、潜在的な雑音によってデータがわずかに異
なってしまう。このため、位相をずらしたドットクロッ
クで得られた２つのデータは一致しにくく、実際には最
適位相を得るのが困難であるという問題があった。ま
た、高速な映像信号に対応するためには高速なラインメ
モリを２つ使用する必要があり、装置のコストが高くな
るという問題もあった。
【０００９】一方、ＰＬＬ回路７の逓倍数Ｎｄ（図４
０）の調整（すなわちドットクロックの周波数調整）に
関しては、以下のような問題があった。図４３は、映像
信号１０１のタイミングを２次元的に表わした説明図で
ある。通常の映像信号は、各走査線上の画像を表す一次
元的な信号であり、左上から始まって水平方向に１ライ
ン分の走査が終了すると、次のラインの左から走査を再
度実行する、という走査を繰返し、右下まで走査するこ
とによって１枚の画面を構成する。水平同期信号１０２
は、映像信号１０１の水平方向の走査タイミングを合わ
せるための信号であり、垂直同期信号１０３は、垂直方
向の走査のタイミングを合わせるための信号である。こ
こで、ＣＲＴディスプレイでは電子ビームが右から左へ
戻るための時間と、また下から上へ戻るための時間とが
必要なので、水平方向と垂直方向とにそれぞれブランキ
ング３０２の時間が設けられている。従って、実際に映
像が表示できるのは、ブランキング３０２の領域を除く
有効信号領域３０１である。ブランキング３０２と有効
信号領域３０１の水平方向のタイミングは、ドットクロ
ックのパルス数に相当する画素数で表わすことができ
る。一方、垂直方向のタイミングは、走査線数で表わす
ことができるが、一般には水平方向と統一して画素数で
表わすことが多い。
【００１０】パーソナルコンピュータでは、有効信号領
域３０１のサイズは、いくつかの標準値に集約されてき
ている。代表的な規格としては、ＶＧＡ（水平６４０画
素×垂直４８０画素）、ＳＶＧＡ（水平８００画素×垂
直６００画素）、ＸＧＡ（水平１０２４画素×垂直７６
８画素）、ＳＸＧＡ（水平１２８０画素×垂直１０２４
画素）などがある。映像信号がこれらの規格のいずれに
従っているかは、映像信号の垂直同期信号と水平同期信
号の周波数からほぼ決定することができる。
【００１１】ところが、上記の規格は、図４３の有効信
号領域３０１の画素数を示すものであり、ブランキング
３０２まで含んだ１ラインの総画素数については規定さ
れていない。実際に、１ラインの総画素数としては機種
によって種々の任意の値が用いられている。このため、
有効信号領域３０１の画素数を決定できた場合にも、ブ
ランキング３０２の画素数を含めた１ラインの総画素数
が不明であり、通常は、ＰＬＬ回路７に設定すべき最適
な逓倍数Ｎｄが不明であった。
【００１２】図４４は、映像信号１０１とドットクロッ
ク２０１およびデジタル映像信号１１０の関係を示すタ
イミングチャートである。なお、デジタル映像信号１１
０は説明上、アナログ信号に戻した形態で示している。
ここで、図４４（ａ−１）〜（ａ−３）は、ＰＬＬ回路
７の逓倍数Ｎｄが、映像信号１０１を生成した映像出力
装置の内部においてビデオクロックから水平同期信号を
生成する際に使用された分周比と等しい場合を示してい
る。この場合には、映像信号１０１の変化点とドットク
ロック２０１の位相は一定となる。この結果、デジタル
映像信号１１０は映像信号１０１をうまく再現した出力
になり、表示素子３には映像が正常に表示される。
【００１３】ところが、映像出力装置の内部の分周比
と、ＰＬＬ回路７の逓倍数Ｎｄが異なると、図４４（ｂ
−１）〜（ｂ−３）に示すように、映像信号１０１とド
ットクロック２０１の位相関係が水平方向の位置によっ
て異なることになる。この場合には、デジタル映像信号
１１０の振幅は画素位置によって異なり、ビートを含む
ものになってしまう。このような状態では、表示素子３
にはビートの振幅の小さい部分に縦線が現れて非常に見
にくくなるだけでなく、映像の情報の一部が欠落するこ
とがある。
【００１４】そこで、従来の映像表示装置では、市場の
代表的なパーソナルコンピュータの機種に対する適切な
逓倍数Ｎｄをあらかじめ登録しておく。そして、水平同
期信号１０２と垂直同期信号１０３の周波数や極性など
から、映像出力装置の機種を特定し、これに応じて逓倍
数Ｎｄを読出してＰＬＬ回路７に設定していた。しか
し、逓倍数Ｎｄが登録されてない機種が使用された場合
には、適切な逓倍数Ｎｄを設定できないため、ユーザが
表示素子の画面を見ながら手動で調整していた。
【００１５】未知の逓倍数Ｎｄの決定を自動化する方法
としては、特開平３−２９５３６７号公報に開示された
方法と、特開平５−６６７５２号公報に開示された方法
が知られている。
【００１６】特開平３−２９５３６７号公報に開示され
た方法は、サンプリングした映像信号を圧縮して記憶し
ておき、複数回の入力に対してデータが安定しているか
否かを調べることによって、逓倍数のずれを検出する。
【００１７】しかし、この方法では、逓倍数がずれてい
ることが検出可能なだけで、どの程度のずれかが全く検
出できない。このため、逓倍数を変えながら比較するこ
とを繰り返さなければならず、最適逓倍数を求めるのに
時間がかかるという問題があった。また、ドットクロッ
クの位相（すなわち遅延回路１０の遅延量φ）が不適当
であれば、最適逓倍数を検出できないという問題があっ
た。
【００１８】また、特開平５−６６７５２号公報に記載
された方法は、映像信号のエッジからドット周期を検出
すると共に、水平同期信号から走査周期を検出し、両者
の比からＰＬＬの逓倍数を求めている。
【００１９】しかし、この方法では、ドット周期の測定
のために、ドットクロックよりはるかに高い周波数のク
ロックが必要となるので、総画素数の多い信号ではドッ
トクロック周波数が高くなり実現が困難であるという問
題があった。
【００２０】この発明は、従来技術における上述の課題
を解決するためになされたものであり、映像信号のため
のドットクロックを適切に容易に調整することができる
技術を提供することを目的とする。
【００２１】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、この発明の
第１のドットクロック調整方法は、映像信号のためのド
ットクロック信号の位相を調整する方法であって、
（ａ）前記映像信号との位相関係が互いに異なるものと
考え得る複数組のドットクロック信号に従って前記映像
信号をサンプリングすることによって、複数組の画像デ
ータを取得する工程と、（ｂ）各組の画像データに関し
て所定の演算をそれぞれ行うことによって、前記位相関
係を示す位相関係指標を前記各組の画像データに関して
算出するとともに、前記複数組の画像データに関する前
記位相関係指標に基づいて、前記ドットクロック信号に
適用すべき望ましい位相を決定する工程と、（ｃ）前記
望ましい位相を有するように前記ドットクロック信号の
遅延量を設定する工程と、を備えることを特徴とする。
【００２２】第１のドットクロック調整方法では、各ド
ットクロック信号でサンプリングされた画像データか
ら、各ドットクロック信号と映像信号との位相関係を示
す位相関係指標が求められる。各ドットクロック信号に
対する位相関係指標はドットクロック信号と映像信号と
の位相関係の適否を示しているので、この位相関係指標
から望ましい位相を決定することができる。そして、ド
ットクロック信号の遅延量を調整することによって、ド
ットクロック信号がこの望ましい位相を有するように調
整することができる。
【００２３】上記第１のドットクロック調整方法におい
て、前記工程（ａ）は、互いに異なる複数の遅延量を与
えて複数のドットクロック信号を生成し、各ドットクロ
ック信号に応じて前記映像信号をサンプリングすること
によって、画面の同一位置における画像をそれぞれ表す
前記複数組の画像データを取得する工程を備え、前記工
程（ｂ）は、（１）前記複数組の画像データの鮮鋭度を
表す関数の値を、前記複数の遅延量に対する前記位相関
係指標としてそれぞれ求める工程と、（２）前記複数の
遅延量に対する前記関数値の極値を決定する工程と、
（３）前記複数の遅延量の中で、前記関数値の極値に関
連づけられた遅延量を、前記望ましい位相を得るための
遅延量として選択する工程と、を備えることが好まし
い。
【００２４】映像信号とドットクロック信号の位相関係
の適否は、得られる画像データの鮮鋭度によって判定す
ることができる。従って、画像データの鮮鋭度を表す関
数値を位相関係指標として用いることができる。遅延量
が異なり、従って映像信号との位相関係が異なるドット
クロック信号に対しては、この関数値も異なる値とな
る。この関数値は、望ましい位相関係に対応する遅延量
において極値を示すはずである。従って、この関数値の
極値を求めることによって、望ましい位相を得るための
遅延量を得ることができる。
【００２５】上記第１のドットクロック調整方法におい
て、前記複数の遅延量の範囲は、少なくとも２πの位相
に相当する範囲であることが好ましい。
【００２６】遅延量の調整範囲を少なくとも２πに相当
する範囲にすれば、望ましい位相を有する適切な遅延量
を調整することができる。
【００２７】また、前記複数の遅延量は相互に一定の差
分を有することが好ましい。
【００２８】こうすれば、常に一定の精度でドットクロ
ック信号の位相を調整することができる。
【００２９】上記第１のドットクロック調整方法におい
て、前記遅延量を順次変更する度に、前記工程（１）と
前記工程（２）とを実行し、前記関数値の極値が得られ
た時点で前記工程（ａ）ないし（ｃ）の処理を終了する
ことが好ましい。
【００３０】こすれば、全ての遅延量に関して関数値を
求める必要が無いので、処理時間を短縮することが可能
である。
【００３１】上記第１のドットクロック調整方法におい
て、前記工程（ａ）は、前記映像信号の水平同期信号の
周波数を逓倍することによってドットクロック信号を生
成する際に用いられる適切な第２の逓倍数とは異なる第
１の逓倍数を用いて前記水平同期信号の周波数を逓倍す
ることによって、前記複数組のドットクロック信号と考
え得る複数の信号位相を有する第１のドットクロック信
号を生成する工程と、前記第１のドットクロック信号に
応じて前記映像信号をサンプリングすることによって、
画面の同一ライン上の第１の画像データを取得する工程
と、を備え、前記工程（ｂ）は、前記第１の画像データ
を、第１の複数組の画像データブロックに分割する工程
と、前記第１の複数組の画像データブロックの鮮鋭度を
表す関数の値を、前記第１の複数組の画像データブロッ
クに対する前記位相関係指標としてそれぞれ求める工程
と、前記第１の複数組の画像データブロックに対する前
記関数値の極値を決定する工程と、前記関数値の極値に
関連づけられた関連画像データブロックに相当する遅延
量を、前記望ましい位相を得るための遅延量として選択
する工程と、を備えることが好ましい。
【００３２】このように、適切な第２の逓倍数とは異な
る第１の逓倍数を用いて得られた第１のドットクロック
信号を用いて映像信号をサンプリングすると、１ライン
分の画像データの中に、映像信号と位相が一致している
部分と、位相がずれている部分とが含まれる。そこで、
少なくとも１ライン分の画像データを複数の画像データ
ブロックに分けて、各画像データブロックの鮮鋭度を表
す関数値を求めれば、その関数値の極値から望ましい位
相を得るための遅延量を決定することができる。
【００３３】上記第１のドットクロック調整方法におい
て、前記関数値の極値に関連づけられた画像データブロ
ックに相当する遅延量は、前記第１と第２の逓倍数の差
分と、前記第１の複数組の画像データブロック中におけ
る前記関連画像データブロックの位置とに基づいて決定
されることが好ましい。
【００３４】また、前記工程（ｃ）は、所定の最小遅延
差の単位で前記ドットクロック信号の遅延量を調整する
ことが可能であり、前記工程（ｂ）は、１ライン全体に
渡る画像データを前記第１の複数組の画像データブロッ
クに分割し、前記分割における分割数は、前記第１と第
２の逓倍数の差分を、前記第１のドットクロック信号の
周波数と前記最小遅延差との積で除した値の整数倍に等
しく設定されることが好ましい。
【００３５】こうすれば、画像データブロックの位置か
ら、望ましい位相を得るための遅延量を容易に決定する
ことができる。
【００３６】上記第１のドットクロック調整方法におい
て、前記第１と第２の逓倍数の差分は＋２または−２で
あることが好ましい。
【００３７】こうすれば、１ライン分の画像データの中
に、４πの位相のずれが含まれるので、映像信号のブラ
ンキングの部分に影響されることなく、１ライン分の画
像データの中から望ましい位相を有する画像データブロ
ックを検出することができる。
【００３８】上記第１のドットクロック調整方法におい
て、前記工程（ａ）は、さらに、前記映像信号の水平同
期信号の周波数を前記第２の逓倍数で逓倍することによ
って第２のドットクロック信号を生成する工程と、前記
第２のドットクロック信号に応じて前記映像信号をサン
プリングすることによって、前記画面の同一ライン上の
第２の画像データを取得する工程と、を備え、前記工程
（ｂ）は、さらに、前記第２の画像データを、前記第１
の画像データの前記分割と同様に、第２の複数組の画像
データブロックに分割する工程と、前記第２の複数組の
画像データブロックの鮮鋭度をそれぞれ表す関数の値を
求める工程と、前記第１の複数組の画像データブロック
に関する前記関数値を、前記第２の複数組の画像データ
ブロックに関する前記関数値によってブロック毎にそれ
ぞれ除算することによって、前記除算で得られた値を前
記第１の複数組の画像データブロックに対する前記位相
関係指標としてそれぞれ求める工程と、を備えることが
好ましい。
【００３９】こうすれば、適切な第２の逓倍数を用いて
得られた第２のドットクロック信号は、１ラインの全体
に渡って映像信号との位相関係が一定である。従って、
この第２のドットクロック信号で映像信号をサンプリン
グして得られた第２の画像データは、映像信号の内容を
表しているものと見ることができる。そこで、第１の画
像データの複数組のブロックに対する関数値を、第２の
画像データの複数組のブロックに対する関数値で除算す
れば、その除算結果は、第１の画像データの複数組のブ
ロックの映像内容に無関係に、その鮮鋭度を表してい
る。従って、この除算で得られた値を位相関係指標とし
て用いるようにすれば、望ましい位相をより高精度に決
定することができる。
【００４０】上記第１のドットクロック調整方法におい
て、前記工程（ｂ）は、さらに、前記第１の複数組の画
像データブロックの中に前記関数値が所定の閾値未満で
ある画像データブロックが存在する場合には、前記除算
の前に、前記関数値が前記所定の閾値未満である画像デ
ータブロックの位置に関して、前記第１と第２の複数組
の画像データブロックに対する前記関数値にそれぞれ補
間演算を実行する工程、を備えることが好ましい。
【００４１】こうすれば、第１の複数組の画像データブ
ロックの中に、関数値が極めて小さいブロックが含まれ
ている場合にも、適切な位相関係指標を得ることができ
る。
【００４２】上記第１のドットクロック調整方法におい
て、前記関数は、隣接する画素位置における画像データ
値の差分の２乗の和に対して一義的かつ単調な関数であ
ることが好ましい。
【００４３】前記関数は、隣接する画素位置における画
像データ値の差分の絶対値の和とすることができる。
【００４４】あるいは、前記関数は、前記画像データの
統計的な分散に対して一義的かつ単調な関数であるとす
ることができる。
【００４５】これらの関数の関数値によって、画像デー
タの鮮鋭度を表すことができる。
【００４６】上記第１のドットクロック調整方法におい
て、前記極値を決定する工程は、前記関数値の一次元配
列に関してローパスフィルタによるフィルタリング処理
を適用する工程と、前記フィルタリング処理で得られた
処理済み関数値の一次元配列から、前記極値を求める工
程と、を備えることが好ましい。
【００４７】こうすれば、局所的な画像データの変動の
影響を除外して、高い鮮鋭度が得られる位相を決定する
ことができる。
【００４８】この発明の第１のドットクロック調整装置
は、映像信号のためのドットクロック信号の位相を調整
する装置であって、前記映像信号との位相関係が互いに
異なるものと考え得る複数組のドットクロック信号に従
って前記映像信号をサンプリングすることによって、複
数組の画像データを取得するサンプリング手段と、各組
の画像データに関して所定の演算をそれぞれ行うことに
よって、前記位相関係を示す位相関係指標を前記各組の
画像データに関して算出するとともに、前記複数組の画
像データに関する前記位相関係指標に基づいて、前記ド
ットクロック信号に適用すべき望ましい位相を決定する
位相決定手段と、前記望ましい位相を有するように前記
ドットクロック信号の遅延量を設定する遅延量設定手段
と、を備えることを特徴とする。
【００４９】第１のドットクロック調整装置によれば、
第１のドットクロック調整方法と同様に、望ましい位相
を有するドットクロック信号を得ることができる。
【００５０】この発明の第２のドットクロック調整方法
は、映像信号のためのドットクロック信号の周波数を調
整する方法であって、（ａ）前記映像信号の水平同期信
号の周波数を第１の逓倍数で逓倍することによって第１
のドットクロック信号を生成する工程と、（ｂ）前記第
１のドットクロック信号に従って前記映像信号をサンプ
リングすることによって画像データを取得する工程と、
（ｃ）前記画像データを分析することによって、前記画
像データの１ライン上の有効信号領域の長さの第１の値
を求める工程と、（ｄ）前記有効信号領域の長さの前記
第１の値と、前記有効信号領域の長さの既知の第２の値
とを用いた演算によって、望ましい第２の逓倍数を求め
る工程と、（ｅ）前記水平同期信号の周波数を前記第２
の逓倍数で逓倍することによって、望ましい第２のドッ
トクロック信号を生成する工程と、を備えることを特徴
とする。
【００５１】画像データの有効信号領域の長さ（第１の
値）は、画像データを分析することによって決定でき
る。有効信号領域の真の長さ（第２の値）が既知であれ
ば、第１の値と第２の値から、有効信号領域の長さが所
定の第２の値を有するようにするための望ましい第２の
逓倍数を決定することができる。そして、この第２の逓
倍数を用いて望ましい第２のドットクロック信号を生成
することができる。
【００５２】上記第２のドットクロック調整方法におい
て、前記工程（ｃ）は、前記有効信号領域の開始位置と
終了位置とをそれぞれ求める工程と、前記終了位置と開
始位置との差分から前記有効信号領域の長さの前記第１
の値を求める工程と、を備えることが好ましい。
【００５３】有効信号領域の開始位置と終了位置とを求
めれば、有効信号領域の全体を調べることなく、その長
さの第１の値を得ることができる。
【００５４】上記第２のドットクロック調整方法におい
て、前記開始位置と終了位置とを求める工程は、前記画
像データのレベル変化の大きな変化点を前記開始位置お
よび終了位置として決定する工程を備える、ことが好ま
しい。
【００５５】こうすれば、開始位置と終了位置とを容易
に決定することができる。
【００５６】上記第２のドットクロック調整方法におい
て、前記変化点から開始位置と終了位置とを求める工程
は、前記画像データの１ライン上の隣接画素における画
像データ値の差分が所定の閾値を越える点を、前記変化
点として選択する工程を備える、ことが好ましい。
【００５７】こうすれば、開始位置と終了位置とを容易
に決定することができる。
【００５８】上記第２のドットクロック調整方法は、さ
らに、前記第１のドットクロック信号を用いて得られた
前記画像データの前記有効信号領域の前記開始位置か
ら、前記第２のドットクロック信号を用いて得られる画
像データの有効信号領域の開始位置を求める工程を備え
る、ことが好ましい。
【００５９】こうすれば、画像データの有効信号領域を
正しく再現することができる。
【００６０】上記第２のドットクロック調整方法におい
て、前記工程（ｄ）の演算は、前記第１の逓倍数に、前
記有効信号領域の長さの前記第２の値と前記第１の値と
の比を乗ずる乗算を含む、ことが好ましい。
【００６１】こうすれば、望ましい第２の逓倍数を容易
に求めることができる。
【００６２】また、上記第２のドットクロック調整方法
において、前記工程（ｄ）の演算は、さらに、前記乗算
の結果を丸める演算を含む、ことが好ましい。
【００６３】こうすれば、第２の逓倍数をより望ましい
値に設定することができる。
【００６４】上記第２のドットクロック調整方法におい
て、前記工程（ｃ）は、複数ライン分の前記画像データ
に関して同番目のデータ毎に最大値を求め、前記最大値
で構成される画像データを前記分析の対象とする工程を
含む、ことが好ましい。
【００６５】こうすれば、１ライン分の画像データでは
レベル変化が明瞭でない場合にも、複数ライン分の画像
データの同番目のデータ毎の最大値をとることによっ
て、レベル変化を容易に検出することができる。
【００６６】上記第２のドットクロック調整方法におい
て、前記工程（ｂ）は、前記有効信号領域の開始位置お
よび終了位置を含み、かつ、１ライン上の全部は含まな
い範囲について前記画像データを取得する、ことが好ま
しい。
【００６７】こうすれば、有効信号領域の全部の範囲に
ついて画像データを取得しないので、この画像データを
記憶するためのメモリ量や、この画像データを分析する
ための処理時間を低減することができる。
【００６８】この発明の第２のドットクロック調整装置
は、映像信号のためのドットクロック信号の周波数を調
整する装置であって、前記映像信号の水平同期信号の周
波数を第１の逓倍数で逓倍することによって第１のドッ
トクロックを生成するドットクロック生成手段と、前記
第１のドットクロック信号に従って前記映像信号をサン
プリングすることによって画像データを取得するサンプ
リング手段と、前記画像データを分析することによっ
て、前記画像データの１ライン上の有効信号領域の長さ
の第１の値を求める第１の演算手段と、前記有効信号領
域の長さの前記第１の値と、前記有効信号領域の長さの
既知の第２の値とを用いた演算によって、望ましい第２
の逓倍数を求める第２の演算手段と、前記ドットクロッ
ク生成手段に前記第２の逓倍数を設定し、これによっ
て、前記水平同期信号の周波数を前記第２の逓倍数で逓
倍して望ましい第２のドットクロック信号を生成させる
逓倍数設定手段と、を備えることを特徴とする。
【００６９】第２のドットクロック調整装置によれば、
第２のドットクロック調整方法と同様に、望ましいドッ
トクロック信号を生成することができる。
【００７０】この発明の第３のドットクロック調整方法
は、映像信号のためのドットクロック信号の周波数を調
整する方法であって、（ａ）前記映像信号の水平同期信
号の周波数を第１の逓倍数で逓倍することによって第１
のドットクロックを生成する工程と、（ｂ）前記第１の
ドットクロック信号に従って前記映像信号をサンプリン
グすることによって画像データを取得する工程と、
（ｃ）前記画像データの１ラインにわたるビート数を求
める工程と、（ｄ）前記第１の逓倍数を前記ビート数で
補正することによって、望ましい第２の逓倍数を求める
工程と、（ｅ）前記水平同期信号の周波数を前記第２の
逓倍数で逓倍することによって、ビートのない画像デー
タをサンプリングし得る第２のドットクロック信号を生
成する工程と、を備えることを特徴とする。
【００７１】適切な周波数を有していない第１のドット
クロック信号で映像信号をサンプリングすると、得られ
る画像データにビート（うなり）が生じる。従って、こ
の画像データの１ラインにわたるビート数を求め、この
ビート数で第１の逓倍数を補正することによって、望ま
しい第２の逓倍数を求めることができる。そして、この
第２の逓倍数を用いて、ビートの無い画像をサンプリン
グし得る第２のドットクロック信号を生成することがで
きる。但し、この第２のドットクロック信号は、必ずし
も映像信号をサンプリングするために使用する必要はな
く、他の目的のために使用することが可能である。
【００７２】上記第３のドットクロック調整方法におい
て、前記工程（ｃ）は、（ｉ）前記画像データを変換す
るための変換関数であって、出力レベルが所定の入力レ
ベルを中心として両側に対称で単調な変換関数を用い
て、前記画像データを変換後画像データに変換する工程
と、（ｉｉ）前記変換後画像データから前記ビート数を
求める工程と、を備えることが好ましい。
【００７３】画像データ中のビート成分は、映像信号の
成分が含まれているため、必ずしも連続値にはならず、
ローパスフィルタで取り出すことは困難である。上記の
方法によれば、ビート成分と映像信号の成分を所定の入
力レベルを中心とした一方の側にまとめた変換後画像デ
ータを得ることができる。従って、この変換後画像デー
タから、ビート数を比較的容易に求めることができる。
【００７４】前記変換関数は、前記所定の入力レベルの
両側でそれぞれ非線形な関数である、ことが好ましい。
【００７５】また、前記変換関数は二次関数である、こ
とが好ましい。
【００７６】こうすれば、例えばビート成分が正弦波で
ある場合に、変換後画像データに不要な高調波が現れる
のを防止することができる。
【００７７】上記第３のドットクロック調整方法におい
て、前記工程（ｉ）は、前記変換関数による前記変換の
前に、ハイパスフィルタを用いたフィルタリング処理を
行う工程を含み、前記工程（ｉｉ）は、前記ビート数を
求める前に、前記変換画像データにローパスフィルタを
用いたフィルタリング処理を行う工程を含む、ことが好
ましい。
【００７８】こうすれば、ハイパスフィルタによってビ
ート成分よりも低周波の成分を除去できるので、変換後
画像データにビート成分が顕著に現れるようにすること
ができる。また、変換後画像データにローパスフィルタ
を施すことによって、高周波成分による影響を除去でき
るので、ビート数を正確に求めることができる
【００７９】上記第３のドットクロック調整方法におい
て、前記工程（ｉｉ）は、前記変換後画像データを周波
数分析することによって前記ビート数を求める工程を備
える、ことが好ましい。
【００８０】変換後画像データには、ビート成分が顕著
に現れているので、変換後画像データの周波数分析を行
えば、ビート数を求めることができる。
【００８１】上記第３のドットクロック調整方法におい
て、前記周波数分析は、前記変換後画像データの高速フ
ーリエ変換を行うことによって、前記ビートの周波数を
求める工程を含む、ことが好ましい。
【００８２】あるいは、前記周波数分析は、前記変換後
画像データを複数のコムフィルタでフィルタリングし、
前記複数のコムフィルタを通過する周波数から前記ビー
トの周波数を求める工程を含むことが好ましい
【００８３】高速フーリエ変換やコムフィルタ等を用い
ることによって、ビート成分の周波数を求めることがで
きる。
【００８４】上記第３のドットクロック調整方法におい
て、前記工程（ｂ）は、互いに異なる第１と第２の位相
をそれぞれ有する２種類の前記第１のドットクロック信
号を用いて第１と第２の画像データをそれぞれ取得する
工程を備え、前記工程（ｃ）は、前記第１と第２の画像
データの相関演算を行うことによって、前記ビート数を
求める工程を備える、ことが好ましい。
【００８５】位相が異なる２種類の第１のドットクロッ
ク信号で得られた第１と第２の画像データでは、１ライ
ン上において、ビートが現れる位置がずれている。そこ
で、この第１と第２の画像データの相関演算を行うこと
によって、１ラインにわたるビート数を求めることがで
きる。
【００８６】上記第３のドットクロック調整方法におい
て、前記第１と第２の位相の差は、前記第１のドットク
ロック信号の１周期の約１／２である、ことが好まし
い。
【００８７】こうすれば、第１と第２の画像データにお
いて、映像信号との位相関係がドットクロック信号の１
周期の約１／２ずれた位置に現れるので、２つの画像デ
ータの相関演算によって、ビート数を求めることができ
る。
【００８８】上記第３のドットクロック調整方法におい
て、前記相関演算を行う工程は、（ｉ）前記第１と第２
の画像データの差が比較的大きな画素位置に対して第１
の値を割り当てるとともに、前記第１と第２の画像デー
タの差が比較的小さな画素位置に対して第２の値を割り
当てることによって、前記第１と第２の値で構成される
２値データを生成する工程と、（ｉｉ）前記２値データ
を処理することによって前記ビート数を求める工程と、
を備えることが好ましい。
【００８９】こうすれば、第１と第２の画像データの相
関を２値データで表すことができるので、この２値デー
タからビート数を容易に求めることができる。
【００９０】上記第３のドットクロック調整方法におい
て、前記工程（ｉ）は、前記第２の画像データの画素位
置を１画素前にシフトさせて得られる、前シフトされた
第２の画像データと、前記第１の画像データとの差が比
較的大きな画素位置に対して、前記第１の値が割り当て
られるとともに、前記前シフトされた第２の画像データ
と、前記第１の画像データとの差が比較的小さな画素位
置に対して、前記第２の値が割り当てられた第１の２値
データと、シフトされない第２の画像データと前記第１
の画像データとの差が比較的大きな画素位置に対して、
前記第１の値が割り当てられるとともに、シフトされな
い第２の画像データと前記第１の画像データとの差が比
較的小さな画素位置に対して、前記第２の値が割り当て
られた第２の２値データと、前記第２の画像データの画
素位置を１画素後にシフトさせて得られる後シフトされ
た第２の画像データと、前記第１の画像データとの差が
比較的大きな画素位置に対して、前記第１の値が割り当
てられるとともに、前記後シフトされた第２の画像デー
タと、前記第１の画像データとの差が比較的小さな画素
位置に対して、前記第２の値が割り当てられた第３の２
値データと、を含む３つの２値データの少なくとも一つ
を生成する工程を含み、前記工程（ｉｉ）は、前記第１
ないし第３の２値データの少なくとも一つを用いて前記
ビート数を求める工程を含む、ことが好ましい。
【００９１】第１と第２の画像データにおける映像信号
との位相関係のずれは、１画素程度ずれている場合もあ
る。上記方法によれば、このような場合にも、第１と第
２の画像データの相関を表す２値データを得ることがで
きる。
【００９２】上記第３のドットクロック調整方法におい
て、前記工程（ｉｉ）は、前記第１と第２の２値データ
で構成される第１組の２値データ対と、前記第２と第３
の２値データで構成される第２組の２値データ対のそれ
ぞれに関して、各２値データ対の一方の立ち上がりと各
２値データ対の他方の立ち上がりとを用いたトグル操作
を行うことによって、２つのトグルされた２値データを
作成する工程と、前記２つのトグルされた２値データの
うちから平均値が０．５に近い方の２値データを選択す
る工程と、前記選択された２値データの１ライン分に含
まれるパルス数を測定することによって前記ビート数を
求める工程と、を備えることが好ましい。
【００９３】トグルされた２値データでは、各２値デー
タにおける細かなレベル変動が除去されているので、ビ
ートを正しく反映している可能性が高い。一方、ビート
を正しく反映している場合には、トグルされた２値デー
タの平均値は約０．５に近くなると考えられる。従っ
て、２つのトグルされた２値データのうちで、その平均
値が０．５に近い方の２値データを選択することによっ
て、ビートを正しく反映した２値データを得ることがで
きる。また、これを用いてビート数を求めるようにすれ
ば、ビート数を正確に得ることができる。
【００９４】上記第３のドットクロック調整方法におい
て、前記パルス数を測定する工程は、前記トグルされた
２値データについてデータの変化点間の平均距離を求
め、前記平均距離から前記パルス数を求める工程を含
む、ことが好ましい。
【００９５】こうすれば、トグルされた２値データのレ
ベルの変動位置に多少の誤差があっても、ビート数を正
確に求めることができる。
【００９６】上記第３ののドットクロック調整方法にお
いて、前記パルス数を測定する工程は、前記選択された
２値データの立ち上がりと立ち下がりの間隔が一定値未
満である間隔を削除することによって、修正２値データ
を求める工程と、前記修正２値データの１ライン分に含
まれるパルス数を測定することによって前記ビートの数
を求める工程と、を備えることが好ましい。
【００９７】あるいは、上記第３のドットクロック調整
方法において、前記工程（ｉｉ）は、前記３つの２値デ
ータの少なくとも１つを選択するとともに、選択された
２値データの立ち上がりと立ち下がりの間隔が一定値未
満である間隔を削除することによって、修正２値データ
を求める工程と、前記修正２値データのうちで平均値が
０．５に近い少なくとも１つの２値データを選択する工
程と、選択された修正２値データの１ライン分に含まれ
るパルス数を測定することによって前記ビートの数を求
める工程と、を備えることが好ましい。
【００９８】こうすれば、修正された２値データからビ
ート数を正確に求めることができる。
【００９９】また、前記修正２値データを求める工程
は、前記選択された２値データの１ライン分に対して、
前記第１と第２の値の一方の値に関して所定の幅で一次
元の太らせ処理を行う工程と、前記太らせ処理された２
値データに対して、前記第１と第２の値の一方の値に関
して前記所定の幅で一次元の細らせ処理を行う工程と、
を備えることが好ましい。
【０１００】こうすれば、選択された２値データの細か
なレベル変動を除去することができるので、ビート数を
正確に求めることができる。
【０１０１】上記第３のドットクロック調整方法におい
て、前記パルス数を測定する工程は、前記修正された２
値データについてデータの変化点間の平均距離を求め、
前記平均距離から前記パルス数を求める工程を含む、こ
とが好ましい。
【０１０２】こうすれば、修正された２値データのレベ
ルの変動位置に多少の誤差があっても、ビート数を正確
に求めることができる。
【０１０３】上記第３のドットクロック調整方法におい
て前記２値データを作成する演算は、前記２値データの
作成に用いられる２つの画像データを２値化し、２値化
された前記２つの画像データの排他的論理和を取る演算
である、ことが好ましい。
【０１０４】あるいは、前記２値データを求める演算
は、前記２値データの作成に用いられる２つの画像デー
タの差分を求め、前記差分を所定の閾値で２値化する演
算である、ことが好ましい。
【０１０５】これらの演算によれば、第１と第２の画像
データの相関を表す２値データを得ることができる。
【０１０６】この発明の第３のドットクロック調整装置
は、映像信号のためのドットクロック信号の周波数を調
整する装置であって、前記映像信号の水平同期信号の周
波数を第１の逓倍数で逓倍することによって第１のドッ
トクロックを生成するドットクロック生成手段と、前記
第１のドットクロック信号に従って前記映像信号をサン
プリングすることによって画像データを取得するサンプ
リング手段と、前記画像データの１ラインにわたるビー
ト数を求める第１の演算手段と、前記第１の逓倍数に前
記ビート数を補正することによって、望ましい第２の逓
倍数を求める第２の演算手段と、前記ドットクロック生
成手段に前記第２の逓倍数を設定することによって、前
記ドットクロック生成手段に、前記水平同期信号の周波
数を前記第２の逓倍数で逓倍させ、これによって、ビー
トのない画像データをサンプリングし得る第２のドット
クロック信号を生成させる逓倍数設定手段と、を備える
ことを特徴とする。
【０１０７】第３のドットクロック調整装置によれば、
第３のドットクロック調整方法と同様に、ビートの無い
画像をサンプリングし得る望ましい第２のドットクロッ
ク信号を生成することができる。
【０１０８】この発明の第１のドットクロック再生回路
は、映像信号を標本化するサンプリング回路に与えるた
めのドットクロック信号を再生するドットクロック再生
回路であって、前記映像信号の水平同期信号の周波数を
所定の逓倍数で逓倍して参照クロック信号を生成するＰ
ＬＬ回路と、前記参照クロック信号を所定の時間遅延す
ることによって、前記ドットクロック信号を生成する遅
延回路と、前記サンプリング回路から出力される少なく
とも１ライン分の画像データを記憶する記憶手段と、前
記記憶手段における前記画像データの書込みを制御する
とともに、前記記憶手段に記憶されたデータを読み出し
て所定の演算を実行し、該演算結果に基づき、前記映像
信号と前記ドットクロック信号との間の位相関係が望ま
しいものになるように前記遅延回路の遅延時間を設定す
る遅延時間設定手段と、を備えたことを特徴とする。
【０１０９】上記第１のドットクロック再生回路によれ
ば、遅延時間設定手段が、ドットクロック信号でサンプ
リングされた画像データに所定の演算を実行することに
よって、映像信号とドットクロック信号との間の位相関
係が望ましいものになるようにドットクロック信号の遅
延時間を設定するので、ドットクロック信号の位相を適
切に調整することができる。
【０１１０】上記第１のドットクロック再生回路におい
て、前記遅延時間設定手段は、１ライン分の画像データ
を前記記憶手段に記憶した後に読み出して前記演算を実
行することを前記遅延回路の遅延時間を変えるごとに繰
り返し、得られた前記演算結果から前記ドットクロック
に最適位相を与える遅延時間を決定することが好まし
い。
【０１１１】このように、異なる遅延時間を有するドッ
トクロック信号でサンプリングされた画像データに基づ
いてそれぞれ演算を行うことによって、最適なドットク
ロックの位相を求めることができる。
【０１１２】上記第１のドットクロック再生回路は、さ
らに、前記逓倍数を所定の値だけ増減してオフセットを
与える加算手段を備え、前記遅延時間設定手段は、増減
された逓倍数に関してそれぞれ前記演算を実行すること
が好ましい。
【０１１３】逓倍数を変更すれば、映像信号とドットク
ロック信号との位相関係も変わるので、異なる逓倍数で
得られたドットクロック信号を用いてサンプリングされ
た画像データを演算することによって、映像信号とドッ
トクロック信号との位相関係を調べることができる。
【０１１４】上記第１のドットクロック再生回路におい
て、前記遅延時間設定手段は、前記加算手段を用いて前
記ＰＬＬ回路に第１の逓倍数を設定して前記記憶手段に
書き込んだ後に読み出した第１の画像データと、前記Ｐ
ＬＬ回路に第２の逓倍数を設定して前記記憶手段に書き
込んだ後に読み出した第２の画像データとを用いて前記
所定の演算を行うことによって、前記最適位相を与える
遅延時間を決定する手段を備えることが好ましい。
【０１１５】異なる第１と第２の逓倍数で得られたドッ
トクロック信号を用いてそれぞれサンプリングされた第
１と第２の画像データを用いた演算を実行することによ
って、映像信号とドットクロック信号との位相関係を調
べることができる。従って、ドットクロック信号に最適
位相を与えることができる。
【０１１６】上記第１のドットクロック再生回路におい
て、前記遅延時間設定手段は、前記第１の画像データの
中で、画像データ値が一定レベル以下の画素位置に対し
て、前記第１と第２の画像データに関してそれぞれ補間
演算を施す手段を備えることが好ましい。
【０１１７】こうすれば、一定レベル以下の画像データ
値が、演算結果に大きな変動を与えないようにすること
ができる。
【０１１８】上記第１のドットクロック再生回路におい
て、前記所定の演算は、前記１ライン分の画像データを
複数のブロックに分割して実行され、前記分割における
分割数は、前記第１と第２の逓倍数の差分を前記ドット
クロック信号の周波数と前記遅延回路の最少遅延差との
積で除した値の整数倍に等しく設定されることが好まし
い。
【０１１９】こうすれば、１ライン分の画像データの複
数のブロックに対する演算結果から、最適位相を求める
ことができる。
【０１２０】上記第１のドットクロック再生回路におい
て、前記第１と第２の逓倍数の差は、＋２または−２で
ある。
【０１２１】こうすれば、第１と第２の画像データの位
相のずれが４πになるので、１ライン分の画像データの
中から望ましい位相を有するブロックを検出することが
できる。
【０１２２】上記第１のドットクロック再生回路におい
て、前記所定の演算は、前記記憶手段から読み出された
前記画像データにおける隣接する画素位置のデータの差
分の二乗を求める演算であることが好ましい。
【０１２３】こうすれば、画像データに含まれる高調波
成分の影響を除去することができるので、位相のずれを
容易に検出することができる。
【０１２４】あるいは、前記所定の演算は、前記記憶手
段から読み出された前記画像データにおける隣接する画
素位置のデータの差分の絶対値を求める演算であること
が好ましい。
【０１２５】こうすれば、画像データに含まれる直流成
分の影響を除去することができるので、位相のずれを容
易に検出することができる。
【０１２６】この発明の第１の映像信号表示装置は、少
なくとも映像信号を標本化するサンプリング手段と、水
平同期信号を所定の分周数で逓倍し所定のドットクロッ
クを生成するクロック発生手段と、前記サンプリング手
段の出力を処理するための駆動手段と、前記駆動手段の
出力を表示するための表示素子と、前記表示素子の表示
タイミングを制御する表示タイミング手段と、前記サン
プリング手段の出力の１ラインのデータを記憶する記憶
手段と、前記記憶手段に書込みイネーブル信号を送る書
込みタイミング手段と、所定のラインのデータを前記記
憶手段に書込むために、前記書込みタイミング手段に書
込みアーム信号を送り、該記憶手段に書込まれたデータ
を読出して演算し、該演算結果に基づき前記クロック発
生手段の逓倍数を設定する制御手段と、を備えることを
特徴とする。
【０１２７】第１の映像信号表示装置によれば、適切な
逓倍数で逓倍されたドットクロックで映像信号をサンプ
リングして表示することができるので、ビートのない映
像を表示することができる。
【０１２８】上記第１の映像表示装置において、前記記
憶手段の記憶容量は前記表示素子の水平方向の画素数よ
り多くないようにしてもよい。
【０１２９】こうすれば、処理に必要な記憶容量を削減
できると共に、処理時間も短縮することができる。
【０１３０】この発明の第２のドットクロック再生方法
は、少なくとも映像信号を標本化するサンプリング手段
と、水平同期信号を所定の分周数で逓倍し所定のドット
クロックを生成するＰＬＬ回路を含むクロック発生手段
と、前記サンプリング手段の出力を処理するための駆動
手段と、前記駆動手段の出力を表示するための表示素子
と、前記表示素子の表示タイミングを制御する表示タイ
ミング手段と、前記サンプリング手段の出力の１ライン
のデータを記憶する記憶手段と、前記記憶手段に書込み
イネーブル信号を送る書込みタイミング手段と、さらに
所定のラインのデータを前記記憶手段に書込むために、
前記書込みタイミング手段に書込みアーム信号を送り、
該記憶手段に書込まれたデータを読出して演算し、該演
算結果に基づき前記クロック発生手段の逓倍数を設定す
る制御手段を備えた映像信号表示装置のドットクロック
再生方法において、前記ＰＬＬ回路に仮逓倍数を設定し
て前記記憶手段にデータを記憶した後、前記記憶手段か
ら読出したデータの隣接アドレス間の差分値と、所定の
スレッシュホールド値との比較により、前記映像信号の
有効信号領域の、前記記憶手段における開始アドレスと
終了アドレスを求め、該開始アドレスと該終了アドレス
の差と、前記仮逓倍数とから、演算により前記映像信号
の１ラインのドットクロックの数を求め、求めたドット
クロックの数を前記クロック発生手段に逓倍数として設
定すること、を特徴とする。
【０１３１】第２のドットクロック再生方法によれば、
映像信号の有効信号領域の開始アドレスと終了アドレス
の差が解るので、この差と有効信号領域の既知の長さと
の関係から、１ラインのドットクロックの数を求めるこ
とができる。従って、このドットクロックの数を逓倍数
としてクロック発生手段に設定することにより、望まし
い周波数を有するドットクロックを再生することができ
る。
【０１３２】上記第２のドットクロック再生方法におい
て、前記記憶手段にデータを記憶した後、前記記憶手段
からデータを読出すこと、を前記映像信号の複数のライ
ンに対して実行し、前記記憶手段の同一アドレスにおけ
る最大値で構成したデータにより、前記有効信号領域の
開始および終了アドレスを求めることが好ましい。
【０１３３】こうすれば、１ライン分のデータのみを用
いる場合に比べて、有効信号領域の開始アドレスと終了
アドレスをより高精度に決定することができる。
【０１３４】上記第２のドットクロック再生方法におい
て、前記有効信号領域の開始アドレスと、前記演算結果
により求めた逓倍数から、前記表示素子に表示する画面
の水平表示位置の最適値を求めて、前記表示タイミング
手段に設定することが好ましい。
【０１３５】こうすれば、有効信号領域を正しく表示す
ることができる。
【０１３６】この発明の第３のドットクロック再生方法
は、少なくとも映像信号を標本化するサンプリング手段
と、水平同期信号を所定の分周数で逓倍し所定のドット
クロックを生成するクロック発生手段と、前記サンプリ
ング手段の出力を処理するための駆動手段と、前記駆動
手段の出力を表示するための表示素子と、前記表示素子
の表示タイミングを制御する表示タイミング手段と、前
記サンプリング手段の出力の１ラインのデータを記憶す
る記憶手段と、前記記憶手段に書込みイネーブル信号を
送る書込みタイミング手段と、所定のラインのデータを
前記記憶手段に書込むために、前記書込みタイミング手
段に書込みアーム信号を送り、該記憶手段に書込まれた
データを読出して演算し、該演算結果に基づき前記クロ
ック発生手段の逓倍数を設定する制御手段と、を備えた
映像信号表示装置のドットクロック再生方法において、
前記記憶手段から読出したデータにハイパスフィルタ演
算を施し、さらに非線形演算した後、高速フーリエ変換
を実行し、該変換で得られた結果のピークを求めること
によりビート成分の周波数を求め、該ビート成分の周波
数がゼロになるように前記クロック発生手段の逓倍数を
設定すること、を特徴とする。
【０１３７】第３のドットクロック再生方法によれば、
サンプリングされたデータに含まれるビート成分の周波
数を高速フーリエ変換によって求めることができる。そ
して、このビート成分の周波数がゼロになるように、ク
ロック発生手段の逓倍数を設定するので、ビートのない
映像を表示するためのドットクロックを再生することが
できる。
【０１３８】この発明の第４のドットクロック再生方法
は、少なくとも映像信号を標本化するサンプリング手段
と、水平同期信号を所定の分周数で逓倍し所定のドット
クロックを生成するクロック発生手段と、前記サンプリ
ング手段の出力を処理するための駆動手段と、前記駆動
手段の出力を表示するための表示素子と、前記表示素子
の表示タイミングを制御する表示タイミング手段と、前
記サンプリング手段の出力の１ラインのデータを記憶す
る記憶手段と、前記記憶手段に書込みイネーブル信号を
送る書込みタイミング手段と、所定のラインのデータを
前記記憶手段に書込むために、前記書込みタイミング手
段に書込みアーム信号を送り、該記憶手段に書込まれた
データを読出して演算し、該演算結果に基づき前記クロ
ック発生手段の逓倍数を設定する制御手段と、を備えた
映像信号表示装置のドットクロック再生方法において、
前記記憶手段から読出したデータにハイパスフィルタ演
算を施し、さらに非線形演算した後、複数のコムフィル
タで演算し、該演算結果の積分値の組合わせによりビー
ト成分の周波数を求め、該ビート成分の周波数がゼロに
なるように前記クロック発生手段の逓倍数を設定するこ
と、を特徴とする。
【０１３９】第４のドットクロック再生方法によれば、
サンプリングされたデータに含まれるビート成分の周波
数を複数のコムフィルタを用いた演算によって求めるこ
とができる。そして、このビート成分の周波数がゼロに
なるように、クロック発生手段の逓倍数を設定するの
で、ビートのない映像を表示するためのドットクロック
を再生することができる。
【０１４０】上記第３または第４のドットクロック再生
方法において、前記非線形演算が二乗演算であることが
好ましい。
【０１４１】こうすれば、データに含まれる高調波成分
の影響を除去することができるので、ビートの成分を容
易に求めることができる。
【０１４２】この発明の第５のドットクロック再生方法
は、少なくとも映像信号を標本化するサンプリング手段
と、水平同期信号を所定の分周数で逓倍し所定のドット
クロックを生成するＰＬＬ回路を含むクロック発生手段
と、前記ドットクロックの位相を制御する位相制御手段
と、前記サンプリング手段の出力を処理するための駆動
手段と、前記駆動手段の出力を表示するための表示素子
と、前記表示素子の表示タイミングを制御する表示タイ
ミング手段と、前記サンプリング手段の出力の１ライン
のデータを記憶する記憶手段と、前記記憶手段に書込み
イネーブル信号を送る書込みタイミング手段とを備え、
さらに所定のラインのデータを前記記憶手段に書込むた
めに、前記書込みタイミング手段に書込みアーム信号を
送り、該記憶手段に書込まれたデータを読出して演算
し、該演算結果に基づき前記クロック発生手段の逓倍数
を設定する制御手段と、を備えた映像信号表示装置のド
ットクロック再生方法において、前記ＰＬＬ回路に仮逓
倍数を設定して前記記憶手段にデータを記憶した後、前
記記憶手段から第１のデータを読出し、前記位相制御手
段に設定する位相制御値を変化させ、前記記憶手段にデ
ータを記憶した後、前記記憶手段から第２のデータを読
出し、前記第１のデータと前記第２のデータの相関演算
を行い、該相関演算の結果から前記映像信号の１ライン
の総画素数を求める逓倍数演算を行い、該逓倍数演算に
より求めた総画素数を前記クロック発生手段に逓倍数と
して設定すること、を特徴とする。
【０１４３】第５のドットクロック再生方法によれば、
１ラインの画素数、即ち水平方向のブランキングと表示
領域の画素数の合計が不明な場合にも、その総画素数を
求めることができる。この総画素数を逓倍数としてクロ
ック発生手段に設定することによって、ビートの無い映
像を表示するためのドットクロックを再生することがで
きる。
【０１４４】上記第５のドットクロック再生方法におい
て、前記相関演算は、前記第１のデータを２値化した第
３のデータと、前記第２のデータを２値化した第４のデ
ータとの排他的論理和により第５のデータを求める演算
であるとすることができる。
【０１４５】こうすれば、簡単な演算で相関演算を実現
することができる。
【０１４６】上記第５のドットクロック再生方法におい
て、前記相関演算は、前記第１のデータと前記第２のデ
ータの差分により第３のデータを得て、前記第３のデー
タを２値化して第４のデータを求める演算であるとして
もよい。
【０１４７】この方法によっても、簡単な演算で相関演
算を実現することができる。
【０１４８】上記第５のドットクロック再生方法におい
て、前記逓倍数演算は、前記相関演算の結果のデータの
並びの変化点間の平均距離を求め、前記ＰＬＬ回路に設
定した前記仮逓倍数を該平均距離の２倍の値で除した後
に整数化することにより、１ラインのビート数を求め、
前記ＰＬＬ回路に設定した前記仮逓倍数と該ビート数の
和、または差により１ラインの総画素数を求めることが
好ましい。
【０１４９】このように、相関演算の結果のデータの変
化点間の平均距離から１ラインのビート数を求めるよう
にすれば、映像信号で表される映像の内容に起因するビ
ート数の誤差を低減することができる。
【０１５０】上記第５のドットクロック再生方法におい
て、第１のデータと第２のデータの間で行う前記相関演
算は、前記第２のデータのアドレスが、前記第１のデー
タのアドレスより１少ない第１の演算と、前記第２のデ
ータのアドレスが、前記第１のデータのアドレスと等し
い第２の演算と、前記第２のデータのアドレスが、前記
第１のデータより１多い第３の演算と、を行い、前記第
１の演算結果と前記第２の演算結果の並びの変化点によ
り、仮想レジスタを反転させて第３のデータを生成し、
前記第２の演算結果と前記第３の演算結果の並びの変化
点により、仮想レジスタを反転させて第４のデータを生
成し、前記第３のデータの平均値と、前記第４のデータ
の平均値とにおいて、前記第３のデータおよび前記第４
のデータの最大値の１／２の値に近い方を第５のデータ
として求め、前記逓倍数演算は、前記第５のデータの並
びの変化点間の平均距離と、前記ＰＬＬ手段に設定した
仮逓倍数とから前記映像信号の１ラインの総画素数を求
めることが好ましい。
【０１５１】こうすれば、映像信号とドットクロックと
に位相のずれがあっても、正しい総画素数を求めること
ができる。
【０１５２】
【発明の他の態様】この発明は、以下のような他の態様
も含んでいる。第１の態様は、上記のドットクロック調
整方法または装置で調整されたドットクロック信号でサ
ンプリングされた映像信号に従って、映像を出力デバイ
スに出力する映像出力装置である。出力デバイスとして
は、表示デバイスやプリンタなどを用いることができ
る。
【０１５３】第２の態様は、コンピュータに上記の発明
の各工程または各手段の機能を実行させるコンピュータ
プログラムを記録した記録媒体である。記録媒体として
は、フレキシブルディスクやＣＤ−ＲＯＭなどのコンピ
ュータが読取り可能な携帯型の記憶媒体や、コンピュー
タシステムの内部記憶装置（ＲＡＭやＲＯＭなどのメモ
リ）および外部記憶装置、あるいは、これ以外のコンピ
ュータプログラムが記録された媒体であってコンピュー
タシステムが読取り可能な種々の媒体を利用できる。
【０１５４】第３の態様は、コンピュータに上記の発明
の各工程または各手段の機能を実行させるコンピュータ
プログラムを通信経路を介して供給するプログラム供給
装置である。
【０１５５】
【発明の実施の形態】
Ａ．第１実施例：次に、本発明の実施の形態を実施例に
基づき説明する。図１は本発明の第１の実施例によるド
ットクロックの位相調整を行う映像表示装置を示すブロ
ック図である。
【０１５６】この映像表示装置は、Ａ／Ｄコンバータ１
と、駆動回路２と、表示素子３と、ラインメモリ４と、
表示タイミング制御回路５と、書込タイミング制御回路
６と、ＰＬＬ回路７と、ＣＰＵ８と、ＲＡＭ９と、遅延
回路１０と、メインメモリ１２と、不揮発性メモリ１４
とを備えている。
【０１５７】ＰＬＬ回路７は、アナログ映像信号１０１
に関連する水平同期信号１０２の周波数を一定の逓倍数
Ｎｄで逓倍することによって参照クロック２００を生成
する。遅延回路１０は、この参照クロック２００に遅延
φを与えることによって、ドットクロック２０１（ドッ
トクロック信号）を生成する。アナログ映像信号１０１
は、Ａ／Ｄコンバータ１においてドットクロック２０１
の立ち上がりでサンプリングされてデジタル映像信号１
１０に変換される。駆動回路２は、デジタル映像信号１
１０に対して、表示素子３に対応した信号処理を行な
い、表示素子３に処理済みの映像信号を供給することに
よって映像を表示する。なお、ドットクロック信号２０
１は、駆動回路２と表示素子３とラインメモリ４と表示
タイミング制御回路５と書込タイミング制御回路６にも
供給されている。また、表示タイミング制御回路５と書
込タイミング制御回路６には水平同期信号１０２が供給
されている。表示タイミング制御回路５は、水平同期信
号１０２とドットクロック２０１に応じて表示素子３の
表示タイミングを制御している。書込タイミング制御回
路６は、水平同期信号１０２とドットクロック２０１と
に応じてラインメモリ４への書込タイミングを制御して
いる。
【０１５８】ＣＰＵ８は、メインメモリ１２に記憶され
たコンピュータプログラムを実行することによって、位
相決定手段１５および遅延量設定手段１６としての機能
を実現する。位相決定手段１５は、ラインメモリ４に格
納された画像データに対して所定の演算を行って、ドッ
トクロック２０１に望ましい位相を与える遅延量φを決
定する機能を有する。遅延量設定手段１６は、遅延量φ
を遅延回路１０に設定する機能を有する。位相決定手段
１５と遅延量設定手段１６の機能の詳細については、さ
らに後述する。
【０１５９】表示素子３としては、液晶ディスプレイや
プラズマディスプレイのようなマトリクス構造の表示デ
バイスを使用することができる。駆動回路２は、ガンマ
補正、増幅、多相展開、交流反転などの各種の処理を行
う。
【０１６０】Ａ／Ｄコンバータ１の出力１１０は、ライ
ンメモリ４に接続されている。ラインメモリ４は、ＣＰ
Ｕ８に接続されており、少なくとも１ライン分の画像デ
ータを記憶する容量を有している。ラインメモリ４に
は、少なくとも１ライン分のディジタル映像信号が格納
される。ラインメモリ４に記憶された画像データは、Ｃ
ＰＵ８により読み出すことができる。
【０１６１】不揮発性メモリ１４には、ドットクロック
の調整に用いられる種々の規格値や初期設定値が記憶さ
れている。不揮発性メモリ１４としては、フラッシュメ
モリや、ＥＥＰＲＯＭ、メモリーカード等の種々の固体
記憶素子を用いることができる。
【０１６２】図２は、ＰＬＬ回路７の構成を示すブロッ
ク図である。ＰＬＬ回路７は、位相周波数比較回路（Ｐ
ＦＤ）６１と、ローバスフィルタ（ＬＰＦ）６２と、電
圧制御発振器（ＶＣＯ）６３と、分周器６４とを備えて
いる。水平同期信号１０２は、分周器６４の出力ととも
に位相周波数比較回路６１に入力される。位相周波数比
較回路６１は、分周器６４からの入力と、水平同期信号
１０２とに関して位相と周波数とを比較し、これらの差
に対応する電圧レベルを有する信号を出力する。位相周
波数比較回路６１の出力は、ローバスフィルタ６２を通
してＶＣＯ６３に与えられる。ＶＣＯ６３の出力は、参
照クロック２００として出力されるとともに、分周器６
４に入力される。分周器６４は、逓倍数設定信号７０３
によって設定された逓倍数Ｎｄまでパルス数のカウント
を行うカウンタであり、設定された逓倍数Ｎｄで参照ク
ロック２００を分周する。このような構成により、ＶＣ
Ｏ６３の出力としては、水平同期信号１０２の周波数を
分周器６４に設定した逓倍数Ｎｄ（分周比１／Ｎｄの逆
数）で逓倍した参照クロック２００が得られる。
【０１６３】なお、第１実施例においては、参照クロッ
ク２００とドットクロック２０１を得るための適切な逓
倍数Ｎｄは既知であるものと仮定する。従って、遅延回
路１０における遅延量φ（図１）を調整することによっ
て、望ましい位相を有する適切なドットクロック２０１
を得ることができる。
【０１６４】図３は、遅延回路１０の構成を示すブロッ
ク図である。参照クロック２００は、多段に直列接続さ
れた複数のゲート素子３１に入力される。各ゲート素子
３１の出力は、マルチプレクサ３２に接続されている。
マルチプレクサ３２は、ＣＰＵ８（図１）から与えられ
る遅延制御信号１０５に応じて入力を選択し、ドットク
ロック２０１として出力する。
【０１６５】図４は、位相決定手段１５と遅延量設定手
段１６が行う処理の手順を示すフローチャートである。
本発明の各実施例では、水平方向の表示画素数が８０
０、表示画素数とブランキング期間に相当する画素数の
合計である水平１ラインの総画素数が１０４０、映像信
号１０１のビデオクロックが５０ＭＨｚの、ＳＶＧＡと
呼称されるパーソナルコンピュータの代表的な映像信号
に従って画像を表示する場合を説明する。第１実施例に
おいて、ＰＬＬ回路７の逓倍数Ｎｄにはあらかじめ水平
の総画素数である１０４０が設定されている。参照クロ
ック２００の周波数は、アナログ映像信号１０１を出力
する映像出力装置のビデオクロックの周波数に等しい５
０ＭＨｚになっている。
【０１６６】図４のステップＳ１では、ＣＰＵ８から遅
延回路１０に遅延制御信号１０５を出力し、遅延回路１
０の遅延時間φをゼロに設定する。
【０１６７】次にステップＳ２では、ＣＰＵ８から書込
タイミング制御回路６に、画像データの書込みを指示す
るための書き込みアーム信号７０１を送り、書込タイミ
ング制御回路６にラインメモリ４への１ライン分の画像
データの書込みを実行させる。書込タイミング制御回路
６とラインメモリ４は、アーム信号７０１に応じて書き
込み待機状態になる。書込タイミング制御回路６は、内
蔵するラインカウンタ（図示せず）を用いて水平同期信
号１０２のパルス数（すなわちライン数）をカウントす
る。書込タイミング制御回路６には、書き込みを行うべ
き所定のライン位置が予め設定されている。書込タイミ
ング制御回路６は、映像信号のライン位置が所定のライ
ン位置に達した時に、ラインメモリ４における書込みを
許可する。ラインメモリ４には、ドットクロック２０１
のタイミングに従って１ライン分のデジタル映像信号１
１０が書き込まれる。なお、ラインメモリ４は、少なく
とも１ライン分の画像データを記憶する容量があればよ
いが、複数ライン分の画像データを記憶する容量を有す
るようにしてもよい。
【０１６８】次にステップＳ３では、ラインメモリ４に
書き込まれた画像データをＣＰＵ８が読み出し、一旦Ｃ
ＰＵ８内部のＲＡＭ９に蓄えた後に、次の数式１に示す
演算を実行して、位相関係指標Ｖ1 （φ）を算出する。
【０１６９】
【数１】
【０１７０】ここで、ＰＤ（ｉ）はｉ番目のアドレス
（画素位置）の画像データ（画素データとも呼ぶ）、Ｎ
ｄはＰＬＬ回路７における逓倍数（すなわち１ラインの
総画素数）、φは遅延回路１０に設定された遅延量であ
る。すなわち、数式１で定義される位相関係指標Ｖ
1 （φ）は、同一ライン上の隣接画素位置における画像
データの差分の二乗の和である。この値を「位相関係指
標」と呼ぶ理由は、この値がアナログ映像信号１０１と
ドットクロック２０１との位相関係を示しているからで
ある。なお、位相関係指標Ｖ1 （φ）の値は、遅延回路
１０における遅延量φに依存する。
【０１７１】図５は、数式１で与えられる位相関係指標
Ｖ1 を算出する手順を示すフローチャートである。ま
ず、ステップＳ３１では、ＣＰＵ８内の加算値レジスタ
をリセットし、ステップＳ３２ではＲＡＭ９の現在のア
ドレスｉにおける画像データＰＤ（ｉ）と、１つ後のア
ドレス（ｉ＋１）における画像データＰＤ（ｉ＋１）と
の差分をとる。ステップＳ３３ではこの差分結果を二乗
し、ステップＳ３４で加算値レジスタに加算する。こう
して、ステップＳ３２からステップＳ３４までの処理
を、ステップＳ３５で終了と判断されるまで１ラインの
画像データＰＤ（ｉ）について繰り返した後に、加算値
レジスタの加算結果を位相関係指標Ｖ1 として出力す
る。
【０１７２】図６は、ステップＳ３２からステップＳ３
４までの処理を実現する等価回路を示すブロック図であ
る。この回路は、１クロック分（すなわち１画素分）の
遅延を与える遅延素子４０１と、減算を行うための加算
器４０２と、減算結果を二乗するための乗算器４０３と
で構成されている。このような等価回路をハートウェア
回路で実現する場合には、図１におけるラインメモリ４
を省略することも可能である。
【０１７３】なお、数式１の代わりに、次の数式２に従
って位相関係指標Ｖ2 を算出するようにしてもよい。
【０１７４】
【数２】
【０１７５】この位相関係指標Ｖ2 （φ）は、同一ライ
ン上の隣接画素位置における画像データの差分の絶対値
の和である。一般に、位相関係指標を表す関数は、隣接
する画素位置における画像データ値の差分の２乗の和に
対して一義的かつ単調な関数を使用することができる。
なお、数式２を使用する場合には、図６の回路の乗算器
４０３が、差分の絶対値を得るための符号変換器に置き
換えられる。
【０１７６】図７は、図６の回路の周波数特性を示すグ
ラフである。第１の特性４０４は数式１における二乗の
値｛ＰＤ（ｉ＋１）−ＰＤ（ｉ）｝2 の特性であり、第
２の特性４０５は数式２における絶対値｜ＰＤ（ｉ＋
１）−ＰＤ（ｉ）|の特性である。これらの特性は、ド
ットクロック２０１の周波数ｆ201 の１／２のところ、
即ち、アナログ映像信号１０１の最高周波数のところに
最大通過域を持つ、一種のハイパスフィルタ特性を示し
ていることが解る。
【０１７７】図８および図９は、ステップＳ３において
位相関係指標Ｖ1 を求める処理を実際の波形に即して示
すタイミングチャートである。図８は、ドットクロック
２０１の位相とＡ／Ｄコンバータの出力１１０（すなわ
ちデジタル映像信号）の関係を示している。図８（ｂ）
に示すように、ドットクロック２０１ａが、映像信号１
０１の安定領域で立ち上がる位相を有している場合に
は、Ａ／Ｄコンバータ１の出力１１０ａは、図８（ｃ）
に示すものになり、この波形のデータがラインメモリ４
に記憶される。なお、ラインメモリ４の入出力は実際に
はディジタル信号であるが、ここでは解りやすいように
アナログ信号に戻して示している。一方、図８（ｄ）に
示すように、ドットクロック２０１ｂが映像信号１０１
の過渡領域で立ち上がる位相を有している場合には、Ａ
／Ｄコンバータ１の出力１１０ｂは図８（ｅ）に示すも
のになり、この波形がラインメモリ４に記憶される。
【０１７８】図９は、こうして記憶された画像データを
用いた演算過程を示している。図９（ａ）のラインメモ
リ出力１１０ａは、図８（ｃ）に示すＡ／Ｄコンバータ
出力１１０ａをラインメモリ４に書き込んだ後に、ライ
ンメモリ４から読み出されたものである。図９（ｂ）の
信号２２１ａは、図９（ａ）の信号を１クロック遅延さ
せたものである。また、図９（ｃ）の信号２２２ａは、
図９（ａ）と（ｂ）の差分であり、図９（ｄ）の信号２
２３ａは、この信号２２２ａを二乗したものである。な
お、ラインメモリ出力１１０ａと１クロック遅延させた
信号２２１ａの差分をとるのは、図５のステップＳ３２
において現在のアドレスｉのデータと、１つ後のアドレ
ス（ｉ＋１）のデータとの差分をとるのと等価である。
【０１７９】一方、図９（ｅ）のラインメモリ出力１１
０ｂは、図８（ｅ）に示すＡ／Ｄコンバータ出力１１０
ｂをラインメモリ４に書き込んだ後に、ラインメモリ４
から読み出されたものである。図９（ｆ）〜（ｈ）に示
す各信号は、この信号１１０ｂから得られた信号であ
り、図９（ｂ）〜（ｄ）にそれぞれ対応している。
【０１８０】ここで、図示した波形の範囲において、図
９（ｄ）に示す信号２２３ａの信号値を加算すると、そ
の加算値は「４」となる。一方、図９（ｈ）の信号２２
３ｂの信号値の加算値は「１．５」となる。すなわち、
安定領域で映像信号１０１をサンプリングして得られた
Ａ／Ｄコンバータ出力１１０ａを用いた方が、隣接画素
データの差分の二乗の和（すなわち位相関係指標Ｖ1 ）
の値が大きいことが解る。
【０１８１】図１０は、ドットクロック２０１の位相と
位相関係指標Ｖ1 （またはＶ2 ）との関係を示すグラフ
である。ここでは、安定領域のもっともピークにおいて
サンプリングを行うときのドットクロック２０１の位相
を最適位相としている。横軸は、この最適位相と実際の
位相とのずれを示し、縦軸は、位相関係指標Ｖ1 （また
はＶ2 ）を示している。図１０に示す特性の形状は、映
像信号１０１のなまり等によっていくらか変化し、ま
た、映像信号のレベル変化の頻度等によって位相関係指
標Ｖ1 （またはＶ2 ）の絶対レベルは異なる。しかし、
同じ映像を示す映像信号１０１についてドットクロック
２０１の位相（すなわち遅延量φ）を変化させた場合に
は、図１０に示す特性において山（ピーク、最大値、極
大値）と谷（最小値、極小値）が表れ、ピークとなるよ
うなサンプリング位相が最適である。すなわち、この最
適位相を有するドットクロック２０１を用いることによ
って、鮮鋭度が最も高く、ノイズが最も少ない映像を表
す画像データをサンプリングすることができる。
【０１８２】なお、図９（ａ）と（ｅ）に示すラインメ
モリ出力１１０ａ，１１０ｂを比較すれば解るように、
エッジ成分は図９（ａ）に示す出力１１０ａの方が明ら
かに大きく、これに応じて関係指標指標Ｖ1 （またはＶ
2 ）の値も大きくなる。すなわち、位相関係指標Ｖ
1 （またはＶ2 ）を求める処理は、図６で示したように
ハイパスフィルタの特性を有することがわかる。ライン
メモリ出力１１０のエッジ成分は、サンプリングされた
映像の鮮鋭度が高いほど大きい。従って、位相関係指標
Ｖ1 （またはＶ2 ）は、サンプリングされた映像の鮮鋭
度を表す指標であるとも考えることができる。
【０１８３】このように、１つの遅延量φに関し、１ラ
イン分の画像データを用いて算出された位相関係指標Ｖ
1 （φ）（またはＶ2 （φ））は、ＣＰＵ８内部のＲＡ
Ｍ９に保存される。
【０１８４】図４のステップＳ４では、すべての遅延時
間φについて位相関係指標Ｖ1 （またはＶ2 ）を求める
処理が終了したかか否かを確認し、終了してない場合に
は、ステップＳ５に移行する。ステップＳ５では、ＣＰ
Ｕ８から遅延回路１０に遅延制御信号１０５を与えて、
遅延時間φを１遅延ステップ分（すなわち、図３の１個
のゲート素子３１に相当する単位遅延量）だけ増加さ
せ、再度ステップＳ２からステップＳ４までの処理を繰
り返す。ステップＳ２〜Ｓ４の繰り返しは、ドットクロ
ック２０１の１周期以上の範囲（すなわち、２π以上の
位相の範囲）に相当する遅延量φの範囲に対して実行す
ればよい。なお、本実施例では前述のように、ドットク
ロック２０１の周波数が５０ＭＨｚであり、その１周期
が２０ｎｓであると想定している。従って、遅延回路１
０における１遅延ステップが１ｎｓである場合には、ス
テップＳ２〜Ｓ４の処理を２０回以上繰り返せばよい。
【０１８５】図１１は、ドットクロック２０１の遅延時
間φと、位相関係指標Ｖ1 との関係の一例を示すグラフ
である。横軸は遅延時間φ、縦軸は位相関係指標Ｖ1 で
ある。図１１（Ａ）の位相関係指標Ｖ1 には映像信号の
内容等に起因するノイズが含まれている。そこで、図４
のステップＳ６では、フィルタ処理を行って、その低域
成分だけを取り出す。このフィルタリング処理は、一次
元のローパスフィルタを用いたコンボリューション演算
によって実現できる。図１１（Ｂ）は、このようにして
得られたフィルタ済みの位相関係指標Ｖ1aを示してい
る。なお、ステップＳ６のフィルタ処理は省略すること
も可能である。しかし、フィルタ処理を行うようにすれ
ば、ドットクロック２０１に最適な位相を与える遅延時
間を、より高精度に決定することができる。
【０１８６】図４のピーク検出ステップＳ７では、図１
１（Ｂ）のグラフのピーク位置２４１（すなわち、最大
値、極大値の位置）を求める。このピーク位置２４１に
対応する遅延時間φopだけドットクロック２０１を遅延
させれば、最適位相で映像信号１０１をサンプリングで
きる。そこで、ステップＳ８では、ＣＰＵ８が遅延回路
１０に遅延制御信号１０５を与えて、この遅延時間φop
を設定する。
【０１８７】なお、図１１（Ｂ）に示すように、ピーク
位置は、ドットクロックの１周期だけ離れた遅延時間φ
において繰り返し表れるが、これらはドットクロックに
等価な位相を与えるものである。従って、これらのピー
ク位置の遅延時間の中で、対応する遅延時間が最も短い
ものを選ぶことができる。
【０１８８】以上のように、第１実施例によれば、映像
信号１０１がなまっていたり、歪んだりしていても、も
っとも安定なサンプリング結果が得られる最適位相を有
するように、ドットクロック２０１の遅延量φを自動的
に調整することができる。
【０１８９】なお、本実施例のラインメモリ４は、駆動
回路２にメモリを使用する場合にはこれと兼用すること
ができ、特別にラインメモリとして備える必要がないこ
とは明らかである。また、ラインメモリ４はドットクロ
ック２０１の周波数で動作するので、本実施例では２０
ｎｓ以下のサイクルタイムが必要である。しかし、ＣＰ
Ｕ８による演算処理はドットクロックとは全く無関係な
速度で処理ができるので、ＣＰＵ８には低速のものを使
うことができる。
【０１９０】また、ＣＰＵ８は前述の制御、演算の専用
である必要はなく、表示装置の画面調整用等の目的で設
けられているマイクロプロセッサを利用することも可能
である。
【０１９１】なお、上述した第１実施例においては、予
め決められた複数の遅延量φに関して位相関係指標を全
て求めた後に、そのピーク値を決定するようにしたが、
この代わりに、各遅延量φに関して位相関係指標が得ら
れる度にピーク値を決定する処理を実行し、ピーク値が
得られた時点で処理を中止するようにしてもよい。こう
すれば、全ての遅延量に関して処理を行わなくてもよい
ので、処理時間を短縮することが可能である。
【０１９２】また、１ライン分の全ての画像データを処
理対象とする必要はなく、１ラインの一部を処理対象と
するようにしてもよい。こうすれば、処理時間を短縮す
ることが可能である。逆に、複数ライン分の画像データ
を処理対象としてもよい。こうすれば、位相調整の精度
を向上させることができる。
【０１９３】Ｂ．第２実施例：図１２は本発明の第２の
実施例によるドットクロックの周波数調整を行う映像表
示装置の構成を示すブロック図である。図１と同じ部分
は同じ記号で示している。この映像表示装置は、図１の
装置のＰＬＬ回路７の内部構成を変更したものである。
ＣＰＵ８からＰＬＬ回路７ａには、逓倍数Ｎｄの加算ま
たは減算を指示するための加算信号１０６が与えられ
る。
【０１９４】図１３は、第２実施例に使用されるＰＬＬ
回路７ａの構成の一例を示す図である。このＰＬＬ回路
７ａは、図２に示すＰＬＬ回路７に加算回路６５を追加
したものである。加算回路６５に加算信号１０６が入力
されると、分周器６４の分周数Ｎｄ（すなわちＰＬＬ回
路７ａの逓倍数）に所定のオフセット値Ｎoff が加算ま
たは減算される。
【０１９５】図１４は、第２実施例においてドットクロ
ックの最適位相を決定する方法を示す説明図である。図
１４の横軸は１ライン分に相当する時間（またはアドレ
ス）を示し、縦軸は、適切な逓倍数Ｎｄ（＝１０４０）
にオフセット値Ｎoff （例えば＋２）を加算した逓倍数
（＝１０４２）を用いて得られるドットクロックの位相
のずれを示している。ここで、まず、適切な逓倍数Ｎｄ
（＝１０４０）を用いて得られる第１のドットクロック
を考える。この第１のドットクロックは、アナログ映像
信号１０１を出力する映像出力装置におけるビデオクロ
ックと同じ周波数を有するので、第１のドットクロック
の各パルスは、映像信号に対する絶対的な位相は不定で
あるが、互いに同じ位相関係を有しているはずである。
図１４の基準位相（位相ずれゼロ）は、このような第１
のドットクロックと映像信号の位相関係を意味してい
る。一方、オフセット値が加算された逓倍数（Ｎｄ＋
２）を用いて得られる第２のドットクロックの各パルス
は、映像信号に対する位相関係が水平１ラインの上で徐
々に変化する。１クロックパルスは２πの位相に相当す
るので、２クロックパルスは４πに相当する。従って、
この第２のドットクロックは、水平１ライン上におい
て、基準位相からの位相のズレが０〜４πの範囲で徐々
に変化する。但し、２π〜４πの範囲は０〜２πの範囲
と等価なので、図１４では、０〜２πの範囲の位相ズレ
が２回繰り返される波形が実線で描かれている。
【０１９６】なお、逓倍数のオフセット値Ｎoff を＋１
とすれば、位相の変化は２πまで、即ちクロックの１周
期分に相当する変化になる。また、オフセット値Ｎoff
が負の場合には、図１４の波形と傾きが逆になる。
【０１９７】図１４の横軸は、水平１ライン分に相当す
るので、映像信号と第２のドットクロックとの位相関係
は、同一ライン上の位置に応じて直線的に変化している
ことが解る。そこで、第２実施例では、１ライン分の画
像データを複数のブロック（＃１〜＃４０の４０個のブ
ロック）に分割し、各ブロック毎に、第１実施例で用い
たものと同様な位相関係指標を算出する。各ブロックで
は、映像信号と第２のドットクロックの位相関係が異な
るので、位相関係指標も異なる値を示す。すなわち、位
相関係指標のピーク値を有するブロック（例えばブロッ
ク＃ｊ）では、第２のドットクロックが最適な位相を有
していると考えることができる。このブロック＃ｊの位
相が、基準位相（１ラインの初期の位相）からどの程度
ずれているかは、図１４の関係からブロック＃ｊの位置
に基づいて容易に算出できる。従って、このブロック＃
ｊの位置から、最適位相を与える遅延量を決定すること
ができる。
【０１９８】図１５は、第２実施例における位相決定手
段１５と遅延量設定手段１６の処理の手順を示すフロー
チャートである。まずステップＳ１０１では、ＣＰＵ８
より遅延制御信号１０５を出力し、遅延回路１０の遅延
時間φを０に設定する。なお、初期の遅延時間φとして
は、０以外の任意の値を設定することができる。ステッ
プＳ１０２では、ＣＰＵ８が加算信号１０６を加算回路
６５（図１３）に供給し、逓倍数Ｎｄにオフセット値Ｎ
off として２を加算する。前述したように、ドットクロ
ック２０１を生成するための適切な周波数Ｎｄの値は１
０４０であり、これに応じて分周器６４の分周値も１０
４０に初期設定されている。従って、ステップＳ１０２
では、分周器６４の分周値Ｎｄが加算回路６５によって
１０４２に設定される。この結果、ＰＬＬ回路７ａは、
適切な周波数よりも高い周波数を有するドットクロック
を生成する。
【０１９９】次にステップＳ１０３では、ＣＰＵ８より
書込タイミング制御回路６に書き込みアーム信号７０１
を送り、ラインメモリ４に１ライン分のデータを記憶さ
せる。前述した図１４は、こうしてサンプリングされた
１ライン分の画像データにおける位相ずれを示してい
る。なお、図１４の横軸は時間軸であるが、ラインメモ
リ４のアドレスにも対応している。すなわち、ラインメ
モリ４に書き込まれた画像データは、アドレスの進みに
従ってドットクロック２０１の位相を変化させながら映
像信号をサンプリングして得られたものになっている。
【０２００】図１５のステップＳ１０４では、ラインメ
モリ４に書き込まれたデータをＣＰＵ８が順に読み出
し、一旦ＣＰＵ８内部のＲＡＭ９に蓄えた後に、以下に
説明する演算処理を実行する。
【０２０１】この演算処理にあたっては、まず１ライン
の既知の総画素数Ｎｄ（＝１０４０）にわたる画像デー
タを、位相調整で必要な分解能に合わせて複数のブロッ
クに分割する。位相調整で必要な最低分解能は、典型的
には、遅延回路１０における１遅延ステップ（最小遅延
差）に対応している。例えば遅延回路１０の１遅延ステ
ップを１ｎｓとすれば、位相調整の分解能は１ｎｓまた
はその整数分の一に設定することができる。ところで、
ドットクロックの周波数は５０ＭＨｚなので、その１周
期は２０ｎｓである。また、第２実施例では、ドットク
ロックを２周期変化させているので、１ライン分の位相
のずれ（図１４に示す４πのずれ）は４０ｎｓに相当す
る。１ラインを４０ブロックに分割すれば、その１ブロ
ックが最低必要分解能である１ｎｓに相当する。このと
き、各ブロックの画素数は、１０４０／４０＝２６とな
る。なお、１ラインの分割数を４０の整数倍の値（例え
ば８０，１２０）にすれば、１ブロックが最低必要分解
能の整数分の１に相当することになる。
【０２０２】換言すれば、１ラインの分割数は、逓倍数
のオフセット値Ｎoff （例えば２）を、クロック周波数
（例えば５０ＭＨｚ）と遅延回路の最小ステップ（例え
ば１ｎｓ）の積で除した結果を丸めた値の整数倍に等し
く設定することが好ましい。こうすれば、遅延回路にお
ける最小ステップに対して１個以上の整数個のブロック
が対応するので、最適位相に対応する遅延量を正確に設
定することができる。
【０２０３】図１５のステップＳ１０４では、以下に示
す数式３に従って 各ブロックに関する位相関係指標Ｖ3
を算出する。
【０２０４】
【数３】
【０２０５】ここで、＃ｋはブロックの番号、ＰＤ
（ｊ）はｋ番目のブロック内のｊ番目の画素位置の画像
データ、Ｍｂはｋ番目のブロックの画素数である。上記
の例では、１ラインが４０ブロックに分割されるので、
ｋは１〜４０の範囲をとり、また、Ｍｂは約２６であ
る。この位相関係指標Ｖ3 は、前述した数式１で与えら
れる位相関係指標Ｖ1 を各ブロック毎に求めたものに相
当する。従って、この位相関係指標Ｖ3 を求めるための
処理手順は、前述した図４に示すものと同じである。
【０２０６】なお、数式３の代わりに、次の数式４を用
いて、第１実施例の第２の位相関係指標Ｖ2 に対応する
位相関係指標Ｖ4 を求めるようにしてもよい。
【０２０７】
【数４】
【０２０８】このようにして得られた各ブロックの位相
関係指標Ｖ3 （またはＶ4 ）を、以下では「実データ」
とも呼ぶ。各ブロックの位相関係指標Ｖ3 は、ＣＰＵ８
内部のＲＡＭ９に保存される。
【０２０９】図１６（Ａ）は、１ライン上の４０個のブ
ロック＃１〜＃４０について得られた位相関係指標Ｖ3
の一例を示すグラフである。図１６の横軸のブロック番
号＃１〜＃４０は、前述した図１４の横軸にも示すよう
に、ラインメモリ４のアドレスの範囲（０〜１０４１）
にも対応しいる。すなわち、図１６（Ａ）に示す各ブロ
ックの位相関係指標Ｖ3 （実データ８１）は、図１４で
示したように、位相が直線的に変化している１ライン分
の映像を４０個に分割したときの、各映像部分における
位相ずれの情報を有するデータとなっている。
【０２１０】仮に、映像信号１０１が、２つの画像レベ
ル（例えば白黒）が周期的に交代するような縞模様の画
像を示している場合には、図１６（Ａ）における各ブロ
ック間の位相関係指標Ｖ3 の差異は、各ブロックの映像
における位相ずれのみに依存する。ところが、映像信号
１０１の内容がこのような縞模様ではない場合には、各
ブロックの位相関係指標Ｖ3 も、映像信号１０１の内容
による影響を含むことになる。そこで、第２実施例で
は、このような場合を考慮して、以下に説明するよう
に、図１６（Ｂ）に示す補正用データを求め、この補正
用データを用いて、図１６（Ａ）に示す実データを補正
することによって、映像信号１０１の内容による影響を
除去している。なお、アナログ映像信号１０１として、
２つの画像レベルが周期的に交代するような縞模様の画
像を表すものを使用した場合には、以下に説明する補正
用データによる補正処理は不要であ。この場合には、上
述した位相関係指標Ｖ3 から直接に最適な位相を与える
遅延量φを決定することができる。
【０２１１】図１５のステップＳ１０５では、図１３に
示す加算信号１０６をゼロに戻すことにより分周器６４
の逓倍数を元の適切な値Ｎｄ（＝１０４０）に戻す。ス
テップＳ１０６では、ステップＳ１０３と同様にライン
メモリ４に映像信号を書き込む。ステップＳ１０７で
は、ステップＳ１０４と全く同様に、ブロックごとに位
相関係指標Ｖ3 を演算する。この結果、図１６（Ｂ）に
示す補正用データ８２が得られる。
【０２１２】図１６（Ｂ）に示す補正用データ８２（位
相関係指標Ｖ3'）では、映像信号のビデオクロックとド
ットクロック２０１の周波数は一致している。このた
め、映像信号１０１とドットクロック２０１の位相関係
は不定であるが、１ラインに渡って位相は一定であり、
また、最適位相からのずれも一定である。従って、補正
用データ８２には、映像信号１０１で表される画像の内
容の変化による成分と、位相ずれによる成分とが含まれ
ることになる。しかし、位相ずれによる成分は１ライン
に渡って同じなので無視することができる。すなわち、
この補正用データ８２は、映像の内容による成分だけが
含まれたデータである。
【０２１３】なお、映像信号１０１が、信号レベルの変
化のないベタの画像部分を含む場合には、図１６
（Ａ），（Ｂ）に示す無出力部分３１１、３１２のよう
に、実データ８１と補正用データ８２に、出力レベルが
ほぼゼロの部分が生じてしまう。これらの部分では補正
用データ８２を用いた補正演算ができない。そこで、ス
テップＳ１０８では、まず、補正用データ８２のレベル
が所定の閾値以下である無出力部分３１２を検出する。
そして、実データ８１の無出力部分３１１と補正用デー
タ８２の無出力部分３１２を、それぞれ前後のデータか
ら補間して、値がゼロでないデータをそれぞれ求める。
なお、この補間演算には、直線補間や任意の非線形補間
を用いることができる。
【０２１４】次にステップＳ１０９では、補間済の実デ
ータを、補間済みの補正用データで除算することによっ
て、最適位相からのずれの情報だけを持った補正済デー
タを求める。
【０２１５】こうして得られた補正済データにはノイズ
が含まれているため、ステップＳ１１０ではフィルタ処
理により、ノイズ成分を除去してその低域成分だけを取
り出す。これは通常のローパスフィルタを用いたコンボ
リューション演算で実現できる。図１６（Ｃ）はこのよ
うにして得られた補正済みデータ８３を示している。図
１６（Ｃ）に示す補正済みデータ８３は、各ブロックに
おける位相ずれの程度を示す位相関係指標として使用で
きる。なお、ステップＳ１１０のフィルタ処理は省略す
ることも可能である。しかし、フィルタ処理を行うよう
にすれば、最適な位相を示す遅延時間をより高精度で決
定することができる。
【０２１６】図１５のピーク検出ステップＳ１１１で
は、補正済みデータ８３がピークとなるブロックを求め
る。前述のように、ブロック番号と位相との関係は、図
１４に示すように直線的なので、最適位相を与える位相
ズレθopをブロック番号から決定することができる。例
えば、図１６（Ｃ）に示すように、ｊ番目のブロックに
ピークがあれば、図１４におけるブロック番号＃ｊか
ら、最適位相を与える位相ずれθopを以下の数式５に従
って得ることができる。
【０２１７】
【数５】
【０２１８】図１５のステップＳ１１２では、求めた位
相ズレθopから、遅延回路１０に設定する遅延量φ
op［ｎｓ］を求める。例えば、ドットクロックの１周
期、すなわち２πの位相が２０ｎｓに相当する場合に
は、遅延量φopは、以下の数式６で与えられる。
【０２１９】
【数６】
【０２２０】もちろん、位相関係指標がピークを与える
ブロックのブロック番号ｊから、数式５，６で与えられ
る遅延量φopを直接算出することも可能である。この遅
延量φopだけドットクロック２０１を遅延させれば、最
適位相で映像信号１０１をサンプリングできることにな
る。図１５のステップＳ１１３では、ＣＰＵ８から遅延
制御信号１０５を出力して、この遅延量φopを遅延回路
１０に設定する。この結果、遅延回路１０からは、最適
位相を有するドットクロック２０１が出力される。
【０２２１】なお、この実施例では、加算信号１０６に
よって加算される逓倍数を＋２としているので、図１６
（Ｃ）に示す補正済みデータ８３には、ピークが潜在的
に２点生じることになる。従って、ピークの一方が映像
信号のブランキング部分にかかってしまった場合にも、
他方は必ずブランキング以外の部分に存在する。従っ
て、最適な位相を与える遅延量を確実に求めることが可
能である。
【０２２２】なお、以上では逓倍数のオフセット値を＋
２とした場合について説明したが、−２としても同様で
ある。さらに、オフセット値を＋１または−１とした場
合にも、最適位相を与える遅延量を同様にして求めるこ
とができる。この場合に、ピークがブランキングにかか
って検出できないようなときには、あらかじめ遅延時間
にバイアスを設けてピーク位置をずらすことによってピ
ーク位置を特定する。そして、求めた遅延時間からバイ
アス分を取り除くことによって、最適位相を与える遅延
時間を求めることができる。
【０２２３】なお、逓倍数のオフセット値の絶対値を２
以上の整数とすれば、ブランキング部分以外のところに
補正済みデータ８３のピークが必ず現れるので、上述し
たようなバイアスの調整は不要である。この意味ではオ
フセット値の絶対値を２以上の整数とすることが好まし
い。但し、オフセット値を＋２または−２とすれば、各
ブロックに含まれる画素数を比較的多く保つことができ
るので、補正済みデータ８３（すなわち位相評価指標）
を比較的精度よく求めることができるという利点があ
る。従って、オフセット値としては＋２または−２とす
ることが最も好ましい。なお、補正済みデータ８３にピ
ークが２点以上表れる場合には、例えば最も短い遅延時
間を選択すればよい。
【０２２４】上述の第２実施例によれば、映像信号がな
まっていたり、歪んだりしていても、もっとも安定なサ
ンプリング結果が得られるように、ドットクロックの位
相を自動的に調整することができる。
【０２２５】なお、上述した第１および第２の実施例
は、例えば次のように変形することも可能である。
【０２２６】位相関係指標は、数式１〜４で与えられる
ものに限らず、一般に、画像データの鮮鋭度を示す指標
であればよい。例えば、数式１〜４で与えられる位相関
係指標の代わりに、画像データの統計的な分散や標準偏
差を位相関係指標として使用することも可能である。
【０２２７】なお、ドットクロック２０１を生成する際
に使用される適切な逓倍数Ｎｄが未知の場合には、以下
に説明する実施例に従って適切な逓倍数Ｎｄを最初に決
定した後に、上述した第１または第２実施例に従って位
相を調整するようにすればよい。こうすれば、ドットク
ロックの周波数と位相の両方を自動的に調整することが
できる。
【０２２８】Ｃ．第３実施例：図１７は本発明の第３の
実施例によるドットクロックの周波数調整を行う映像表
示装置の構成を示すブロック図である。この映像表示装
置は、図１に示す第１実施例の装置における位相決定手
段１５と遅延量設定手段１６を、演算手段１７と逓倍数
設定手段１８で置き換えた構成を有している。これらの
手段１７，１８の機能も、メインメモリ１２に記憶され
たコンピュータプログラムをＣＰＵ８が実行することに
よって実現される。
【０２２９】第３実施例は、ドットクロック２０１の周
波数（すなわちＰＬＬ回路７の逓倍数Ｎｄ）を適切な値
に自動的に設定することを目的としている。図１８は、
第３実施例において適切な逓倍数Ｎｄを求める処理内容
を示す説明図である。図１８（ａ）は水平同期信号１０
２を示し、図１８（ｂ）は映像信号１０１の水平１ライ
ン分の波形を示している。
【０２３０】ここで求めたいのは、水平同期信号１０２
の周波数を逓倍するための望ましい逓倍数Ｎｄ（水平１
ラインの総画素数）である。そこで、まず、ＰＬＬ回路
７に仮の逓倍数Ｎｋを設定して、映像信号１０１をサン
プリングする。そして、サンプリングされた映像信号を
分析して、有効信号領域の長さΔＡＤｋを求める。この
長さΔＡＤｋは、有効信号領域の開始位置のアドレスＡ
Ｄｓと、終了位置のアドレスＡＤｔとの差分から得られ
る。なお、有効信号領域の開始位置と終了位置は、映像
信号のレベル変化が所定の閾値以上になる位置として検
出される。
【０２３１】仮の逓倍数Ｎｋと、これに応じて得られた
有効信号領域の長さΔＡＤｋは、望ましい逓倍数Ｎｄお
よび有効信号領域の真の長さΔＡＤと、次の数式７で与
えられる比例関係を有している。
【０２３２】
【数７】
【０２３３】ここで、有効信号領域の真の長さΔＡＤは
既知である。例えば、ＶＧＡではΔＡＤ＝６４０［画
素］、ＳＶＧＡではΔＡＤ＝８００［画素］、ＸＧＡで
はΔＡＤ＝１０２４［画素］、ＳＸＧＡではΔＡＤ＝１
２８０［画素］である。従って、数式７を変形すれば、
望ましい逓倍数Ｎｄは、次の数式８から与えられる。
【０２３４】
【数８】
【０２３５】すなわち、仮に設定された逓倍数Ｎｋに、
有効信号領域の既知の長さΔＡＤと、測定された長さΔ
ＡＤｋとの比を乗ずることによって、望ましい逓倍数Ｎ
ｄを求めることができる。
【０２３６】図１９は、演算手段１７および逓倍数設定
手段１８によって実行される処理の手順を示すフローチ
ャートである。まずステップＴ１では、ＣＰＵ８からＰ
ＬＬ回路７に逓倍数設定信号７０３を供給することによ
って、仮の逓倍数Ｎｋを設定する。この際、市場の代表
的なパーソナルコンピュータ等の映像出力装置の種々の
機種に対する複数の逓倍数をあらかじめ不揮発性メモリ
１４に登録しておき、映像表示装置に接続されている映
像出力装置の機種に応じて、登録されている逓倍数を選
択し、これを仮の逓倍数Ｎｋとして使用することができ
る。映像表示装置に接続されている映像出力装置の機種
は、水平同期信号と垂直同期信号の周波数や極性を分析
することによって判別することができる。
【０２３７】ステップＴ２では、ＣＰＵ８内部のＲＡＭ
９がクリアされる。このＲＡＭ９のアドレスは、ライン
メモリ４のアドレスと１対１に対応付けられている。
【０２３８】ステップＴ３では、ＣＰＵ８が、書込みタ
イミング制御回路６に対して、ラインメモリ４にどのラ
イン番号のデジタル映像信号１１０を書込むかを設定す
る。
【０２３９】ステップＴ４では、ＣＰＵ８より書込みタ
イミング制御回路６に書き込みアーム信号７０１を送
る。書込みタイミング制御回路６は、デジタル映像信号
１１０のライン位置が、ステップＴ３で設定したライン
番号に一致したタイミングで書込みイネーブル信号５０
２を出力して、ラインメモリ４における書込みを開始さ
せる。これに応じて、ラインメモリ４に１ライン分の画
像データが記憶される。
【０２４０】ステップＴ５では、複数ラインの画像デー
タに関して、画素位置毎に最大値を求めて保存する。そ
して、ステップＴ６では、所定数のラインに関してステ
ップＴ３〜Ｔ５の処理が終了したか否かを判断し、終了
していなければステップＴ３に戻る。
【０２４１】図２０は、ステップＴ３〜Ｔ６の処理内容
を示す説明図である。ステップＴ３〜Ｔ６では、複数ラ
イン分の画像データに関して、同番目のデータ毎に（す
なわち、複数ラインにわたって同じアドレス位置毎に）
最大値が求められている。最大値を求める範囲は、図２
０（ｂ）に示すように、１ラインの有効信号領域の開始
アドレスＡＤｓを含む第１の範囲（アドレスＡＤａ〜Ａ
Ｄｂの範囲）と、有効信号領域の終了アドレスＡＤｔを
含む第２の範囲（アドレスＡＤｃ〜ＡＤｄの範囲）であ
る。このように、最大値を求める演算の対象範囲を限定
している理由は、最終的に求めたいものが開始アドレス
ＡＤｓと終了アドレスＡＤｔであり、この付近だけを処
理すればよいからである。有効信号領域の開始アドレス
ＡＤｓと終了アドレスＡＤｔの位置は、予め正確に知る
ことはできないが、有効信号領域の既知の長さΔＡＤか
らほぼ推定することができる。従って、ステップＴ３〜
Ｔ６の処理では、この推定された開始アドレスと終了ア
ドレスの位置をそれぞれ含むように、第１の範囲ＡＤａ
〜ＡＤｂと第２の範囲ＡＤｃ〜ＡＤｄが決定される。
【０２４２】この第３実施例では複数ライン分の画像デ
ータを用いているが、原理的には、１ライン分の画像デ
ータのレベル変化から、有効信号領域を判別することも
可能である。しかし、有効信号領域の開始アドレスＡＤ
ｓと終了アドレスＡＤｔの付近におけるレベル変化が明
瞭でない場合には、１ライン分の画像データのみから開
始アドレスＡＤｓと終了アドレスＡＤｔとを精度良く決
定することが困難な場合がある。そこで、第３実施例で
は、図２０（ｃ），（ｄ）に示すように、複数ライン分
の画像データに関して、各画素位置の最大値を求めてい
る。こうすれば、有効信号領域の開始アドレスＡＤｓと
終了アドレスＡＤｔにおけるレベル変化を容易に見いだ
せるようなデータが得られる。
【０２４３】なお、１ライン分の画像データによって有
効信号領域の開始アドレスＡＤｓと終了アドレスＡＤｔ
とを判別できる場合には、複数ラインの画像データに関
して同番目のデータ毎に最大値を求める処理を省略する
ことができる。
【０２４４】図２１は、ステップＴ３〜Ｔ６の処理の詳
細手順を示すフローチャートである。なお、破線は、繰
り返しの範囲を示している。
【０２４５】まずステップＴ５１では、開始アドレスＡ
Ｄｓと終了アドレスＡＤｔの検出の対象とする範囲を示
すアドレスＡＤａ，ＡＤｂ，ＡＤｃ，ＡＤｄを設定し、
これらのアドレスで規定される２つの範囲について処理
を繰り返すように設定する。例えば、映像信号１０１の
１ラインの画素の番号を０から１０３９として、ライン
メモリ４のアドレスも０から始まっているとすれば、例
えば第１の範囲（ＡＤａ〜ＡＤｂ）として０から２５０
の範囲が設定され、第２の範囲（ＡＤｃ〜ＡＤｄ）とし
て８００から１０４０の範囲が設定される。これらのア
ドレスＡＤａ，ＡＤｂ，ＡＤｃ，ＡＤｄの値は、有効信
号領域の既知の長さΔＡＤに応じた適切な値が不揮発性
メモリ１４に予め登録されている。従って、演算手段１
７は、映像信号１０１の水平同期信号および垂直同期信
号から、映像信号１０１が従っている規格（ＶＧＡ，Ｓ
ＶＧＡ等）を決定し、この規格に応じたアドレスＡＤ
ａ，ＡＤｂ，ＡＤｃ，ＡＤｄの値を不揮発性メモリ１４
から読み出す。
【０２４６】次にステップＴ５２ではラインメモリ４に
記憶されている画像データをＣＰＵ８が１画素ずつ順に
読み出す。ステップＴ５３では、ＣＰＵ８内部のＲＡＭ
９に記憶されている最大値データと、ラインメモリ４内
の対応するアドレスの画像データとを比較し、大きい方
をステップＴ５４でＲＡＭ９の同じアドレスに上書きす
る。これを所定数（例えば５本）のラインに関してくり
返し実行することによって、各画素毎に最大値を求める
ことができる。
【０２４７】図１９のステップＴ６では、所定数のライ
ンに関する処理が終了したか否かが判定される。このラ
イン数は予め設定されており、ステップＴ６の判定で
は、このライン数を満たせば終了と判定する。終了して
いない場合には、再びステップＴ３に戻り、ステップＴ
３〜ステップＴ６を繰り返す。
【０２４８】このように、ステップＴ３において異なる
ライン番号を順次設定しながら、ステップＴ３〜ステッ
プＴ６を複数回繰り返すようにすれば、有効信号領域の
開始アドレスＡＤｓと終了アドレスＡＤｔを精度良く検
出できるデータを得ることができる。例えば、黒白の市
松模様（チェッカーフラグパターン）の映像を表す映像
信号では、ラインによって黒と白の位置が異なるので、
最終的にＲＡＭ９に記憶される最大値データは、有効信
号領域においてほとんどの画素が白を示すデータにな
る。また、幾何学的な模様の背景の中に窓状に特定の映
像を表示するような映像信号の場合には、ラインによっ
ては有効信号領域の左端（開始位置）または右端（終了
位置）付近の１画素以上が黒の場合がある。この場合に
も、複数ラインの中で画面の左端または右端が黒レベル
以外のラインが存在すれば、最終的にＲＡＭ９に記憶さ
れる最大値データとしては、有効信号領域の左右の端部
がいずれも黒レベル（ゼロレベル）では無いデータを得
ることができる。従って、このような最大値データか
ら、以下に示す手順に従って、有効信号領域の開始アド
レスＡＤｓと終了アドレスＡＤｔとを容易に検出するこ
とができる。
【０２４９】図１９のステップＴ７では、ＲＡＭ９から
読出した最大値データを基に、有効信号領域の水平方向
の開始位置（開始アドレスＡＤｓ）を検出する。図２２
は、図１９のステップＴ７の詳細手順を示すフローチャ
ートである。
【０２５０】ステップＴ７１では、ＲＡＭ９のアドレス
を開始アドレスの検出対象となる第１の範囲ＡＤａ〜Ａ
Ｄｂ（図２０参照）の始点ＡＤａから終点ＡＤｂまで順
次インクリメントすることが設定される。例えば、始点
ＡＤａは０であり、終点ＡＤｂは２５０である。なお、
ＲＡＭ９のアドレスは、前述のようにラインメモリ４の
アドレスと一致している。
【０２５１】ステップＴ７２では、右側隣接データ（即
ち次のアドレスから読出したデータ）から、現在のアド
レスから読出したデータを差し引いて、差分値を求め
る。この差分値は、現在のアドレスよりも次のアドレス
のデータの方が大きければ正になり、さらにデータの変
化が大きいほど大きくなる。
【０２５２】ステップＴ７３では、この差分値と、あら
かじめ設定しておいたスレッシュホールド値（閾値）と
を比較し、差分値の方が小さければ映像信号１０１のブ
ランキング３０２（図４３）またはノイズと判定し、再
びステップＴ７１へ戻る。逆に差分値の方が大きけれ
ば、有効信号領域３０１が始まったと判断して、次のス
テップＴ７４において、現在のアドレスＡｓを開始位置
のアドレスＡＤｓとしてＣＰＵ８の開始位置レジスタ
（図示せず）に記憶する。このように、図２２の手順で
は、ＲＡＭ９に記憶されている最大値データにおける隣
接画素の差分値が一定のスレッシュホールド値以上にな
った位置を、有効信号領域の開始位置として判断してい
る。換言すれば、画像データのレベル変化が一定のスレ
ッシュホールド値以上となる位置を、有効信号領域の開
始位置と判断している。
【０２５３】図１９のステップＴ８では、ステップＴ７
と同様に、ＲＡＭ９から読出した最大値データを基に、
有効信号領域３０１の終了位置が検出される。図２３
は、ステップＴ８の詳細手順を示すフローチャートであ
る。
【０２５４】ステップＴ８１ではＲＡＭ９のアドレスを
ＡＤｆからＡＤｇまでデクリメントしていく。ここでア
ドレスＡＤｆとＡＤｇは、例えば、ステップＴ７で求め
た開始位置のアドレスＡＤｓに、有効信号領域の水平方
向の画素数８００の１割（＝８０）程度の余裕を持たせ
た数を加算した値とすることもできる。例えば、ＡＤｆ
＝ＡＤｓ＋８８０、ＡＤｇ＝ＡＤｓ＋７２０と設定すれ
ばよい。
【０２５５】なお、ステップＴ８１で設定されるアドレ
スの範囲ＡＤｆ〜ＡＤｇは、図２０（ｂ）に示す第２の
範囲ＡＤｃ〜ＡＤｄと同じ範囲に設定してもよい。但
し、上述のように、有効信号領域の開始アドレスＡＤｓ
から推定した範囲のみを処理するようにすれば、処理対
象となる範囲を小さくすることができ、処理時間を短縮
することができる。
【０２５６】図２３のステップＴ８２では、左側隣接デ
ータ（即ち１つ小さいアドレスから読出したデータ）か
ら、現在のアドレスから読出したデータを差し引いて、
差分値を求める。この差分値は、現在よりも１つ小さい
アドレスのデータの方が大きければ正になり、さらにデ
ータの変化が大きいほど大きくなる。
【０２５７】ステップＴ８３では、差分値とあらかじめ
設定しておいたスレッシュホールド値を比較し、差分値
の方が小さければ映像信号１０１のブランキング３０２
またはノイズと判定して再びステップＴ８１へ戻る。逆
に差分値の方が大きければ、有効信号領域３０１の終わ
りの点と判断して、ステップＴ８４で現在のアドレスＡ
ｅを終了位置ＡＤｔとしてＣＰＵ８の終了レジスタに記
憶する。
【０２５８】このように、第３実施例では、画像データ
のレベル変化が一定のスレッシュホールド値以上となる
位置を検出することによって、有効信号領域の開始位置
および終了位置を特定している。
【０２５９】図１９のステップＴ９では、こうして得ら
れた有効信号領域の開始位置ＡＤｓおよび終了位置ＡＤ
ｔから、ＰＬＬ回路７に設定すべき最適逓倍数Ｎｄが算
出される。
【０２６０】ここで上述の処理の結果を整理すると、水
平方向の有効信号領域の画素数が８００の映像信号１０
１に対して、仮の逓倍数Ｎｋでサンプリングしてライン
メモリ４に書込んだ画像データから、有効信号領域の開
始アドレスＡＤｓと終了アドレスＡＤｔとが決定され
た。これらのアドレスＡＤｓ，ＡＤｔから算出される有
効信号領域の幅は、（Ａｅ−Ａｓ＋１）［画素］であ
る。一方、この映像信号に対する真の有効信号領域の幅
（画素数）は、８００画素であることが予め知られてい
る。
【０２６１】従って、映像信号１０１の水平１ライン分
の総画素数Ｎｄは、次の数式９によって算出される。
【０２６２】
【数９】
【０２６３】ここで、演算子ＩＮＴは小数点以下を切り
捨てる演算を示す。この数式９は、前述した数式８と等
価である。但し、数式９においては、右辺のかっこ内に
０．５を加えているので、小数点以下を四捨五入する丸
め演算を含んでいる。なお、この丸め演算を省略するこ
とも可能である。但し、通常は、丸め演算を行う方が総
画素数Ｎｄの精度をより高めることができる。
【０２６４】数式９は有効信号領域の画素数が８００の
場合についての式であるが、一般に、有効信号領域の画
素数がΔＡＤの場合には、次の数式１０を使用すること
ができる。
【０２６５】
【数１０】
【０２６６】ここで得られた値Ｎｄは映像信号１０１の
水平総画素数に相当する。この値ＮｄをＰＬＬ回路７の
逓倍数Ｎｄとして設定すれば、表示素子３にビートに起
因する縦縞の無い映像を表示することができる。
【０２６７】図１９のステップＴ１０では、ＣＰＵ８か
らＰＬＬ回路７に逓倍数設定信号７０３を与えることに
よって、ステップＴ９で求めた望ましい水平総画素数Ｎ
ｄを逓倍数として設定する。
【０２６８】ステップＴ１１では、有効信号領域の開始
アドレスＡＤｓから、有効信号領域の実際の開始位置を
求める。開始アドレスＡＤｓは仮の逓倍数Ｎｋに対して
得られた開始位置のアドレスであるから、真の逓倍数Ｎ
ｄを用いる場合には補正が必要になる。即ち、真の逓倍
数Ｎｄを用いた場合の有効信号領域の開始位置のアドレ
スＡＤｐは、次の数式１１に従って算出される。
【０２６９】
【数１１】
【０２７０】すなわち、望ましい開始位置のアドレスＡ
Ｄｐは、仮の逓倍数Ｎｋを用いて得られた開始位置のア
ドレスＡＤｓに、望ましい逓倍数Ｎｄと仮の逓倍数Ｎｋ
との比（Ｎｄ／Ｎｋ）を乗じることによって得られる。
この時、数式１１のように四捨五入による丸め演算を行
えば、より精度が向上する。
【０２７１】ステップＴ１２では、このように求めた開
始位置ＡＤｐを表示タイミング手段である表示タイミン
グ制御回路５に設定する。これによって、表示素子３に
おいて映像信号１０１で表される映像が、水平方向に最
適な位置に表示されることになる。
【０２７２】なお、第３実施例のラインメモリ４は、駆
動回路２にメモリを使用する場合にはこれと兼用するこ
とができ、専用のラインメモリとして備える必要がない
ことは明らかである。
【０２７３】また、第３実施例では、有効信号領域３０
１の水平方向の開始位置と終了位置とが検出できればよ
いので、ラインメモリの記憶容量としては表示素子３の
水平方向の画素数よりは少なくてもよい。すなわち、少
なくとも図２０（ｂ）に示す第１の範囲ＡＤａ〜ＡＤｂ
と、第２の範囲ＡＤｃ〜ＡＤｄの画像データを記憶でき
る容量があればよい。従って、ＲＡＭ９を、別の回路と
一緒にＬＳＩに集積することが容易である。
【０２７４】また、図１９における種々の演算処理はク
ロック２０１と非同期に行うことができるので、ＣＰＵ
８には低速のものを使うことができる。
【０２７５】また、ＣＰＵ８は、前記の演算処理や逓倍
数の設定処理のための専用のプロセッサである必要はな
く、表示装置の明るさやコントラスト等の画面調整用の
目的で設けられたマイクロプロセッサを兼用することも
可能である。
【０２７６】なお、上記第３実施例では、有効信号領域
の開始位置と終了位置とから、有効信号領域の長さ
（幅）を求めていたが、開始位置と終了位置のアドレス
を独立に求めることなく有効信号領域の長さを直接求め
るようにしてもよい。例えば、１ライン上の各画素のレ
ベル変化を順次調べてゆき、有効信号領域の開始位置か
ら画素数をカウントアップを始め、終了位置においてカ
ウントアップを停止することによって、有効信号領域の
長さを求めることも可能である。
【０２７７】上述の第３実施例によれば、特別な専用の
ハードウエアを用意することなく、水平方向のブランキ
ングと有効信号領域の画素数の合計の水平総画素数Ｎｄ
が不明な場合にも、サンプリングされた画像データを分
析することによって、水平総画素数Ｎｄを自動的に求め
ることができる。そして、この総画素数Ｎｄを用いて水
平同期信号の周波数を逓倍することによって、ビートに
よる縦線が現れないように映像をサンプリングするため
のドットクロックを生成することができる。
【０２７８】Ｄ．第４実施例：図２４は本発明の第４の
実施例における処理手順を示すフローチャートである。
第４実施例では、第３実施例と同じ図１７の映像表示装
置を利用する。まずステップＴ１０１では、ＣＰＵ８が
ＰＬＬ回路７内の分周器６４に仮逓倍数Ｎｋを設定す
る。仮逓倍数Ｎｋは、市場の代表的なパーソナルコンピ
ュータ等の機種の複数の値をあらかじめプリセットして
おき、水平同期信号と垂直同期信号の周波数や極性を判
別して、接続された機種を特定してプリセット値を読出
すことにより実施すればよい。
【０２７９】ステップＴ１０２では、ＣＰＵ８が書込タ
イミング制御回路６に指示を与えて、ラインメモリ４に
どのライン番号のデジタル映像信号１１０を書込むかを
設定する。
【０２８０】ステップＴ１０３では、ＣＰＵ８より書込
みタイミング制御回路６に書き込みアーム信号７０１を
送る。書込みタイミング制御回路６からは、デジタル映
像信号１１０がステップＴ１０２で設定したライン番号
に一致したタイミングで、書込みイネーブル信号５０２
が出力され、これに応じてラインメモリ４に１ライン分
のデータが記憶される。
【０２８１】ステップＴ１０４では、ラインメモリ４に
記憶された画像データを読出し、ハイパスフィルタをか
けて低域成分を除去することによって、画像データから
ビートの周波数成分を分離しやすくなるようにする。フ
ィルタ処理後の画像データは、ＲＡＭ９の対応するアド
レスに書込まれる。このハイパスフィルタはコンボリュ
ーション演算で実現でき、例えば（−０．２５、０．
５、−０．２５）というフィルタ係数を用いることがで
きる。このコンボリューション演算は、現在のアドレス
の画像データに係数０．５を掛け、前後のアドレスの画
像データには係数−０．２５を掛けて３つのデータの和
をとり、現在のアドレスの新たな画像データとすること
を意味する。
【０２８２】ステップＴ１０５では、ＲＡＭ９に記憶さ
れた画像データに対して以下に説明する非線形演算を実
行する。図２５は、非線形演算の内容を示す説明図であ
る。図２５（ａ）の黒丸は、アナログ映像信号１０１が
２画素ごとに白と黒に交互に変化する画像を表す信号で
ある場合に、適切な周波数とは異なる周波数のドットク
ロック２０１でサンプリングした画像データを示してい
る。図２５（ａ）の垂直方向の細線は画素の繋がりを示
し、太線は表示素子３に表示された画像において観察さ
れるビート８０１を示している。なお、図２５のデータ
レベルは、わかりやすいようにアナログに変換して示し
ている。
【０２８３】実際の画像データは、サンプリングデータ
８０２の黒丸を順次たどるような変化をしているが、表
示素子３に表示すると、ビート８０１の太線で示される
ような大きな周期の輝度分布が目立ってしまう。
【０２８４】図２５（ａ）のビート８０１の波の数は、
適切なドットクロック２０１を再生するための望ましい
逓倍数Ｎｄと、仮の逓倍数Ｎｋとの差に等しい。従っ
て、図２５（ａ）のサンプリングデータ８０２から、ビ
ート８０１の数（または周波数）を抽出したい。
【０２８５】ところが、図２５（ａ）を見ればわかるよ
うに、ビート８０１を生じさせているのは隣接した画素
位置のデータではなく、離れた画素位置にあるデータで
ある。従って、サンプリングデータ８０２に単純にロー
パスフィルタをかけると、サンプリングデータ８０２が
有している高周波成分が低減するとともに、ビート８０
１の成分も低減してしまう。
【０２８６】そこで、ステップＴ１０５では、図２５
（ａ）に示すサンプリングデータ８０２に非線形演算を
行って、図２５（ｂ）に示すような、ビートの検出をし
やすいデータを生成している。図２６は、ステップＴ１
０５の非線形演算に用いられる関数を示すグラフであ
る。図２６（ａ）は、以下の数式１２に示す関数を示し
ている。
【０２８７】
【数１２】
【０２８８】ここで、ｙは出力（演算後のデータ）、ｘ
は入力（演算前のデータ）である。数式１２による非線
形演算は、各データのレベルを２倍にするとともに、マ
イナスレベルのデータの符号をプラスに変更する処理を
意味している。なお、数式１２は、入力０の片側では入
出力関係がそれぞれ直線的であるが、全体としては直線
的ではない。この明細書において「非線形」とは、この
ように入出力関係が全体として非直線的であることを言
う。図２５（ｂ）に示す非線形演算後のデータ（黒丸で
示す）は、数式１２による非線形演算を行った結果であ
る。
【０２８９】図２５（ｂ）に示す非線形演算後のデータ
に対して、ステップＴ１０６でローパスフィルタをかけ
ることにより、図２５（ｂ）に平均値８０３として示し
たようなビート成分を取り出すことができる。このロー
パスフィルタは、前記のステップＴ１０４の場合のハイ
パスフィルタと同様に、コンボリューション演算で実現
できる。図２５（ｂ）において平均値８０３で示される
ビート成分は、図２５（ａ）におけるビート８０１の群
の数（波の数）に一致しており、周波数としてはビート
８０１の２倍となっている。
【０２９０】ステップＴ１０５における非線形演算に
は、次の数式１３および図２６（ｂ）で与えられる二次
関数を用いることもできる。
【０２９１】
【数１３】
【０２９２】図２５（ａ）に示すビート８０１の２つの
波形の一方がｘ＝ｃｏｓθで表される場合には、数式１
３の関数を用いた非線形演算後のデータは、ｙ＝２（１
＋ｃｏｓ２θ）となる。すなわち、二次関数を用いた非
線形演算後のデータｙには、ビート８０１の２倍の周波
数成分が含まれるだけであり、不要な高調波成分が現れ
ないという利点がある。
【０２９３】なお、図２５（ａ）に示すサンプリングデ
ータ８０２を変換するための非線形演算に使用される変
換関数は、所定の入力レベルを中心として出力レベルが
両側に対称で単調な種々の変換関数を用いることができ
る。数式１２および図２６（ａ）に示される第１の変換
関数と、数式１３および図２６（ｂ）に示される第２の
変換関数は、いずれのゼロレベルの両側に対称で単調な
関数である。なお、変換関数の対称の中心となる入力レ
ベルは、ゼロレベル以外のレベルにも設定することが可
能である。例えば、サンプリングデータ８０２の最大値
および最小値の平均を、変換関数の対称の中心とするこ
とも可能である。
【０２９４】この第４実施例では、後述するように、図
２５（ｂ）に示すデータを高速フーリエ変換することに
よって、ビート成分の周波数（ビート数）を求める。ビ
ート数は、アナログ映像信号１０１の水平総画素数Ｎｄ
とステップＴ１０１で設定された仮逓倍数Ｎｋとの差に
等しい。仮逓倍数Ｎｋの値は、代表的な機種についてプ
リセットしてあるので、ビート数は通常は約２０〜３０
以下の値である。高速フーリエ変換（ＦＦＴ）によって
ビート数を求める場合には、ビート数の２倍以上のデー
タを用いてＦＦＴを行えばよい。ビート数が２０〜３０
程度の場合には、ＦＦＴでの演算データの数は６４また
は１２８あれば十分である。そこで、図２４のステップ
Ｔ１０７では、図２５（ｂ）のデータをサブサンプリン
グして、データ点数を、ビート数を求めることができる
程度のデータ数に低減する。アナログ映像信号１０１を
サンプリングした際のデータ数（すなわち仮逓倍数Ｎ
ｋ）は約１０４０個である。１０４０個のデータを１
６：１の割合でサブサンプリングすれば、６５個のデー
タが得られ、また、８：１の割合でサブサンプリングす
れば、１３０個のデータが得られる。従って、この実施
例では、１６：１または８：１の割合でサブサンプリン
グを行えば、ＦＦＴでビート数を求めるために十分なデ
ータ数が得られる。なお、サブサンプリングは必ずしも
行う必要はないが、サブサンプリングを行うことによっ
て、ＦＦＴの演算時間を短縮することができる。
【０２９５】図２４のステップＴ１０８では、サブサン
プリングしたデータに対してＦＦＴ演算を行う。ここで
のＦＦＴの出力は、２の整数乗を１周期とする単位で現
れる。この実施例においては、ＦＦＴの出力は、１０２
４画素を１周期とする単位で現れるが、元のアナログ映
像信号１０１は１０４０画素を１周期としているので、
ＦＦＴ出力は１０２４／１０４０だけずれている。しか
し、このずれは、わずかなので無視できる。なお、ＶＧ
Ａ等の信号の場合には、このずれを補正すればよい。
【０２９６】ステップＴ１０９では、ＦＦＴのスペクト
ルが最大となる周波数を求める。この周波数は、ビート
数Ｎｂ（水平１ラインの総画素数Ｎｄと仮逓倍数Ｎｋと
の差）の２倍の値を示している。
【０２９７】ステップＴ１１０では、逓倍数設定手段１
８が仮逓倍数Ｎｋをビート数Ｎｂによって補正すること
により最適逓倍数を求める。そして、逓倍数設定信号７
０３をＰＬＬ回路７の分周器６４に与えることによって
最適逓倍数を設定する。ここで、「最適逓倍数」とは、
ビートのない画像データをサンプリングする望ましいド
ットクロック２０１を生成するための逓倍数を意味して
いる。
【０２９８】なお、仮逓倍数Ｎｋは、最適逓倍数に対し
てどちらにずれているかは不明である。すなわち、ステ
ップＴ１０９で求めたビート数Ｎｂを、仮逓倍数Ｎｋに
加算すべきなのか、または、減算すべきなのかは不明で
ある。そこで、例えばまず、仮逓倍数Ｎｋにビート数Ｎ
ｂを加算した逓倍数（Ｎｋ＋Ｎｂ）を分周器６４に設定
し、ステップＴ１０８、ステップＴ１０９を再度実施す
る。この逓倍数（Ｎｋ＋Ｎｂ）が最適逓倍数でなけれ
ば、始めに求めたビート数Ｎｂの２倍に相当する周波数
にＦＦＴのスペクトルのピークが現れる。この場合に
は、仮逓倍数Ｎｋからビート数Ｎｂを減算した数（Ｎｋ
−Ｎｂ）を最適逓倍数として分周器６４に設定すればよ
い。
【０２９９】このように、第４実施例では、仮逓倍数Ｎ
ｋを用いて生成されたドットクロックでサンプリングさ
れた画像データに生じているビート数（すなわちビート
の周波数）を高速フーリエ変換で求めることによって、
ビートが発生しない望ましい、画像データをサンプリン
グするための逓倍数Ｎｄを求めている。この結果、ビー
トによる縦縞の無い画像を表示素子３に表示することが
できる。
【０３００】Ｅ．第５実施例：図２７は、第５実施例の
手順を示すフローチャートである。第５実施例では、第
３実施例および第４実施例と同じ図１７の映像表示装置
を利用する。図２７のステップＴ１０１〜Ｔ１０６は、
図２４に示す第４実施例の手順と同じである。第５実施
例では、高速フーリエ変換の代わりに、ステップＴ１２
１においてコムフィルタ（くし形フィルタ）を用いた周
波数分析を行うことによってビート数を求めている。
【０３０１】図２８は、ステップＴ１２１で使用される
コムフィルタ群の等価回路を示すブロック図である。こ
のコムフィルタ群は、５つのコムフィルタを有してお
り、遅延量がＣ（ｊ）（ｊ＝０〜３）の４つの遅延回路
８２０〜８２３と、４つの加算回路８３０〜８３３とを
備えている。
【０３０２】ｊ番目のコムフィルタの遅延量Ｃ（ｊ）
は、Ｎを自然数とすると、次の数式１４で与えられる。
【０３０３】
【数１４】
【０３０４】このコムフィルタは、コンボリューション
演算で実現することができる。なお、自然数Ｎの値は、
最大の遅延量Ｃ（３）が１ライン分のサンプリングデー
タのデータ数（すなわち仮逓倍数Ｎｋ）の半分以下にな
るように設定される。第５実施例ではサンプリングデー
タのデータ数は１０４０なので、Ｎ＝６５に設定され
る。また、通過帯域のピーク周波数は、仮逓倍数Ｎｋを
遅延量Ｃ（ｊ）の２倍で除した値となる。
【０３０５】ステップＴ１２２では、各コムフィルタの
出力Ｑ（０）〜Ｑ（３）を積分し、どのコムフィルタに
出力が現れているかを検出して、ビート数Ｎｂを求め
る。なお、第５実施例では２の整数倍の通過帯域を有す
るコムフィルタを組み合わせて使用したが、他の仕様の
コムフィルタを組み合わせてもよい。ここで求めたビー
ト数Ｎｂが、最適逓倍数Ｎｄと仮逓倍数Ｎｋの差とな
る。
【０３０６】以上のように、第５実施例では、コムフィ
ルタを用いて１ライン分のサンプリングデータに含まれ
るビート数（すなわちビートの周波数）を求め、このビ
ート数Ｎｂで仮逓倍数Ｎｋを補正することによって、望
ましい逓倍数Ｎｄを決定する。この結果、第４実施例と
同様に、ビートの無い画像を表示素子３に表示すること
が可能である。
【０３０７】なお、上述した第４実施例では高速フーリ
エ変換を用いて周波数分析を行い、また、第５実施例で
はコムフィルタを用いて周波数分析を行ったが、他の種
々の周波数分析手法を用いてサンプリングデータ中のビ
ート数を決定するようにすることも可能である。
【０３０８】Ｆ．第６実施例：図２９は、第６実施例に
よるドットクロックの周波数調整を行う映像表示装置を
示すブロック図である。この映像表示装置は、図１７に
示す映像表示装置の遅延回路１０の後段に位相制御回路
２０を追加した構成を有している。
【０３０９】図３０は、位相制御回路２０の最も簡単な
一例を示すブロック図である。この位相制御回路２０
は、１つのＥＸ−ＯＲ回路１１で構成されている。ＥＸ
−ＯＲ回路１１の片側の入力には遅延回路１０から出力
されたクロック２０１が接続されており、他方の入力に
はＣＰＵ８から与えられた位相制御信号７０４が接続さ
れている。位相制御信号７０４の入力が０の場合には、
入力クロック２０１がそのまま出力クロック２０２とし
て出力される。一方、位相制御信号７０４の入力が１の
場合には、入力クロック２０１が反転して出力クロック
２０２として出力される。換言すれば、位相制御信号７
０４によって、出力クロック２０２の位相がπだけ変更
される。この出力クロック２０２が、図２９の映像表示
装置におけるドットクロックとして使用される。
【０３１０】図３１は、第６実施例における演算手段１
７と逓倍数設定手段１８による処理の手順を示すフロー
チャートである。ステップＵ１からステップＵ３は、第
４実施例（図２４）のステップＴ１０１〜Ｔ１０３と同
じである。すなわち、ステップＵ１では、分周回路６４
に仮逓倍数Ｎｋが設定される。ステップＵ２では、ライ
ンメモリ４に書き込まれるラインのライン番号が書込み
タイミング制御回路６に設定される。ステップＵ３で
は、ラインメモリ４に１ラインの画像データが記憶され
る。
【０３１１】ステップＵ４では、ラインメモリ４から画
像データＰＤ（ＡＤ）を読み出してＲＡＭ９に記憶す
る。ここで、ＡＤはラインメモリ４のアドレスである。
ＲＡＭ９は、ラインメモリ４のアドレスと１：１に対応
するアドレスを有している。ラインメモリ４に記憶され
ている画像データＰＤ（ＡＤ）は、望ましい逓倍数とは
異なる仮の逓倍数Ｎｋで得られたドットクロックを用い
てサンプリングされたデータである。従って、この画像
データＰＤ（ＡＤ）は、望ましいドットクロックを用い
てサンプリングされた望ましい画像データからは、位相
がずれたデータが存在するはずである。
【０３１２】図３２は、ラインメモリ４のアドレスＡＤ
と、画像データＰＤ（ＡＤ）の位相のずれとの関係を示
すグラフである。ここでは、アナログ映像信号１０１に
対応する真のドットクロックの１ライン当たりの総画素
数（すなわちＰＬＬ回路７に設定すべき望ましい逓倍数
Ｎｄ）は１０４０であると仮定し、また、ＰＬＬ回路７
に設定された仮逓倍数Ｎｋを１０３４と仮定する。仮逓
倍数Ｎｋと望ましい逓倍数Ｎｄとに差がある時には、望
ましいドットクロックで得られる望ましい画像データ
と、実際のドットクロック２０２で得られた画像データ
ＰＤ（ＡＤ）との相対的な位相は、図３２に示すよう
に、画像データＰＤ（ＡＤ）のアドレスＡＤに比例して
変化する。この実施例では、望ましい逓倍数Ｎｄ（＝１
０４０）と仮逓倍数Ｎｋ（＝１０３４）との差が６なの
で、望ましい画像データと実際の画像データＰＤ（Ａ
Ｄ）との相対的な位相は、１ラインで６周期分（１２
π）だけずれることになる。なお、図３２はアドレス０
における位相のずれを基準として描いている。
【０３１３】図３３（ａ）は、図３２の位相のずれを、
アドレスのずれに置き換えたグラフである。ここで、２
πの位相が、１アドレスに相当する。図３３（ａ）の縦
軸は、望ましい画像データの仮想的なアドレスと、実際
の画像データＰＤ（ＡＤ）のアドレスとの間のずれを意
味している。ラインメモリ４のアドレスＡＤが０から始
まっているとすると、０から１０３３の実際のアドレス
に、本来ならば０から１０３９のアドレスに書き込まれ
るべき画像データが書込まれている。従って、図３３
（ａ）において実線で示すように、実際のアドレスＡＤ
に比例して、アドレスの相対的なずれが０から６まで変
化する。
【０３１４】図３４は、第６実施例において処理される
種々の画像データを示す説明図である。図３４（ａ）
は、図３１のステップＵ４においてＲＡＭ９に記憶され
た画像データＰＤ（ＡＤ）のレベル変化を示している。
この画像データＰＤ（ＡＤ）は、実際のパーソナルコン
ピュータが生成した文字を表示するためのデータをサン
プリングしたものであり、ビートが生じていることがわ
かる。このビートは、望ましい逓倍数Ｎｄと仮逓倍数Ｎ
ｋとの差の数だけ生じるが、図３４（ａ）では有効信号
領域の部分だけが見えている。ブランキングまで含んだ
ビートの数を調べることによって、水平方向の総画素
数、すなわち最適逓倍数Ｎｄを決定することができる。
【０３１５】図３１のステップＵ５では、ＣＰＵ８から
位相制御回路２０に位相制御信号７０４を送り、ドット
クロック２０２の位相を反転させる。ステップＵ６では
ステップＵ３と全く同様に、ラインメモリ４に１ライン
の画像データを記憶させる。次にステップＵ７では、ス
テップＵ４と同様に、ラインメモリ４から画像データＰ
Ｅ（ＡＤ）を読み出してＲＡＭ９に記憶する。図３４
（ｂ）は、ステップＵ７でＲＡＭ９に記憶された画像デ
ータＰＥ（ＡＤ）のレベル変化を示している。
【０３１６】図３３（ｂ）には、ステップＵ７で得られ
た画像データＰＥ（ＡＤ）に関するアドレスのずれが示
されている。同じアドレスＡＤs1で比較すると、図３３
（ａ）の点２０３における画像データＰＤ（ＡＤ）は、
図３５（ｂ）のドットクロックの立ち上がりにおいて、
映像信号１０１の安定領域をサンプリングして得られた
データである。一方、図３３（ｂ）の点２０４における
画像データＰＥ（ＡＤ）は、図３５のドットクロックの
立ち上がりにおいて、映像信号１０１の過渡領域をサン
プリングして得られたデータである。図３３（ａ），
（ｂ）に示す他のアドレスＡＤs2では、上述とは逆に、
図３３（ａ）の点２０５における画像データＰＤ（Ａ
Ｄ）が映像信号１０１の過渡領域をサンプリングして得
られたデータであり、図３３（ｂ）の点２０６における
画像データＰＥ（ＡＤ）が安定領域をサンプリングして
得られたデータである。
【０３１７】図３４（ａ）に示す画像データＰＤ（Ａ
Ｄ）において、データレベルが交差しているように見え
るのは、図３３（ａ）の点２０５のように、映像信号１
０１の過渡領域をサンプリングしているので、振幅が低
下しているからである。図３４（ｂ）の画像データＰＥ
（ＡＤ）についても同様である。データレベルが交差し
ている部分は、表示素子３では縦線のようなノイズとし
て見える。
【０３１８】図３１のステップＵ８では、前記の２つの
画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の相関演算によ
り、１ライン中のビート数を求める。図３６は、ステッ
プＵ８の詳細手順を示すフローチャートである。
【０３１９】ステップＵ２１では、２つの画像データＰ
Ｄ（ＡＤ），ＰＥ（ＡＤ）をそれぞれ２値化して、２値
データＰＦ（ＡＤ），ＰＧ（ＡＤ）を生成する。この２
値化処理は、例えば画像データの最大振幅の１／２のと
ころにスレシュホールドを設け、これを越えた画像デー
タに１を割り当て、これ未満の画像データに０を割り当
てることによって実行できる。
【０３２０】ステップＵ２２では、これら２つの２値デ
ータＰＦ（ＡＤ），ＰＧ（ＡＤ）の排他的論理和（ＥＸ
−ＯＲ）をとる。すなわち、各アドレスＡＤについて、
２つの２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）が一致し
ていれば０が出力され、異なれば１が出力される。つま
り、アナログ映像信号１０１の同じ画素のデータが画像
データＰＤ（ＡＤ），ＰＥ（ＡＤ）において同じアドレ
ス位置に書込まれていれば、そのアドレスにおける排他
的論理和出力は０となる。一方、別のアドレスに書込ま
れている場合には、排他的論理和出力は１となる。但
し、後者の場合にも、アナログ映像信号の隣接画素のデ
ータが偶然に一致している時には、その排他的論理和出
力は０となる。
【０３２１】図３７は、２つの２値データＰＦ（Ａ
Ｄ），ＰＧ（ＡＤ）のレベル変化と、それらの排他的論
理和出力との関係を示す説明図である。図３７（ａ）は
前述した図３２と同じように、位相のずれとアドレスＡ
Ｄとの関係を示すグラフであるが、図３７（ａ）では位
相が０〜２πの範囲だけを示している。図３７（ｂ）は
アナログ映像信号１０１のレベル変化を示している。こ
こでは、安定領域におけるレベルが比較的高い（すなわ
ち、輝度が高い）画像の例を用いている。図３７（ｃ）
は、画像データＰＤ（ＡＤ）のサンプリングタイミング
（クロックの立ち上がり）と、この画像データＰＤ（Ａ
Ｄ）を２値化して得られた２値データＰＦ（ＡＤ）の値
とを示している。
【０３２２】図３７（ｃ），（ｄ）に示されている２つ
のドットクロック波形は、位相がπだけずれている。図
３７（ｅ）の最初の排他的論理和出力は、映像信号の異
なる画素をサンプリングして得られた２値データＰＦ
（ＡＤ），ＰＧ（ＡＤ）から得られているので、その値
は１となる。一方、図３７（ｅ）の２番目の排他的論理
和出力は、同じ画素をサンプリングして得られた２値デ
ータＰＦ（ＡＤ），ＰＧ（ＡＤ）から得られているの
で、その値は０となる。図３７（ｅ）の３番目の排他的
論理和出力も同様である。図３７（ｂ）と（ｃ）を比較
すれば解るように、映像信号１０１の位相と、ドットク
ロックの位相とは、アドレスＡＤに比例して次第にずれ
てゆく。従って、２値データＰＦ（ＡＤ），ＰＧ（Ａ
Ｄ）の相関（この例では排他的論理和出力）も、アドレ
スＡＤとともに次第に変化する。図３７（ａ）に示すよ
うな、２πの位相ずれに相当するアドレス範囲の始点と
終点では、映像信号１０１（図３７（ｂ））とドットク
ロック（図３７（ｃ），（ｄ））の相対関係が一致して
おり、一方、その間のアドレスでは両者の相対関係がア
ドレスＡＤとともに直線的に変化する。従って、図３７
（ｅ）に示す排他的論理和出力の１と０のパターンは、
映像信号のパターンによって異なるが、少なくとも画像
データＰＤ（ＡＤ）（またはＰＥ（ＡＤ））に含まれて
いるビート成分を含むように現れる。
【０３２３】なお、映像信号１０１と水平同期信号１０
２の位相関係は不定であるので、水平同期信号１０２か
ら生成されるドットクロック２０２とデジタル映像信号
１１０の相対的な位相も不定である。従って、画像デー
タＰＤ（ＡＤ），ＰＥ（ＡＤ）のアドレスのずれは、前
述した図３３（ａ），（ｂ）に破線で示したように、前
後に１だけずれることがある。
【０３２４】そこで、図３６のステップＵ２２において
は、２つの２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）の排
他的論理和を取る際に、第２の２値データＰＧ（ＡＤ）
として、第１の２値データＰＦ（ＡＤ）と同じアドレス
のデータＰＧ（ＡＤ）と、１つ前のアドレスのデータＰ
Ｇ（ＡＤ−１）と、１つ後のアドレスのデータＰＧ（Ａ
Ｄ＋１）とを使用する。すなわち、以下の数式１５に示
す３つの排他的論理和出力Ａ（ＡＤ），Ｂ（ＡＤ）Ｃ
（ＡＤ）が求められる。
【０３２５】
【数１５】
【０３２６】なお、これらの排他的論理和出力Ａ（Ａ
Ｄ），Ｂ（ＡＤ）Ｃ（ＡＤ）は、２つの画像データＰＤ
（ＡＤ），ＰＥ（ＡＤ）の相関を示すデータなので、以
下では「相関データ」とも呼ぶ。
【０３２７】図３４（ｃ）〜（ｅ）には、これらの３種
類の排他的論理和出力Ａ（ＡＤ），Ｂ（ＡＤ），Ｃ（Ａ
Ｄ）の一例が示されている。図３４（ｃ）の出力Ａ（Ａ
Ｄ）では、図３４（ａ），（ｂ）に示す画像データＰＤ
（ＡＤ）、ＰＥ（ＡＤ）のビートとは無関係なデータに
なっており、画像データＰＤ（ＡＤ）、ＰＥ（ＡＤ）が
偶然に一致したところでのみ０レベルが出力されてい
る。
【０３２８】一方、図３４（ｄ），（ｅ）に示す出力Ｂ
（ＡＤ），Ｃ（ＡＤ）では、画像データＰＤ（ＡＤ），
ＰＥ（ＡＤ）のビートに対応した位置に、０レベルにな
る部分が現れている。１レベルの部分は、０レベルと同
じ周期で出る傾向にはあるが、偶然にデータが一致する
ところがあるので必ずしも連続した部分としては現れ
ず、１レベルの部分の途中に０レベルが時々現れてい
る。
【０３２９】２つの画像データＰＤ（ＡＤ），ＰＥ（Ａ
Ｄ）に含まれるビートの数は、図３４（ｄ），（ｅ）に
示す２つの排他的論理和出力Ｂ（ＡＤ），Ｃ（ＡＤ）の
少なくとも一方を分析して、その０レベルと１レベルの
出現の周期（または回数）を求めることによって決定で
きる。特に、２つの排他的論理和出力Ｂ（ＡＤ），Ｃ
（ＡＤ）の両方を用いると、以下のように比較的簡単に
ビートの数（周波数）を検出することができる。
【０３３０】図３６のステップＵ２３では、ＣＰＵ８内
の図示しないレジスタを使用し、２つの排他的論理和出
力Ｂ（ＡＤ），Ｃ（ＡＤ）を用いたトグル操作を行った
結果をレジスタに登録する。すなわち、アドレスＡＤを
０からインクリメントしていき、２つの排他的論理和出
力Ｂ（ＡＤ），Ｃ（ＡＤ）の一方が立上がったらレジス
タをセットし、他方が立上がったらレジスタをリセット
することによって、ビートの検出を行う。
【０３３１】ところで、一般には、前述したステップＵ
２２で得られた３つの排他的論理和出力Ａ（ＡＤ）、Ｂ
（ＡＤ）、Ｃ（ＡＤ）のうちで、いずれがビートに対応
する０と１のパターンを有するかは不明である。そこ
で、トグル操作の結果を登録するためのレジスタとして
は、２つのレジスタを準備することが好ましい。図３４
（ｆ）に示す第１のレジスタ出力Ｑ１（ＡＤ）は、第１
と第２の排他的論理和出力Ａ（ＡＤ），Ｂ（ＡＤ）の立
上がりで交互に反転する。一方、図３４（ｇ）に示す第
２のレジスタ出力Ｑ２（ＡＤ）は、第２と第３の排他的
論理和出力Ｂ（ＡＤ），Ｃ（ＡＤ）の立上がりで交互に
反転する。
【０３３２】図３４（ｇ）に示すように、第２のレジス
タ出力Ｑ２（ＡＤ）にはビートに対応するパターンを有
するデータが得られている。図３６のステップＵ２４で
は、２つのレジスタＱ１出力（ＡＤ），Ｑ２（ＡＤ）の
データレベルの反転点の周期から、ビートの周期を決定
する。
【０３３３】図３８は、第２のレジスタ出力Ｑ２（Ａ
Ｄ）においてレベルが反転したアドレスを示す説明図で
ある。反転点は＃１〜＃１１の１１箇所であるが、最初
の反転点＃１は有効信号領域の始まりのために反転した
ものであり、無効な反転点であるので除外し、残りの１
０箇所の反転点の相互の距離の平均値を求める。即ち、
図３８の例では、反転点の距離の平均値は（８５３−８
７）／９＝８５．１となる。この値は、ビートの半周期
に相当する。
【０３３４】ところで、図３４（ｆ），（ｇ）の２つの
レジスタ出力Ｑ１（ＡＤ），Ｑ２（ＡＤ）のうちで、い
ずれがビートに対応したパターンを有しているか、を決
定する必要がある。図３４（ｆ），（ｇ）を観察すれば
理解できるように、レジスタ出力の波形の特徴として、
ビートの周期で変化するレベルパターンを有している場
合には、レベルの平均値が０．５に近くなる。一方、ビ
ートに無関係なパターンを有している場合には、レジス
タのセットまたはリセットのいずれかが非常に多く入る
ので、レベルの平均値は１または０に近い値となる。
【０３３５】そこで、図３６のステップＵ２５では、２
つのレジスタ出力Ｑ１（ＡＤ），Ｑ２（ＡＤ）について
レベルの平均値をそれぞれ求め、０．５に近い方のレジ
スタ出力を採用する。図３４（ｆ），（ｇ）に示す例で
は、第１のレジスタ出力Ｑ１（ＡＤ）ではレベルの平均
値が０．９１であり、第２のレジスタ出力Ｑ２（ＡＤ）
ではレベルの平均値は０．５１になる。従って、第２の
レジスタ出力Ｑ２（ＡＤ）が、ビートに対応したレベル
パターンを有しているものと決定される。そして、第２
のレジスタ出力Ｑ２（ＡＤ）の反転点の距離の平均値
（８５．１）がビートの１／２周期を示しているものと
して採用される。
【０３３６】なお、レジスタ出力Ｑ１（ＡＤ）またはＱ
２（ＡＤ）にビートの周期に対応する波形が現れている
場合にも、アドレスのずれが生じる過渡的な部分におい
て、ビートの周期の１／１０以下程度の周期でレベル反
転が生じるときがある。そのような場合を考慮して、ス
テップＵ２４で仮に反転点の間の距離の平均値を求め、
その１／５程度より短いアドレスの差分ではレジスタの
セット、リセットの動作を無効にするようなマスクを設
定し、再度ステップＵ２３、ステップＵ２４を実施すれ
ばよい。こうすることにより、ビート周期の誤検出を避
けることができる。
【０３３７】図３１のステップＵ９では最適逓倍数Ｎｄ
を演算する。この実施例では、仮逓倍数Ｎｋは１０３４
であり、ステップＵ８で求めた反転点間の距離の平均値
は、８５．１である。反転間の距離の平均値はビートの
半周期に相当するアドレスの差分である。従って、水平
総画素数に相当する１周期（すなわち水平１ライン）で
のビート数は、１０３４／（８５．１＊２）＝６．０８
となる。但し、ビート数は必ず整数となるから、求める
ビート数は６である。一般には、最適逓倍数Ｎｄは、以
下の数式１６で求められる。
【０３３８】
【数１６】
【０３３９】ここで、Ｎｂはビート数、Ｌavは反転点間
の距離の平均値である。また、ＩＮＴ［］はかっこ内を
整数化（切り捨て）する演算を示している。かっこ内の
０．５は、四捨五入の演算を行うために付加されてい
る。なお、四捨五入を行わずに、単に切り捨てによる整
数化を行っても良い。
【０３４０】望ましい逓倍数Ｎｄは、仮逓倍数Ｎｋ（＝
１０３４）をビート数Ｎｂ（＝６）で補正（加算または
減算）することによって得られる。上記の例では、望ま
しい逓倍数は１０４０または１０２８となる。ステップ
Ｕ１０では、このようにして求めた最適逓倍数ＮｄをＰ
ＬＬ回路７の分周回路６４に設定する。
【０３４１】なお、ステップＵ９では、望ましい逓倍数
Ｎｄに対して２つの値（１０２８，１０４０）が得られ
るので、まず、いずれか一方をＰＬＬ回路７に設定し
て、ステップＵ２〜ステップＵ９を再度実施する。この
時、逓倍数が不適当であれば、ビート数が２倍になるの
で、どちらが正しい値であるのかの判別は容易である。
一方の逓倍数の値が不適当な場合には、他方の逓倍数の
値をＰＬＬ回路７に設定すればよい。
【０３４２】上述したように、第６実施例によれば、位
相を反転させた２つのドットクロックでそれぞれサンプ
リングされた２つの画像データの相関演算を行うことに
よって、１ラインに含まれるビート数（ビート周期）を
得ることができる。このビート数で仮逓倍数を補正する
ことによって、映像信号１０１をサンプリングする適切
なドットクロックを得るための望ましい逓倍数Ｎｄを決
定することができる。
【０３４３】Ｇ．第７実施例：第７実施例は、図３１に
示すステップＵ１〜ステップＵ７，Ｕ９の処理内容は第
６実施例と同じであり、ステップＵ８の詳細手順が異な
るだけである。前述したように、ステップＵ８では、互
いに位相の異なる２種類のドットクロックでそれぞれサ
ンプリングされた２つの画像データＰＤ（ＡＤ），ＰＥ
（ＡＤ）の相関演算を行うことによって、ビート周期の
アドレスの数を求めている。
【０３４４】図３９は、第７実施例におけるステップＵ
８の詳細手順を示すフローチャートである。ステップＵ
３１では、２つの画像データＰＤ（ＡＤ），ＰＥ（Ａ
Ｄ）の差分の絶対値をとる。すなわち、各アドレスＡＤ
において、２つの画像データＰＤ（ＡＤ），ＰＥ（Ａ
Ｄ）の値が一致していれば０が出力され、一致していな
ければ、最大でデジタル映像信号１１０のフルスケール
の値が出力される。前述した図３３（ａ），（ｂ）を比
較すればわかるように、アドレスのずれの階段状の変化
は、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）にお
いて異なる位置に生じている（具体的には、アドレスの
ずれの１／２に相当する期間だけずれている）。また、
両者のアドレスのずれ量が一致する部分が、ビートの周
期と同じ周期で現れる。従って、２つの画像データＰＤ
（ＡＤ），ＰＥ（ＡＤ）の差分は、ビートの周期で０に
なる。
【０３４５】なお、第６実施例においても述べたよう
に、アナログ映像信号１０１と水平同期信号１０２の位
相関係は不定であるので、ドットクロック２０２とデジ
タル映像信号１１０の相対的な位相も不定である。従っ
て、画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）のアドレス
のずれは、図３３（ａ），（ｂ）に破線で示したよう
に、前後に１だけずれることがある。
【０３４６】そこで、図３９のステップＵ３１では、２
つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の差分を取
る際に、第２の画像データＰＥ（ＡＤ）として、第１の
画像データＰＤ（ＡＤ）と同じアドレスのデータＰＥ
（ＡＤ）と、１つ前のアドレスのデータＰＥ（ＡＤ−
１）と、１つ後のアドレスのデータＰＥ（ＡＤ＋１）と
を使用する。すなわち、以下の数式１７に示す３つの差
分データＦ（ＡＤ），Ｇ（ＡＤ），Ｈ（ＡＤ）が得られ
る。
【０３４７】
【数１７】
【０３４８】次にステップＵ３２ではステップＵ３１で
求めた３つの差分データＦ（ＡＤ），Ｇ（ＡＤ），Ｈ
（ＡＤ）のデータを２値化して、３つの２値データＡ’
（ＡＤ），Ｂ’（ＡＤ），Ｃ’（ＡＤ）を求める。
【０３４９】こうして得られた３つの差分データＡ’
（ＡＤ），Ｂ’（ＡＤ），Ｃ’（ＡＤ）は、第６実施例
で得られた３つの排他的論理和出力データＡ（ＡＤ），
Ｂ（ＡＤ），Ｃ（ＡＤ）と等価な相関データである。す
なわち、３つの差分データＡ’（ＡＤ），Ｂ’（Ａ
Ｄ），Ｃ’（ＡＤ）は、前述した図３４（ｃ），
（ｄ），（ｅ）に示すものとほぼ同じパターンを有して
いる。
【０３５０】図３９のステップＵ３３，Ｕ３４，Ｕ３５
は、図３６に示す第６実施例のステップＵ２３，Ｕ２
４，Ｕ２５と同じである。すなわち、２組の差分データ
｛Ａ’（ＡＤ），Ｂ’（ＡＤ）｝，｛Ｂ’（ＡＤ），
Ｃ’（ＡＤ）｝のそれぞれでトグル操作を行ない、２つ
のレジスタにその結果を記憶する。そして、レジスタ出
力Ｑ１（ＡＤ），Ｑ２（ＡＤ）のデータパターンの反転
点の距離の平均値から、ビート数Ｎｂを決定する。
【０３５１】以上の説明から解るように、第７実施例
は、ステップＵ３１において、２つの画像データＰＤ
（ＡＤ），ＰＥ（ＡＤ）の相関（すなわち差分）を取っ
た後で、相関を示すデータＦ（ＡＤ），Ｇ（ＡＤ），Ｈ
（ＡＤ）を２値化しているのに対して、前述した第６実
施例（図３６）では２つの画像データの２値化処理（ス
テップＵ２１）の後で、２つの２値データの相関を取る
演算（ステップＵ２２の排他的論理和）を行っている。
換言すれば、第６実施例と第７実施例とは、相関演算
（差分や排他的論理和などの狭義の相関演算）と、２値
化処理との順序を逆にしたものであり、ほぼ等価な相関
演算処理（２値化を含めた広義の相関演算）を実現して
いると見ることができる。この例からも解るように、２
つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の相関を取
る演算としては、上述したもの以外の種々の処理を採用
することができる。但し、上述した排他的論理和や差分
を用いた相関演算は、演算が単純なので、短時間で演算
結果を得ることができるという利点がある。
【０３５２】また、第６および第７実施例では、図３４
（ｃ），（ｄ），（ｅ）に示す３つの相関データＡ（Ａ
Ｄ），Ｂ（ＡＤ），Ｃ（ＡＤ）の２つの組合せを用いて
ビート数Ｎｂを決定していたが、３つの相関データＡ
（ＡＤ），Ｂ（ＡＤ），Ｃ（ＡＤ）のうちの少なくとも
１つを用いてビート数Ｎｂを決定することも可能であ
る。
【０３５３】例えば、まず、第１の相関データＡ（Ａ
Ｄ）を１ライン分の２値画像データと見なして、１レベ
ルの画素を所定の幅（例えば１０画素）だけ太らせ処理
した後に、同じ幅で細らせ処理を行うことによって、細
かなレベル変動を消去することができる。こうして得ら
れた相関データに基づいて、前述した図３６のステップ
Ｕ２４と同様にレベルの反転点間の平均距離を求めるこ
とによって、ビート数Ｎｂを決定することができる。第
２および第３の相関データＢ（ＡＤ），Ｃ（ＡＤ）につ
いても、同様にしてビート数Ｎｂを求めることができ
る。この時、第１の相関データＡ（ＡＤ）から確からし
いビート数Ｎｂが得られる場合（例えば、太らせ処理お
よび細らせ処理後の相関データの平均値が約０．５であ
る場合）には、第２と第３の相関データＢ（ＡＤ），Ｃ
（ＡＤ）についての処理を省略することができる。
【０３５４】ビート数Ｎｂを求める他の方法では、ま
ず、第１の相関データＡ（ＡＤ）において、所定の間隔
（例えば１０画素）以下のレベル変動を無視することに
よって、この所定の間隔以上のレベル変動のみを抽出す
る。この処理は、広義のフィルタリング処理の一種であ
る。こうして得られた相関データに基づいて、前述した
図３６のステップＵ２４と同様にレベルの反転点間の平
均距離を求めることによっても、ビート数Ｎｂを決定す
ることができる。
【０３５５】上述した第６および第７実施例によれば、
１ラインの総画素数（即ち水平方向のブランキングと表
示領域の画素数の合計の水平総画素数）が不明でも、画
像データを処理することによって最適逓倍数を自動的に
決定し、この最適逓倍数を用いて望ましいドットクロッ
クを生成することができる。このドットクロックを用い
てアナログ映像信号１０１をサンプリングすれば、ビー
トによる縦線が現れたり情報が欠落したりすることのな
い画像を表示することができる。
【０３５６】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
【０３５７】（１）上記実施例において、ハードウェア
によって実現されていた構成の一部をソフトウェアに置
き換えるようにしてもよく、逆に、ソフトウェアによっ
て実現されていた構成の一部をハードウェアに置き換え
るようにしてもよい。
【０３５８】（２）この発明は、映像信号１０１に応じ
て表示素子３に映像を表示する際に使用されるドットク
ロックの調整に限らず、一般に、映像信号のためのドッ
トクロック信号の調整を行う種々の場合に適用すること
ができる。例えば、映像信号をメモリに記憶する際に使
用されるドットクロック信号の調整にも適用することが
でき、また、映像信号に応じて映像をプリンタに出力す
る際に使用されるドットクロック信号の調整にも適用す
ることができる。
【０３５９】（３）第１実施例および第２実施例で説明
したドットクロックの位相調整処理と、第３実施例ない
し第７実施例で説明したドットクロックの周波数調整処
理は、それぞれ別個に実行することもでき、また、組み
合わせて実行することもできる。位相調整処理と周波数
調整処理とを組合せる場合には、まず、周波数調整処理
を行って望ましい周波数を有するドットクロックを生成
し、その後、位相調整処理を行うことが好ましい。こう
すれば、ドットクロックでサンプリングされた画像デー
タに基づいて、ドットクロックの適切な周波数と位相と
をそれぞれ自動的に設定することができる。
【０３６０】（４）なお、ドットクロックの望ましい位
相は、装置の環境（温度等）に依存する。特に、装置の
起動時には装置環境が変化しやすいので、ドットクロッ
クの望ましい位相もこれに応じて変化する。従って、装
置の起動後の一定時間（例えば３０分間）は、位相調整
処理を一定時間（例えば１０分間）毎に自動的に行うよ
うにしてもよい。こうすれば、装置環境の変化に応じて
ドットクロックの位相を自動的に再調整することができ
る。
【図面の簡単な説明】
【図１】第１実施例による映像表示装置を示すブロック
図。
【図２】第１実施例に使用されるＰＬＬ回路７の構成を
示すブロック図。
【図３】遅延回路１０の構成を示すブロック図。
【図４】第１実施例における位相決定手段と遅延量設定
手段１６の処理の手順を示すフローチャート。
【図５】数式１で与えられる位相関係指標Ｖ1 を算出す
る手順を示すフローチャート。
【図６】図５のステップＳ３２からステップＳ３４まで
の処理をハードウエアで等価的に実現する回路を示すブ
ロック図。
【図７】図６の回路の周波数特性を示すグラフ。
【図８】ステップＳ３において位相関係指標Ｖ１を求め
る処理を実際の波形に即して示すタイミングチャート。
【図９】ステップＳ３において位相関係指標Ｖ１を求め
る処理を実際の波形に即して示すタイミングチャート。
【図１０】ドットクロック２０１の位相と位相関係指標
Ｖ１（またはＶ２）との関係を示すグラフ。
【図１１】ドットクロック２０１の遅延時間φを変化さ
せながら位相関係指標Ｖ1 を演算した結果の一例を示す
グラフ。
【図１２】本発明の第２の実施例による映像表示装置の
構成を示すブロック図。
【図１３】第２実施例に使用されるＰＬＬ回路７ａの構
成を示すブロック図。
【図１４】第２実施例において最適位相を決定する方法
を示す説明図。
【図１５】第２実施例における位相決定手段１５と遅延
量設定手段１６の処理手順を示すフローチャート。
【図１６】１ライン上の４０個のブロック＃１〜＃４０
について得られた位相関係指標Ｖ3 の一例を示すグラ
フ。
【図１７】本発明の第３の実施例による映像表示装置の
構成を示すブロック図。
【図１８】第３実施例においてＰＬＬ回路７の逓倍数Ｎ
ｄを求める処理内容を示す説明図。
【図１９】第３実施例における処理の手順を示すフロー
チャート。
【図２０】図１９のステップＴ３〜Ｔ６の処理の内容を
示す説明図。
【図２１】図１９のステップＴ３〜Ｔ６の処理の手順の
詳細を示すフローチャートである。
【図２２】図１９のステップＴ７の詳細手順を示すフロ
ーチャートである。
【図２３】図１９のステップＴ８の詳細手順を示すフロ
ーチャートである。
【図２４】本発明の第４の実施例における処理手順を示
すフローチャート。
【図２５】第４実施例における非線形演算の内容を示す
説明図。
【図２６】非線形演算に用いられる関数を示すグラフ。
【図２７】本発明の第５の実施例における処理手順を示
すフローチャート。
【図２８】第５実施例で使用されるコムフィルタ群の等
価回路を示すブロック図。
【図２９】本発明の第６実施例による映像表示装置の構
成を示すブロック図。
【図３０】位相制御回路２０の最も簡単な一例を示すブ
ロック図。
【図３１】第６実施例の処理手順を示すフローチャー
ト。
【図３２】ラインメモリ４のアドレスＡＤと、画像デー
タＰＤ（ＡＤ）の位相のずれとの関係を示すグラフ。
【図３３】ラインメモリ４のアドレスＡＤと、画像デー
タＰＤ（ＡＤ）およびＰＥ（ＡＤ）のアドレスのずれと
の関係を示すグラフ。
【図３４】第６実施例において処理される種々の画像デ
ータを示す説明図。
【図３５】第６実施例における映像信号とドットクロッ
クの位相の関係を示す説明図。
【図３６】ステップＵ８の詳細手順を示すフローチャー
ト。
【図３７】第６実施例における２つの２値データＰＦ
（ＡＤ），ＰＧ（ＡＤ）のレベル変化と、それらの排他
的論理和出力との関係を示す説明図。
【図３８】第６実施例の第２のレジスタＱ２（ＡＤ）の
データにおいて、データレベルが反転したアドレスを示
す説明図。
【図３９】第７実施例におけるステップＵ８の詳細手順
を示すフローチャート。
【図４０】従来の映像信号表示装置の例を示すブロック
図。
【図４１】映像信号１０１とドットクロック２０１の関
係を示すタイミングチャート。
【図４２】水平同期信号１０２と参照クロック２００と
ドットクロック２０１との関係を示すタイミングチャー
ト。
【図４３】映像信号１０１のタイミングを２次元的に表
わした説明図。
【図４４】映像信号１０１とドットクロック２０１およ
びデジタル映像信号１１０の関係を示すタイミングチャ
ート。
【符号の説明】
１…Ａ／Ｄコンバータ ２…駆動回路 ３…表示素子 ４…ラインメモリ ５…表示タイミング制御回路 ６…書込タイミング制御回路 ７…ＰＬＬ回路 ８…ＣＰＵ ９…ＲＡＭ １０…遅延回路 １１…ＯＲ回路 １２…メインメモリ １４…不揮発性メモリ １５…位相決定手段 １６…遅延量設定手段 １７…演算手段 １８…逓倍数設定手段 ２０…位相制御回路 ３１…ゲート素子 ３２…マルチプレクサ ６１…位相周波数比較回路 ６２…ローパスフィルタ ６３…ＶＣＯ ６４…分周器 ６５…加算回路 １０１…アナログ映像信号 １０２…水平同期信号 １０３…垂直同期信号 １０５…遅延制御信号 １０６…加算信号 １１０…デジタル映像信号 ２００…参照クロック信号 ２０１…ドットクロック（サンプリングクロック） ２０２…ドットクロック（サンプリングクロック） ３０１…有効信号領域 ３０２…ブランキング領域 ４０１…遅延素子 ４０２…加算器 ４０３…乗算器 ５０２…書込みイネーブル信号 ７０１…書込みアーム信号 ７０３…逓倍数設定信号 ７０４…位相制御信号 ８２０〜８２４…遅延回路 ８３０〜８３４…加算回路

Claims (69)

    【特許請求の範囲】
  1. 【請求項１】 映像信号のためのドットクロック信号の
    位相を調整する方法であって、（ａ）前記映像信号との
    位相関係が互いに異なるものと考え得る複数組のドット
    クロック信号に従って前記映像信号をサンプリングする
    ことによって、複数組の画像データを取得する工程と、
    （ｂ）各組の画像データに関して所定の演算をそれぞれ
    行うことによって、前記位相関係を示す位相関係指標を
    前記各組の画像データに関して算出するとともに、前記
    複数組の画像データに関する前記位相関係指標に基づい
    て、前記ドットクロック信号に適用すべき望ましい位相
    を決定する工程と、（ｃ）前記望ましい位相を有するよ
    うに前記ドットクロック信号の遅延量を設定する工程
    と、を備えることを特徴とするドットクロック調整方
    法。
  2. 【請求項２】 請求項１記載のドットクロック調整方法
    であって、 前記工程（ａ）は、 互いに異なる複数の遅延量を与えて複数のドットクロッ
    ク信号を生成し、各ドットクロック信号に応じて前記映
    像信号をサンプリングすることによって、画面の同一位
    置における画像をそれぞれ表す前記複数組の画像データ
    を取得する工程を備え、 前記工程（ｂ）は、（１）前記複数組の画像データの鮮
    鋭度を表す関数の値を、前記複数の遅延量に対する前記
    位相関係指標としてそれぞれ求める工程と、（２）前記
    複数の遅延量に対する前記関数値の極値を決定する工程
    と、（３）前記複数の遅延量の中で、前記関数値の極値
    に関連づけられた遅延量を、前記望ましい位相を得るた
    めの遅延量として選択する工程と、を備えるドットクロ
    ック調整方法。
  3. 【請求項３】 請求項２記載のドットクロック調整方法
    であって、 前記複数の遅延量の範囲は、少なくとも２πの位相に相
    当する範囲である、ドットクロック調整方法。
  4. 【請求項４】 請求項２または請求項３記載のドットク
    ロック調整方法であって、 前記複数の遅延量は相互に一定の差分を有する、ドット
    クロック調整方法。
  5. 【請求項５】 請求項２ないし請求項４のいずれかに記
    載のドットクロック調整方法であって、 前記遅延量を順次変更する度に、前記工程（１）と前記
    工程（２）とを実行し、前記関数値の極値が得られた時
    点で前記工程（ａ）ないし（ｃ）の処理を終了する、ド
    ットクロック調整方法。
  6. 【請求項６】 請求項１記載のドットクロック調整方法
    であって、 前記工程（ａ）は、 前記映像信号の水平同期信号の周波数を逓倍することに
    よってドットクロック信号を生成する際に用いられる適
    切な第２の逓倍数とは異なる第１の逓倍数を用いて前記
    水平同期信号の周波数を逓倍することによって、前記複
    数組のドットクロック信号と考え得る複数の信号位相を
    有する第１のドットクロック信号を生成する工程と、 前記第１のドットクロック信号に応じて前記映像信号を
    サンプリングすることによって、画面の同一ライン上の
    第１の画像データを取得する工程と、を備え、 前記工程（ｂ）は、 前記第１の画像データを、第１の複数組の画像データブ
    ロックに分割する工程と、 前記第１の複数組の画像データブロックの鮮鋭度を表す
    関数の値を、前記第１の複数組の画像データブロックに
    対する前記位相関係指標としてそれぞれ求める工程と、 前記第１の複数組の画像データブロックに対する前記関
    数値の極値を決定する工程と、 前記関数値の極値に関連づけられた関連画像データブロ
    ックに相当する遅延量を、前記望ましい位相を得るため
    の遅延量として選択する工程と、を備えるドットクロッ
    ク調整方法。
  7. 【請求項７】 請求項６記載のドットクロック調整方法
    であって、 前記関数値の極値に関連づけられた画像データブロック
    に相当する遅延量は、前記第１と第２の逓倍数の差分
    と、前記第１の複数組の画像データブロック中における
    前記関連画像データブロックの位置とに基づいて決定さ
    れる、ドットクロック調整方法。
  8. 【請求項８】 請求項６または請求項７記載のドットク
    ロック調整方法であって、 前記工程（ｃ）は、所定の最小遅延差の単位で前記ドッ
    トクロック信号の遅延量を調整することが可能であり、 前記工程（ｂ）は、１ライン全体に渡る画像データを前
    記第１の複数組の画像データブロックに分割し、前記分
    割における分割数は、前記第１と第２の逓倍数の差分
    を、前記第１のドットクロック信号の周波数と前記最小
    遅延差との積で除した値の整数倍に等しく設定される、
    ドットクロック調整方法。
  9. 【請求項９】 請求項６ないし請求項８のいずれかに記
    載のドットクロック調整方法であって、 前記第１と第２の逓倍数の差分は＋２または−２であ
    る、ドットクロック調整方法。
  10. 【請求項１０】 請求項６ないし請求項９のいずれかに
    記載のドットクロック調整方法であって、 前記工程（ａ）は、さらに、 前記映像信号の水平同期信号の周波数を前記第２の逓倍
    数で逓倍することによって第２のドットクロック信号を
    生成する工程と、 前記第２のドットクロック信号に応じて前記映像信号を
    サンプリングすることによって、前記画面の同一ライン
    上の第２の画像データを取得する工程と、を備え、 前記工程（ｂ）は、さらに、 前記第２の画像データを、前記第１の画像データの前記
    分割と同様に、第２の複数組の画像データブロックに分
    割する工程と、 前記第２の複数組の画像データブロックの鮮鋭度をそれ
    ぞれ表す関数の値を求める工程と、 前記第１の複数組の画像データブロックに関する前記関
    数値を、前記第２の複数組の画像データブロックに関す
    る前記関数値によってブロック毎にそれぞれ除算するこ
    とによって、前記除算で得られた値を前記第１の複数組
    の画像データブロックに対する前記位相関係指標として
    それぞれ求める工程と、を備えるドットクロック調整方
    法。
  11. 【請求項１１】 請求項１０記載のドットクロック調整
    方法であって、 前記工程（ｂ）は、さらに、 前記第１の複数組の画像データブロックの中に前記関数
    値が所定の閾値未満である画像データブロックが存在す
    る場合には、前記除算の前に、前記関数値が前記所定の
    閾値未満である画像データブロックの位置に関して、前
    記第１と第２の複数組の画像データブロックに対する前
    記関数値にそれぞれ補間演算を実行する工程、を備える
    ドットクロック調整方法。
  12. 【請求項１２】 請求項２ないし請求項１１のいずれか
    に記載のドットクロック調整方法であって、 前記関数は、隣接する画素位置における画像データ値の
    差分の２乗の和に対して一義的かつ単調な関数である、
    ドットクロック調整方法。
  13. 【請求項１３】 請求項１２記載のドットクロック調整
    方法であって、 前記関数は、隣接する画素位置における画像データ値の
    差分の絶対値の和である、ドットクロック調整方法。
  14. 【請求項１４】 請求項２ないし請求項１１のいずれか
    に記載のドットクロック調整方法であって、 前記関数は、前記画像データの統計的な分散に対して一
    義的かつ単調な関数である、ドットクロック調整方法。
  15. 【請求項１５】 請求項２ないし請求項１４のいずれか
    に記載のドットクロック調整方法であって、 前記極値を決定する工程は、 前記関数値の一次元配列に関してローパスフィルタによ
    るフィルタリング処理を適用する工程と、 前記フィルタリング処理で得られた処理済み関数値の一
    次元配列から、前記極値を求める工程と、を備える、ド
    ットクロック調整方法。
  16. 【請求項１６】 映像信号のためのドットクロック信号
    の位相を調整する装置であって、 前記映像信号との位相関係が互いに異なるものと考え得
    る複数組のドットクロック信号に従って前記映像信号を
    サンプリングすることによって、複数組の画像データを
    取得するサンプリング手段と、 各組の画像データに関して所定の演算をそれぞれ行うこ
    とによって、前記位相関係を示す位相関係指標を前記各
    組の画像データに関して算出するとともに、前記複数組
    の画像データに関する前記位相関係指標に基づいて、前
    記ドットクロック信号に適用すべき望ましい位相を決定
    する位相決定手段と、 前記望ましい位相を有するように前記ドットクロック信
    号の遅延量を設定する遅延量設定手段と、を備えること
    を特徴とするドットクロック調整装置。
  17. 【請求項１７】 映像信号のためのドットクロック信号
    の周波数を調整する方法であって、（ａ）前記映像信号
    の水平同期信号の周波数を第１の逓倍数で逓倍すること
    によって第１のドットクロック信号を生成する工程と、
    （ｂ）前記第１のドットクロック信号に従って前記映像
    信号をサンプリングすることによって画像データを取得
    する工程と、（ｃ）前記画像データを分析することによ
    って、前記画像データの１ライン上の有効信号領域の長
    さの第１の値を求める工程と、（ｄ）前記有効信号領域
    の長さの前記第１の値と、前記有効信号領域の長さの既
    知の第２の値とを用いた演算によって、望ましい第２の
    逓倍数を求める工程と、（ｅ）前記水平同期信号の周波
    数を前記第２の逓倍数で逓倍することによって、望まし
    い第２のドットクロック信号を生成する工程と、を備え
    ることを特徴とするドットクロック調整方法。
  18. 【請求項１８】 請求項１７記載のドットクロック調整
    方法であって、 前記工程（ｃ）は、 前記有効信号領域の開始位置と終了位置とをそれぞれ求
    める工程と、 前記終了位置と開始位置との差分から前記有効信号領域
    の長さの前記第１の値を求める工程と、を備えるドット
    クロック調整方法。
  19. 【請求項１９】 請求項１８記載のドットクロック調整
    方法であって、 前記開始位置と終了位置とを求める工程は、 前記画像データのレベル変化の大きな変化点を前記開始
    位置および終了位置として決定する工程を備える、ドッ
    トクロック調整方法。
  20. 【請求項２０】 請求項１９記載のドットクロック調整
    方法であって、 前記変化点から開始位置と終了位置とを求める工程は、 前記画像データの１ライン上の隣接画素における画像デ
    ータ値の差分が所定の閾値を越える点を、前記変化点と
    して選択する工程を備える、ドットクロック調整方法。
  21. 【請求項２１】 請求項１８ないし請求項２０のいずれ
    かに記載のドットクロック調整方法であって、 さらに、 前記第１のドットクロック信号を用いて得られた前記画
    像データの前記有効信号領域の前記開始位置から、前記
    第２のドットクロック信号を用いて得られる画像データ
    の有効信号領域の開始位置を求める工程を備える、ドッ
    トクロック調整方法。
  22. 【請求項２２】 請求項１７ないし請求項２１のいずれ
    かに記載のドットクロック調整方法であって、 前記工程（ｄ）の演算は、 前記第１の逓倍数に、前記有効信号領域の長さの前記第
    ２の値と前記第１の値との比を乗ずる乗算を含む、ドッ
    トクロック調整方法。
  23. 【請求項２３】 請求項２２記載のドットクロック調整
    方法であって、 前記工程（ｄ）の演算は、さらに、 前記乗算の結果を丸める演算を含む、ドットクロック調
    整方法。
  24. 【請求項２４】 請求項１７ないし請求項２３のいずれ
    かに記載のドットクロック調整方法であって、 前記工程（ｃ）は、複数ライン分の前記画像データに関
    して同番目のデータ毎に最大値を求め、前記最大値で構
    成される画像データを前記分析の対象とする工程を含
    む、ドットクロック調整方法。
  25. 【請求項２５】 請求項１７ないし請求項２４のいずれ
    かに記載のドットクロック調整方法であって、 前記工程（ｂ）は、前記有効信号領域の開始位置および
    終了位置を含み、かつ、１ライン上の全部は含まない範
    囲について前記画像データを取得する、ドットクロック
    調整方法。
  26. 【請求項２６】 映像信号のためのドットクロック信号
    の周波数を調整する装置であって、 前記映像信号の水平同期信号の周波数を第１の逓倍数で
    逓倍することによって第１のドットクロックを生成する
    ドットクロック生成手段と、 前記第１のドットクロック信号に従って前記映像信号を
    サンプリングすることによって画像データを取得するサ
    ンプリング手段と、 前記画像データを分析することによって、前記画像デー
    タの１ライン上の有効信号領域の長さの第１の値を求め
    る第１の演算手段と、 前記有効信号領域の長さの前記第１の値と、前記有効信
    号領域の長さの既知の第２の値とを用いた演算によっ
    て、望ましい第２の逓倍数を求める第２の演算手段と、 前記ドットクロック生成手段に前記第２の逓倍数を設定
    し、これによって、前記水平同期信号の周波数を前記第
    ２の逓倍数で逓倍して望ましい第２のドットクロック信
    号を生成させる逓倍数設定手段と、を備えることを特徴
    とするドットクロック調整装置。
  27. 【請求項２７】 映像信号のためのドットクロック信号
    の周波数を調整する方法であって、（ａ）前記映像信号
    の水平同期信号の周波数を第１の逓倍数で逓倍すること
    によって第１のドットクロックを生成する工程と、
    （ｂ）前記第１のドットクロック信号に従って前記映像
    信号をサンプリングすることによって画像データを取得
    する工程と、（ｃ）前記画像データの１ラインにわたる
    ビート数を求める工程と、（ｄ）前記第１の逓倍数を前
    記ビート数で補正することによって、望ましい第２の逓
    倍数を求める工程と、（ｅ）前記水平同期信号の周波数
    を前記第２の逓倍数で逓倍することによって、ビートの
    ない画像データをサンプリングし得る第２のドットクロ
    ック信号を生成する工程と、を備えることを特徴とする
    ドットクロック調整方法。
  28. 【請求項２８】 請求項２７記載のドットクロック調整
    方法であって、 前記工程（ｃ）は、 （ｉ）前記画像データを変換するための変換関数であっ
    て、出力レベルが所定の入力レベルを中心として両側に
    対称で単調な変換関数を用いて、前記画像データを変換
    後画像データに変換する工程と、 （ｉｉ）前記変換後画像データから前記ビート数を求め
    る工程と、を備えるドットクロック調整方法。
  29. 【請求項２９】 請求項２８記載のドットクロック調整
    方法であって、 前記変換関数は、前記所定の入力レベルの両側でそれぞ
    れ非線形な関数である、ドットクロック調整方法。
  30. 【請求項３０】 請求項２９記載のドットクロック調整
    方法であって、 前記変換関数は二次関数である、ドットクロック調整方
    法。
  31. 【請求項３１】 請求項２８ないし請求項３０のいずれ
    かに記載のドットクロック調整方法であって、 前記工程（ｉ）は、前記変換関数による前記変換の前
    に、ハイパスフィルタを用いたフィルタリング処理を行
    う工程を含み、 前記工程（ｉｉ）は、前記ビート数を求める前に、前記
    変換画像データにローパスフィルタを用いたフィルタリ
    ング処理を行う工程を含む、ドットクロック調整方法。
  32. 【請求項３２】 請求項２８ないし請求項３１のいずれ
    かに記載のドットクロック調整方法であって、 前記工程（ｉｉ）は、前記変換後画像データを周波数分
    析することによって前記ビート数を求める工程を備え
    る、ドットクロック調整方法。
  33. 【請求項３３】 請求項３２記載のドットクロック調整
    方法であって、 前記周波数分析は、前記変換後画像データの高速フーリ
    エ変換を行うことによって、前記ビートの周波数を求め
    る工程を含む、ドットクロック調整方法。
  34. 【請求項３４】 請求項３２記載のドットクロック調整
    方法であって、 前記周波数分析は、前記変換後画像データを複数のコム
    フィルタでフィルタリングし、前記複数のコムフィルタ
    を通過する周波数から前記ビートの周波数を求める工程
    を含む、ドットクロック調整方法。
  35. 【請求項３５】 請求項２７記載のドットクロック調整
    方法であって、 前記工程（ｂ）は、 互いに異なる第１と第２の位相をそれぞれ有する２種類
    の前記第１のドットクロック信号を用いて第１と第２の
    画像データをそれぞれ取得する工程を備え、 前記工程（ｃ）は、 前記第１と第２の画像データの相関演算を行うことによ
    って、前記ビート数を求める工程を備える、ドットクロ
    ック調整方法。
  36. 【請求項３６】 請求項３５記載のドットクロック調整
    方法であって、 前記第１と第２の位相の差は、前記第１のドットクロッ
    ク信号の１周期の約１／２である、ドットクロック調整
    方法。
  37. 【請求項３７】 請求項３５または請求項３６記載のド
    ットクロック調整方法であって、 前記相関演算を行う工程は、 （ｉ）前記第１と第２の画像データの差が比較的大きな
    画素位置に対して第１の値を割り当てるとともに、前記
    第１と第２の画像データの差が比較的小さな画素位置に
    対して第２の値を割り当てることによって、前記第１と
    第２の値で構成される２値データを生成する工程と、 （ｉｉ）前記２値データを処理することによって前記ビ
    ート数を求める工程と、を備えるドットクロック調整方
    法。
  38. 【請求項３８】 請求項３７記載のドットクロック調整
    方法であって、 前記工程（ｉ）は、 前記第２の画像データの画素位置を１画素前にシフトさ
    せて得られる、前シフトされた第２の画像データと、前
    記第１の画像データとの差が比較的大きな画素位置に対
    して、前記第１の値が割り当てられるとともに、前記前
    シフトされた第２の画像データと、前記第１の画像デー
    タとの差が比較的小さな画素位置に対して、前記第２の
    値が割り当てられた第１の２値データと、 シフトされない第２の画像データと前記第１の画像デー
    タとの差が比較的大きな画素位置に対して、前記第１の
    値が割り当てられるとともに、シフトされない第２の画
    像データと前記第１の画像データとの差が比較的小さな
    画素位置に対して、前記第２の値が割り当てられた第２
    の２値データと、 前記第２の画像データの画素位置を１画素後にシフトさ
    せて得られる後シフトされた第２の画像データと、前記
    第１の画像データとの差が比較的大きな画素位置に対し
    て、前記第１の値が割り当てられるとともに、前記後シ
    フトされた第２の画像データと、前記第１の画像データ
    との差が比較的小さな画素位置に対して、前記第２の値
    が割り当てられた第３の２値データと、を含む３つの２
    値データの少なくとも一つを生成する工程を含み、 前記工程（ｉｉ）は、前記第１ないし第３の２値データ
    の少なくとも一つを用いて前記ビート数を求める工程を
    含む、ドットクロック調整方法。
  39. 【請求項３９】 請求項３８記載のドットクロック調整
    方法であって、 前記工程（ｉｉ）は、 前記第１と第２の２値データで構成される第１組の２値
    データ対と、前記第２と第３の２値データで構成される
    第２組の２値データ対のそれぞれに関して、各２値デー
    タ対の一方の立ち上がりと各２値データ対の他方の立ち
    上がりとを用いたトグル操作を行うことによって、２つ
    のトグルされた２値データを作成する工程と、 前記２つのトグルされた２値データのうちから平均値が
    ０．５に近い方の２値データを選択する工程と、 前記選択された２値データの１ライン分に含まれるパル
    ス数を測定することによって前記ビート数を求める工程
    と、を備えるドットクロック調整方法。
  40. 【請求項４０】 請求項３９記載のドットクロック調整
    方法であって、 前記パルス数を測定する工程は、 前記トグルされた２値データについてデータの変化点間
    の平均距離を求め、前記平均距離から前記パルス数を求
    める工程を含む、ドットクロック調整方法。
  41. 【請求項４１】 請求項３９記載のドットクロック調整
    方法であって、 前記パルス数を測定する工程は、 前記選択された２値データの立ち上がりと立ち下がりの
    間隔が一定値未満である間隔を削除することによって、
    修正２値データを求める工程と、 前記修正２値データの１ライン分に含まれるパルス数を
    測定することによって前記ビートの数を求める工程と、
    を備えるドットクロック調整方法。
  42. 【請求項４２】 請求項３８記載のドットクロック調整
    方法であって、 前記工程（ｉｉ）は、 前記３つの２値データの少なくとも１つを選択するとと
    もに、選択された２値データの立ち上がりと立ち下がり
    の間隔が一定値未満である間隔を削除することによっ
    て、修正２値データを求める工程と、 前記修正２値データのうちで平均値が０．５に近い少な
    くとも１つの２値データを選択する工程と、 選択された修正２値データの１ライン分に含まれるパル
    ス数を測定することによって前記ビートの数を求める工
    程と、を備えるドットクロック調整方法。
  43. 【請求項４３】 請求項４１記載のドットクロック調整
    方法であって、 前記修正２値データを求める工程は、 前記選択された２値データの１ライン分に対して、前記
    第１と第２の値の一方の値に関して所定の幅で一次元の
    太らせ処理を行う工程と、 前記太らせ処理された２値データに対して、前記第１と
    第２の値の一方の値に関して前記所定の幅で一次元の細
    らせ処理を行う工程と、を備えるドットクロック調整方
    法。
  44. 【請求項４４】 請求項４１または請求項４３記載のド
    ットクロック調整方法であって、 前記パルス数を測定する工程は、 前記修正された２値データについてデータの変化点間の
    平均距離を求め、前記平均距離から前記パルス数を求め
    る工程を含む、ドットクロック調整方法。
  45. 【請求項４５】 請求項３７ないし請求項４４記載のド
    ットクロック調整方法であって、 前記２値データを作成する演算は、 前記２値データの作成に用いられる２つの画像データを
    ２値化し、２値化された前記２つの画像データの排他的
    論理和を取る演算である、ドットクロック調整方法。
  46. 【請求項４６】 請求項３７ないし請求項４４記載のド
    ットクロック調整方法であって、 前記２値データを求める演算は、 前記２値データの作成に用いられる２つの画像データの
    差分を求め、前記差分を所定の閾値で２値化する演算で
    ある、ドットクロック調整方法。
  47. 【請求項４７】 映像信号のためのドットクロック信号
    の周波数を調整する装置であって、 前記映像信号の水平同期信号の周波数を第１の逓倍数で
    逓倍することによって第１のドットクロックを生成する
    ドットクロック生成手段と、 前記第１のドットクロック信号に従って前記映像信号を
    サンプリングすることによって画像データを取得するサ
    ンプリング手段と、 前記画像データの１ラインにわたるビート数を求める第
    １の演算手段と、 前記第１の逓倍数に前記ビート数を補正することによっ
    て、望ましい第２の逓倍数を求める第２の演算手段と、 前記ドットクロック生成手段に前記第２の逓倍数を設定
    することによって、前記ドットクロック生成手段に、前
    記水平同期信号の周波数を前記第２の逓倍数で逓倍さ
    せ、これによって、ビートのない画像データをサンプリ
    ングし得る第２のドットクロック信号を生成させる逓倍
    数設定手段と、を備えることを特徴とするドットクロッ
    ク調整装置。
  48. 【請求項４８】 映像信号を標本化するサンプリング回
    路に与えるためのドットクロック信号を再生するドット
    クロック再生回路であって、 前記映像信号の水平同期信号の周波数を所定の逓倍数で
    逓倍して参照クロック信号を生成するＰＬＬ回路と、 前記参照クロック信号を所定の時間遅延することによっ
    て、前記ドットクロック信号を生成する遅延回路と、 前記サンプリング回路から出力される少なくとも１ライ
    ン分の画像データを記憶する記憶手段と、 前記記憶手段における前記画像データの書込みを制御す
    るとともに、前記記憶手段に記憶されたデータを読み出
    して所定の演算を実行し、該演算結果に基づき、前記映
    像信号と前記ドットクロック信号との間の位相関係が望
    ましいものになるように前記遅延回路の遅延時間を設定
    する遅延時間設定手段と、を備えたことを特徴とするド
    ットクロック再生回路。
  49. 【請求項４９】 請求項４８記載のドットクロック再生
    回路において、 前記遅延時間設定手段は、１ライン分の画像データを前
    記記憶手段に記憶した後に読み出して前記演算を実行す
    ることを前記遅延回路の遅延時間を変えるごとに繰り返
    し、得られた前記演算結果から前記ドットクロックに最
    適位相を与える遅延時間を決定する、ドットクロック再
    生回路。
  50. 【請求項５０】 請求項４８記載のドットクロック再生
    回路であって、さらに、 前記逓倍数を所定の値だけ増減してオフセットを与える
    加算手段を備え、 前記遅延時間設定手段は、増減された逓倍数に関してそ
    れぞれ前記演算を実行する、ドットクロック再生回路。
  51. 【請求項５１】 請求項５０記載のドットクロック再生
    回路であって、 前記遅延時間設定手段は、 前記加算手段を用いて前記ＰＬＬ回路に第１の逓倍数を
    設定して前記記憶手段に書き込んだ後に読み出した第１
    の画像データと、前記ＰＬＬ回路に第２の逓倍数を設定
    して前記記憶手段に書き込んだ後に読み出した第２の画
    像データとを用いて前記所定の演算を行うことによっ
    て、前記最適位相を与える遅延時間を決定する手段を備
    える、ドットクロック再生回路。
  52. 【請求項５２】 請求項５１記載のドットクロック再生
    回路であって、 前記遅延時間設定手段は、 前記第１の画像データの中で、画像データ値が一定レベ
    ル以下の画素位置に対して、前記第１と第２の画像デー
    タに関してそれぞれ補間演算を施す手段を備える、ドッ
    トクロック再生回路。
  53. 【請求項５３】 請求項５１または請求項５２のいずれ
    かに記載のドットクロック再生回路であって、 前記所定の演算は、前記１ライン分の画像データを複数
    のブロックに分割して実行され、前記分割における分割
    数は、前記第１と第２の逓倍数の差分を前記ドットクロ
    ック信号の周波数と前記遅延回路の最少遅延差との積で
    除した値の整数倍に等しく設定される、ドットクロック
    再生回路。
  54. 【請求項５４】 請求項５１ないし請求項５３のいずれ
    かに記載のドットクロック再生回路であって、 前記第１と第２の逓倍数の差は、＋２または−２であ
    る、ドットクロック再生回路。
  55. 【請求項５５】 請求項４８ないし請求項５４のいずれ
    かに記載のドットクロック再生回路であって、 前記所定の演算は、前記記憶手段から読み出された前記
    画像データにおける隣接する画素位置のデータの差分の
    二乗を求める演算である、ドットクロック再生回路。
  56. 【請求項５６】 請求項４８ないし請求項５４のいずれ
    かに記載のドットクロック再生回路であって、 前記所定の演算は、前記記憶手段から読み出された前記
    画像データにおける隣接する画素位置のデータの差分の
    絶対値を求める演算である、ドットクロック再生回路。
  57. 【請求項５７】 少なくとも映像信号を標本化するサン
    プリング手段と、 水平同期信号を所定の分周数で逓倍し所定のドットクロ
    ックを生成するクロック発生手段と、 前記サンプリング手段の出力を処理するための駆動手段
    と、 前記駆動手段の出力を表示するための表示素子と、 前記表示素子の表示タイミングを制御する表示タイミン
    グ手段と、 前記サンプリング手段の出力の１ラインのデータを記憶
    する記憶手段と、 前記記憶手段に書込みイネーブル信号を送る書込みタイ
    ミング手段と、 所定のラインのデータを前記記憶手段に書込むために、
    前記書込みタイミング手段に書込みアーム信号を送り、
    該記憶手段に書込まれたデータを読出して演算し、該演
    算結果に基づき前記クロック発生手段の逓倍数を設定す
    る制御手段と、を備えることを特徴とする映像信号表示
    装置。
  58. 【請求項５８】 請求項５７記載の映像信号表示装置に
    おいて、 前記記憶手段の記憶容量は前記表示素子の水平方向の画
    素数より多くないこと、を特徴とする映像信号表示装
    置。
  59. 【請求項５９】 少なくとも映像信号を標本化するサン
    プリング手段と、水平同期信号を所定の分周数で逓倍し
    所定のドットクロックを生成するＰＬＬ回路を含むクロ
    ック発生手段と、前記サンプリング手段の出力を処理す
    るための駆動手段と、前記駆動手段の出力を表示するた
    めの表示素子と、前記表示素子の表示タイミングを制御
    する表示タイミング手段と、前記サンプリング手段の出
    力の１ラインのデータを記憶する記憶手段と、前記記憶
    手段に書込みイネーブル信号を送る書込みタイミング手
    段と、さらに所定のラインのデータを前記記憶手段に書
    込むために、前記書込みタイミング手段に書込みアーム
    信号を送り、該記憶手段に書込まれたデータを読出して
    演算し、該演算結果に基づき前記クロック発生手段の逓
    倍数を設定する制御手段を備えた映像信号表示装置のド
    ットクロック再生方法において、 前記ＰＬＬ回路に仮逓倍数を設定して前記記憶手段にデ
    ータを記憶した後、前記記憶手段から読出したデータの
    隣接アドレス間の差分値と、所定のスレッシュホールド
    値との比較により、前記映像信号の有効信号領域の、前
    記記憶手段における開始アドレスと終了アドレスを求
    め、該開始アドレスと該終了アドレスの差と、前記仮逓
    倍数とから、演算により前記映像信号の１ラインのドッ
    トクロックの数を求め、求めたドットクロックの数を前
    記クロック発生手段に逓倍数として設定すること、を特
    徴とするドットクロック再生方法。
  60. 【請求項６０】 請求項５９記載のドットクロック再生
    方法において、 前記記憶手段にデータを記憶した後、前記記憶手段から
    データを読出すこと、を前記映像信号の複数のラインに
    対して実行し、前記記憶手段の同一アドレスにおける最
    大値で構成したデータにより、前記有効信号領域の開始
    および終了アドレスを求めること、を特徴とするドット
    クロック再生方法。
  61. 【請求項６１】 請求項５９または請求項６０記載のド
    ットクロック再生方法において、 前記有効信号領域の開始アドレスと、前記演算結果によ
    り求めた逓倍数から、前記表示素子に表示する画面の水
    平表示位置の最適値を求めて、前記表示タイミング手段
    に設定すること、を特徴とするドットクロック再生方
    法。
  62. 【請求項６２】 少なくとも映像信号を標本化するサン
    プリング手段と、水平同期信号を所定の分周数で逓倍し
    所定のドットクロックを生成するクロック発生手段と、
    前記サンプリング手段の出力を処理するための駆動手段
    と、前記駆動手段の出力を表示するための表示素子と、
    前記表示素子の表示タイミングを制御する表示タイミン
    グ手段と、前記サンプリング手段の出力の１ラインのデ
    ータを記憶する記憶手段と、前記記憶手段に書込みイネ
    ーブル信号を送る書込みタイミング手段と、所定のライ
    ンのデータを前記記憶手段に書込むために、前記書込み
    タイミング手段に書込みアーム信号を送り、該記憶手段
    に書込まれたデータを読出して演算し、該演算結果に基
    づき前記クロック発生手段の逓倍数を設定する制御手段
    と、を備えた映像信号表示装置のドットクロック再生方
    法において、 前記記憶手段から読出したデータにハイパスフィルタ演
    算を施し、さらに非線形演算した後、高速フーリエ変換
    を実行し、該変換で得られた結果のピークを求めること
    によりビート成分の周波数を求め、該ビート成分の周波
    数がゼロになるように前記クロック発生手段の逓倍数を
    設定すること、を特徴とするドットクロック再生方法。
  63. 【請求項６３】 少なくとも映像信号を標本化するサン
    プリング手段と、水平同期信号を所定の分周数で逓倍し
    所定のドットクロックを生成するクロック発生手段と、
    前記サンプリング手段の出力を処理するための駆動手段
    と、前記駆動手段の出力を表示するための表示素子と、
    前記表示素子の表示タイミングを制御する表示タイミン
    グ手段と、前記サンプリング手段の出力の１ラインのデ
    ータを記憶する記憶手段と、前記記憶手段に書込みイネ
    ーブル信号を送る書込みタイミング手段と、所定のライ
    ンのデータを前記記憶手段に書込むために、前記書込み
    タイミング手段に書込みアーム信号を送り、該記憶手段
    に書込まれたデータを読出して演算し、該演算結果に基
    づき前記クロック発生手段の逓倍数を設定する制御手段
    と、を備えた映像信号表示装置のドットクロック再生方
    法において、 前記記憶手段から読出したデータにハイパスフィルタ演
    算を施し、さらに非線形演算した後、複数のコムフィル
    タで演算し、該演算結果の積分値の組合わせによりビー
    ト成分の周波数を求め、該ビート成分の周波数がゼロに
    なるように前記クロック発生手段の逓倍数を設定するこ
    と、を特徴とするドットクロック再生方法。
  64. 【請求項６４】 請求項６２または請求項６３記載のド
    ットクロック再生方法において、 前記非線形演算が二乗演算であること、を特徴とするド
    ットクロック再生方法。
  65. 【請求項６５】 少なくとも映像信号を標本化するサン
    プリング手段と、水平同期信号を所定の分周数で逓倍し
    所定のドットクロックを生成するＰＬＬ回路を含むクロ
    ック発生手段と、前記ドットクロックの位相を制御する
    位相制御手段と、前記サンプリング手段の出力を処理す
    るための駆動手段と、前記駆動手段の出力を表示するた
    めの表示素子と、前記表示素子の表示タイミングを制御
    する表示タイミング手段と、前記サンプリング手段の出
    力の１ラインのデータを記憶する記憶手段と、前記記憶
    手段に書込みイネーブル信号を送る書込みタイミング手
    段とを備え、さらに所定のラインのデータを前記記憶手
    段に書込むために、前記書込みタイミング手段に書込み
    アーム信号を送り、該記憶手段に書込まれたデータを読
    出して演算し、該演算結果に基づき前記クロック発生手
    段の逓倍数を設定する制御手段と、を備えた映像信号表
    示装置のドットクロック再生方法において、 前記ＰＬＬ回路に仮逓倍数を設定して前記記憶手段にデ
    ータを記憶した後、前記記憶手段から第１のデータを読
    出し、 前記位相制御手段に設定する位相制御値を変化させ、前
    記記憶手段にデータを記憶した後、前記記憶手段から第
    ２のデータを読出し、 前記第１のデータと前記第２のデータの相関演算を行
    い、該相関演算の結果から前記映像信号の１ラインの総
    画素数を求める逓倍数演算を行い、該逓倍数演算により
    求めた総画素数を前記クロック発生手段に逓倍数として
    設定すること、を特徴とする、ドットクロック再生方
    法。
  66. 【請求項６６】 請求項６５記載のドットクロック再生
    方法において、 前記相関演算は、 前記第１のデータを２値化した第３のデータと、前記第
    ２のデータを２値化した第４のデータとの排他的論理和
    により第５のデータを求める演算であること、を特徴と
    するドットクロック再生方法。
  67. 【請求項６７】 請求項６５記載のドットクロック再生
    方法において、 前記相関演算は、 前記第１のデータと前記第２のデータの差分により第３
    のデータを得て、前記第３のデータを２値化して第４の
    データを求める演算であること、 を特徴とするドットクロック再生方法。
  68. 【請求項６８】 請求項６５記載のドットクロック再生
    方法において、 前記逓倍数演算は、 前記相関演算の結果のデータの並びの変化点間の平均距
    離を求め、 前記ＰＬＬ回路に設定した前記仮逓倍数を該平均距離の
    ２倍の値で除した後に整数化することにより、１ライン
    のビート数を求め、 前記ＰＬＬ回路に設定した前記仮逓倍数と該ビート数の
    和、または差により１ラインの総画素数を求めること、
    を特徴とするドットクロック再生方法。
  69. 【請求項６９】 請求項６６または請求項６７記載のド
    ットクロック再生方法において、 第１のデータと第２のデータの間で行う前記相関演算
    は、 前記第２のデータのアドレスが、前記第１のデータのア
    ドレスより１少ない第１の演算と、 前記第２のデータのアドレスが、前記第１のデータのア
    ドレスと等しい第２の演算と、 前記第２のデータのアドレスが、前記第１のデータより
    １多い第３の演算と、を行い、 前記第１の演算結果と前記第２の演算結果の並びの変化
    点により、仮想レジスタを反転させて第３のデータを生
    成し、 前記第２の演算結果と前記第３の演算結果の並びの変化
    点により、仮想レジスタを反転させて第４のデータを生
    成し、 前記第３のデータの平均値と、前記第４のデータの平均
    値とにおいて、前記第３のデータおよび前記第４のデー
    タの最大値の１／２の値に近い方を第５のデータとして
    求め、 前記逓倍数演算は、前記第５のデータの並びの変化点間
    の平均距離と、前記ＰＬＬ手段に設定した仮逓倍数とか
    ら前記映像信号の１ラインの総画素数を求めること、を
    特徴とするドットクロック再生方法。
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