JPH09502066A

JPH09502066A - 改良型ｒｏｍフィルタ

Info

Publication number: JPH09502066A
Application number: JP7508107A
Authority: JP
Inventors: ローズ，デニス，エム; ファギュー，ダニエル，イー
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1993-09-01
Filing date: 1994-07-20
Publication date: 1997-02-25
Also published as: US5379242A; EP0716785A1; EP0716785B1; KR960705403A; DE69413548T2; WO1995006978A1; DE69413548D1

Abstract

(57)【要約】ＲＯＭフィルタは、多数のＲＯＭを含み、その各々は、特定の時間間隔のみの間、幾つかのパルス応答曲線に関連するデータを保持するようにプログラムされる。データがフィルタ内に読まれると、特定のパルス応答曲線に関連するデータが、ＲＯＭの各々にアドレスされる。ＲＯＭの出力は、加算器に接続され、その加算器は、ＲＯＭから読まれたデータを加算して、それをデジタル／アナログ変換器を介して通す。この構成において、ＲＯＭには、特定の間隔の間、パルス応答曲線に関連するデータのみを格納することが要求される。これらのデータは、ＲＯＭの外部にある加算器において、実時間で相互に加算される。この構造により、加算がＲＯＭ内にプログラムされるＲＯＭフィルタと比較すると、ＲＯＭの領域を大幅に削減することができる。

Description

【発明の詳細な説明】改良型ＲＯＭフィルタ発明の背景発明の分野本発明は、一般に、デジタルフィルタリングに関し、特に、慣用的なＲＯＭフィルタよりも少ないメモリ容量しか必要としない、ＲＯＭフィルタに関する。従来技術の説明多くの用途において、不要な周波数を除去するために、電気信号を濾波することが必要である。例えば、デジタル通信において、出力するデジタルデータが、搬送波を変調する前に、低域通過フィルタを使用して、システムのスペクトル成形条件に順応させるために、データが成形される。例えば、図１は、コードレス電話の送信部のブロック図を示す。音声信号は、増幅されて、音声符号器に送られ、そこでデジタル形式に変換される。音声信号は、次いで、制御ロジックを通過し、制御ロジックは、マイクロプロセッサと関連して動作し、全てのタイミング限界タスクだけでなく、データバッファリング、データ符号化／復号化、データ圧縮、及び他のデジタル処理ステップも取り扱う。マイクロプロセッサは、ユーザインターフェース、すなわちキーボード制御、ディスプレイドライバ、呼び準備プロトコルを制御する。制御ロジックの出力は通常、図２に示すような一列の２進データパルスである。これらのパルスは、図２に示すように、Ｔ_bのビット期間、及び周波数ｆ_b＝１／Ｔ_bを有する。図２に示すパルスは、２進数の１が正電圧により表され、２進数の０が等しい負電圧により表される、いわゆるnon-return-to-zero（ＮＲＺ）ビットである。周知のように、データビットは、ＮＲＺパルスの形式であるか、又はreturn-to-ze ro（ＲＺ）パルスの形式をとることができ、その差は、正電圧のデューティサイクルにある。ＮＲＺ系においては、正電圧のデューティサイクルは１００％であり、一方ＲＺ系においては、正電圧のデューティサイクルは５０％である。両方の系において、負電圧のデューティサイクルは通常１００％である。図２に示すパルスを、図３に示すようにして、周波数領域で示すことができ、その縦座標は、所定の周波数において送信された電力である。電力の大部分は、０Ｈｚ（直流）からｆ_bまでの領域にあり、残りの電力は、ｆ_bの下の領域における周波数の高調波に起因する、一連のローブにある。曲線は、ｆ_b、２ｆ_b、３ｆ_b 等において水平軸と接する。通常、ＮＲＺデータに関して、ｆ_bと２ｆ_b間のローブは、主ローブの最大値より１３ｄｂ低い最大値を有し、２ｆ_bと３ｆ_b間のローブは、第２のローブの最大値より９ｄｂ低い最大値を有する。より高い周波数の大部分を濾波除去することが望ましく、というのは、それらが濾波されない場合、隣接チャンネルの音声、又はデータ通信と干渉する可能性があるからである。ナイキスト最小帯域幅則によれば、矩形パルスに対する応答は、それらが、（ｘ／ｓｉｎｘ）型の振幅等化器と共に、遮断周波数ｆ_N＝ｆ_b/2 を有する、低域通過フィルタを通過する場合、独立に（すなわち、符号間干渉なしに）観察することができる。これを達成する１つの慣用的な技法は、Ｌ−Ｃフィルタを使用して、不要な周波数を濾波除去することである。別の周知の方法は、慣用的なＬ−Ｃフィルタの応答を本質的に真似る情報を格納するようにプログラムされる、読み出し専用メモリ（ＲＯＭ）フィルタを使用することである。Ｌ−Ｃフィルタが、アナログ領域で動作するのに対して、ＲＯＭフィルタは、デジタル領域で動作する。図４Ａ−４Ｃは、ＲＯＭフィルタがプログラムされる仕方を示す。図４Ａの曲線Ｒ₁は、Ｌ−Ｃフィルタの応答を、その上に示す正となるデータパルスに近似する。同様に、図４Ｂにおいて、曲線Ｒ₀は、Ｌ−Ｃフィルタの応答を、負となるデータパルスに近似する。曲線Ｒ₀、及びＲ₁は、「パルス応答曲線」と呼ばれ、図４Ａ、及び４Ｂにおいて、それらは、６Ｔ_bに等しい時間にわたって拡がる。ＲＯＭフィルタにおいて、所定の間隔における曲線Ｒ₀とＲ₁の値に対応するデータが格納される。図４Ｃは、一連のビット１０１が、Ｌ−Ｃフィルタを通過した後に、どのように互いに干渉するかを示す。明らかなように、任意の所定時間において、フィルタの出力は、時間Ｔ_bだけ変位された３つのパルス応答曲線４１Ｐ、４２Ｐ、及び４３Ｐの総和である。パルス応答曲線４１Ｐ（曲線Ｒ₁の複製である）は、４１で示される「１」ビットに起因し、パルス応答曲線４２Ｐ（曲線Ｒ₀の複製である）は、４２で示される「０」ビットに起因し、パルス応答曲線４３Ｐ（曲線Ｒ₁の複製である）は、４３で示される「１」ビットに起因する。図４Ｃを検討すると明らかなように、各別個のＴ_b間隔における３つのパルス応答曲線の総和は、実際に、図４Ａと図４Ｂに示す曲線Ｒ₀とＲ₁のセグメントの総和となる。例えば、間隔０−１Ｔ_bにおいて、曲線４３Ｐは、唯一の曲線だけが存在し、従って、総和は、単純に間隔０−１Ｔ_bにおけるパルス応答曲線Ｒ₁のセグメントである。間隔１Ｔ_b−２Ｔ_bにおいて、間隔Ｔ_b−２Ｔ_bにおける曲線Ｒ₁ が、間隔０−Ｔ_bにおける曲線Ｒ₀に加わる。間隔２Ｔ_b−３Ｔ_bにおいて、間隔０ −Ｔ_b、及び２Ｔ_b−３Ｔ_bにおける曲線Ｒ₁のセグメントが、間隔Ｔ_b−２Ｔ_bにおける曲線Ｒ₀のセグメントに加わる。同様に、各Ｔｂ間隔に対して、曲線４１Ｐ −４３Ｐの総和は、特定の時間間隔におけるパルス応答曲線Ｒ₀とＲ₁の総和に等しい。図面を簡略化するために、図４Ｃは、３つのビットのみに対するパルス応答曲線を示す。実際には、６つのデータビットに対するパルス応答曲線の和がとられる（パルス応答曲線の長さ＝６Ｔ_bと想定すると）。このようにして、任意のＴｂ間隔における曲線の総和は、曲線Ｒ₀とＲ₁の６つのセグメントの加算を表し、データビットの特定のシーケンスに依存して、任意のＴ_b間隔の間に、６４個の可能な総和曲線が存在する。図５は、図４Ａと図４Ｂのパルス応答曲線が、各間隔Ｔ_b内で、特定の数の点を選択することにより、どのようにデジタル化され得るかを示す。図５において、各Ｔ_b間隔は、４つのデータ点内に破断され、そのためパルス応答曲線Ｒ₀とＲ₁ の各々は、合計２４個のデータ点により規定される。曲線Ｒ₀とＲ₁は互いの鏡像であるので、各データ点を、値Ａ_n又はその反対の−Ａ_nにより表すことができる。各Ｔ_b間隔の間の４つのデータ点により、曲線Ｒ₁の値をＡ₁からＡ₂₄として表すことができ、曲線Ｒ₀ の値を−Ａ₁から−Ａ₂₄として表すことができる。図６は、慣用的なＲＯＭフィルタの簡略ブロック図を示す。ＲＯＭフィルタ６０は、送信データがシフトされる、６ビットのレジスタ６１を含む。レジスタ６１の６つの段の出力は、読み出し専用メモリ（ＲＯＭ）６２内に読み込まれる。ＲＯＭ６２は、符号６０１、６０２、…、６６４により示される、複数のメモリ位置のグループを含む。メモリグループ６０１−６６４の各々は、４つの位置、例えば、６０２Ａ、６０２Ｂ、６０２Ｃ、及び６０２Ｄを含む。ＲＯＭ６２は、オーバーサンプル・クロック発生器６３により刻時され、ＲＯＭ６２の出力は、デジタル／アナログ変換器（ＤＡＣ）６４を通過する。低域通過フィルタ６５が、ＤＡＣ６４の出力に接続される。データストリームは、ｆ_b＝１／Ｔ_bの速度で、レジスタ６１内にシフトされる。オーバーサンプル・クロック発生器６３のクロックレートｆ_ovは、４ｆ_bに等しい。レジスタ６１の内容は共に、メモリグループ６０１−６６４の１つを識別する、６ビットアドレスを形成し、そのメモリグループの個々の位置（例えば、６０２Ａ−６０２Ｄ）は、図５に示す曲線上のデータ点の総和を表す値でプログラムされる。一例が、メモリグループ６０１−６６４が、どのようにプログラムされるかを説明する際に役立つ。６ビットアドレス１００１０１が、レジスタ６１内にたった今シフトされたと想定する。このことは、レジスタ６１内にシフトされた最後のビットが「１」であったことを意味する。後に続くＴ_b間隔の間に、この２進「１」に起因する、パルス応答曲線の部分は、図５の値Ａ₁、Ａ₂、Ａ₃、及びＡ₄ により表すことができる。先行するビットが「０」であったので、このビットに起因するパルス応答曲線の部分を表すデジタル値は、値−Ａ₅、−Ａ₆、−Ａ₇、及び−Ａ₈により表される。次の先行する２進「０」によって表される値は、− Ａ₉、−Ａ₁₀、−Ａ₁₁、及び−Ａ₁₂により表される。次の先行する２進「１」に対して、値は、Ａ₁₃、Ａ₁₄、Ａ₁₅、及びＡ₁₆となる。残りの２つのビットに対して、同じ処理が続く。上記のように、オーバーサンプル・クロック発生器６３は、４ｆ_bに等しい速度で刻時する。メモリグループ６０１−６６４の各々における４つの位置は、曲線Ｒ₀とＲ₁上のデータ点の和をとることにより得られる曲線を規定する、４つの値でプログラムされる。例えば、図６に示す６ビットアドレス１００１０１は、メモリグループ６０２を識別すると想定する。従って、メモリ位置６０２Ａは、以下の値を含む。Ａ₁−Ａ₅−Ａ₉＋Ａ₁₃−Ａ₁₇＋Ａ₂₁ 位置６０２Ｂ、６０２Ｃ、及び６０２Ｄは、以下の値を含む。６０２Ｂ：Ａ₂−Ａ₆−Ａ₁₀＋Ａ₁₄−Ａ₁₈＋Ａ₂₂ ６０２Ｃ：Ａ₃−Ａ₇−Ａ₁₁＋Ａ₁₅−Ａ₁₉＋Ａ₂₃ ６０２Ｄ：Ａ₄−Ａ₈−Ａ₁₂＋Ａ₁₆−Ａ₂₀＋Ａ₂₄ 同様に、残りのメモリグループ６０１−６６４の各々は、レジスタ６１におけるビットの特定の組合せに対応する、４つの値のシーケンスを含むようにプログラムされる。オーバーサンプル・クロック発生器６３が、各メモリ位置にプログラムされた値により表される、４つの総和を介して刻時された後に、次のビットがレジスタ６１内にシフトされ、処理が繰り返される。ＲＯＭ６２から読み出されたデジタル値のシーケンスは、ＤＡＣ６４においてアナログ形式に変換される。ＤＡＣ６４のアナログ出力は、低域通過フィルタ６５において平滑化される。ＲＯＭ６２に必要とされるビット数は、以下の式で表現することができる。Ｓⁿ×Δ×Ｄここで、Ｓは、データの記号状態の数（例えば、２進データに対しては２）、ｎは、相互に干渉しているパルス応答の数（すなわち、レジスタ６１の段数）、Δ は、各データビットに対するオーバーサンプル・クロックパルスの数（ｆ_ov／ｆ_b ）、及びＤは、ＤＡＣ６４に供給されるワードのビット数である。例えば、ＤＡＣ６４が８ビットワードを受信する場合、ＲＯＭ６２に必要とされるビット数は、以下のようになる。２⁶×４×８＝２，０４８ビット現在の技術によれば、かかるＲＯＭは、６００平方ミル程度の面積を有する。これは、扱いやすいサイズである。しかし、２つより多い記号状態を有するデータ系が使用される場合、ＲＯＭサイズは、重大な問題となる可能性がある。例えば、５つの記号状態を有する系が使用される場合、上記の式は、５⁶ ×４×８、すなわち５００，０００ビットになる。かかるＲＯＭに必要とされる面積は、１７，０００平方ミルを越える。従って、特に、３つ以上の記号状態を有するデータを濾波すべき場合、縮小されたＲＯＭサイズを有するフィルタに対する真の必要性が存在する。発明の摘要本発明によるＲＯＭフィルタにおいて、ＲＯＭが複数の区分に分割される。ＲＯＭ内の区分の数は、パルス応答曲線により表される、データビットの数に対応する。多数区分のＲＯＭの代わりに、複数の別個のＲＯＭを使用することもできる。ＲＯＭのかかる区分（又は、別個のＲＯＭ）の各々は、幾つかの副区分を含む。各副区分におけるデータは、パルス応答曲線の選択された区分内の一組の値に対応する。曲線の特定値は、オーバーサンプル・クロックパルスにより、連続して選択される。ＲＯＭ区分（又は、別個のＲＯＭ）のそれぞれの出力は、ＲＯＭの外部にある加算器に供給される。加算器の出力をデジタル／アナログ変換器に通すことにより、アナログ出力が形成される。レジスタの各段に格納されたデータは、パルス応答曲線のどの組が選択されたかを決定する。オーバーサンプル・クロックは、連続してその組における個々の値を選択する。各ＲＯＭ区分により供給された値は、外部で相互に加算され、それにより、ＲＯＭに必要とされるビット位置の数が低減される。本発明による実施例は、３つ以上の記号状態を有するデータ系に関して、特に有益である。例えば、ＲＯＭに１７，０００平方ミルを越える面積が必要な、上記のフィルタにおいて、本発明による実施例におけるＲＯＭとフィルタの組合せ面積は、７００平方ミルを占めるにすぎない。図面の簡単な説明図１は、コードレス電話の送信部の簡略ブロック図を示す。図２は、２進データビットのストリームを示す。図３は、周波数領域において、図２に示すデータストリームの出力を示す。図４Ａ及び４Ｂは、矩形の正となるデータパルス（２進「１」）、及び矩形の負となるデータパルス（２進「０」）のパルス応答をそれぞれ示す。図４Ｃは、相互に干渉している、一連のデータビットのパルス応答を示す。図５は、それぞれ２進「１」、及び２進「０」に対して、パルス応答曲線を規定するデジタル値を示す。図６は、慣用的なＲＯＭフィルタのブロック図を示す。図７は、本発明による簡単なＲＯＭフィルタのブロック図を示す。図８は、ＲＯＭフィルタの個々のＲＯＭに格納された、データの割当てを示す。図９Ａ及び９Ｂは、π／４ＤＱＰＳＫ符号化システムにおいて、それぞれ実際のデータビット、及び濾波されたデータビットを示す。図１０は、本発明の第２の実施例のブロック図を示す。図１１は、π／４ＤＱＰＳＫ符号化システムに対する配座を示す。図１２は、第２の実施例におけるＲＯＭ、及び関連要素のブロック図を示す。図１３は、曲線を規定するデータが、個々のＲＯＭに割当てられるのを示す、 π／４ＤＱＰＳＫ符号化システムに対する、５個のパルス応答曲線を示す。図１４は、第２の実施例における状態マシーンＲＯＭ、及びＲＯＭフィルタのタイミング図を示す。発明の詳細な説明図７は、本発明による第１の実施例を示す。ＲＯＭフィルタ７は、シフトレジスタ７０を含み、そのそれぞれの段は、ＲＯＭ７１、７２、７３、７４、７５、及び７６の１つに接続される。ＲＯＭ７１−７６の各々の出力は、加算器７７に接続され、その出力は、ＤＡＣ７８、及び低域通過フィルタ７９を通過する。ＲＯＭ７１−７６は、オーバーサンプル・クロックパルス発生器８０により刻時される。ＲＯＭ７１−７６の各々は、ＲＯＭ７１に関して区分７１Ａと７１Ｂにより示される、２つの区分を含む。ＲＯＭ７１−７６内にプログラムされるデータは、図８を参照して更に示され、そこで図５に示すパルス応答曲線Ｒ₁とＲ₀が複製されている。しかし、この例において、曲線Ｒ₁とＲ₀で示される区分は、個々のＲＯＭ７１−７６に割り当てられる。例えば、ＲＯＭ７１を参照すると、副区分７１Ａは、曲線Ｒ₁に対応する４つの値を含み、副区分７１Ｂは、曲線Ｒ₀に対応する４つの値を含む。同じことが、ＲＯＭ７２−７６についても言える。それらの各々は、その４つが曲線Ｒ₁上の値に対応し、その４つが曲線Ｒ₀上の値に対応する、８つの値でプログラムされる。シフトレジスタ７０のそれぞれの段におけるデータビットは、ＲＯＭ７１−７６の各々のどの区分が選択されるかを決定する。従って、ＲＯＭ７１に関連した段における２進「１」の存在は、曲線Ｒ₁に対応する、区分７１Ａに格納された値を示す。同様に、レジスタ７０の次の段に格納された２進「０」は、ＲＯＭ７２内の曲線Ｒ₀に対応する値を示し、シフトレジスタ７０の次の段に格納された２進「０」は、ＲＯＭ７３に格納された曲線Ｒ₀に対応する値を示す等になる。オーバーサンプル・クロック発生器８０は、データビットが、レジスタ７０へとシフトされる速度の４倍に等しい速度で、クロックパルスを発生する。従って、新しいビットがレジスタ７０へとシフトされる度毎に、ＲＯＭ７１−７６の適切な区分が選択され、曲線Ｒ₁、又は曲線Ｒ₀を表す４つの値が、ＲＯＭ７１−７６から加算器７７に連続して供給される。これらの値が、加算器において総和された場合、結果は、適時所定の瞬間に、レジスタ７０に格納されたビットに起因した、パルス応答のデジタル表記となる。このデジタル出力は、ＤＡＣ７８に供給され、そこでアナログ形式に変換されて、平滑化のために低域通過フィルタ７９に通される。ＲＯＭ７１−７６に必要とされるビットの全体数は、以下の式によって表すことができる。Ｓ×ｎ×Δ×Ｄここで、Ｓ、ｎ、Δ、及びＤは、前記のように定義される。８ビットのＤＡＣに対して、ＲＯＭ７１−７６は、３８４ビットしか必要としない。上記のように、本発明は、メモリセルの必要数が、記号状態の数と共に急激に減少するので、２つ以上の記号状態を有するデータ系において、特に有益である。本発明のこの態様は、符号化のπ／４ＤＱＰＳＫシステムを使用する、第２の実施例を参照して示される。π／４ＤＱＰＳＫシステムの下では、２つの記号状態のグループ、及び３つの記号状態のグループに分けられる、５個の記号状態が存在する。２つの記号状態の一つにおけるデータの後に、３つの記号状態の一つにおけるデータのみが続き、３つの記号状態の一つにおけるデータの後に、２つの記号状態の一つにおけるデータのみが続くことができる。これは図９Ａに示され、そこで、２つの記号状態は、１Ｖと−１Ｖにより表され、３つの記号状態は、１．４Ｖ、０Ｖ、及び−１．４Ｖにより表される。π／４ＤＱＰＳＫシステムは、IEICE transaction，vol.E74，No.6,1991年6月，pp.1503-1511「日本における自動車無線通信用のデジタル変／復調技術（Dital Modulation/Demodulation Techniques for Mobile Radio Communicatio ns in Japan）」と称する、Y．Akaiwaによる文献に更に十分に記載され、これを参照として本明細書に取り込む。本実施例のブロック図を図１０に示す。実際の送信データは、レジスタ１００内に読み込まれる。レジスタ１００から、そのデータは、状態マシーンＲＯＭ１０１に入り、状態マシーンＲＯＭ１０１は、それと関連した状態レジスタ１０２を有する。状態マシーンＲＯＭ１０１は、そのデータビットを３ビットの２進ワードに変換する、マスクプログラム可能な状態マシーンである。（送信データが、５個の記号状態の任意の１つにあり得るので、３ビットの２進ワードが、本実施例において必要とされる。）本実施例は、直角変調システムを含むので、状態マシーンＲＯＭ１０１は、９０°の位相分離を有する局所発振器を具備する、２重の混合−変調器に、送信データを表す記号を供給する、Ｉ及びＱ出力の両方を有する。状態マシーンＲＯＭ１０１のＩ及びＱ出力は、それぞれ、Ｉ記号レジスタ１０３、及びＱ記号レジスタ１０４に接続される。レジスタ１０３と１０４が６段のレジスタで示される場合、その格段は、３ビットワードを保持することが可能である。レジスタ１０３と１０４に保持される３ビットワードは、π／４ＤＱＰＳＫシステムにおいて、５個の記号状態の一つを表す。これらのレジスタにおけるデータは、ＲＯＭフィルタ１０５と１０６へと入り、ＤＡＣ１０７と１０８において、アナログ出力に変換される。慣用的な直角変調システムにおける場合、ＤＡＣ１０７と１０８の出力は、それぞれ、混合器１０９と１１０に供給され、混合器は、発振器１１１からの信号を受信する。発振器１１１からの信号の位相は、それが混合器１１０に供給される前に、位相シフタ１１２において、９０°だけシフトされる。混合器１０９と１１０の出力は、変調信号を供給する、加算器１１２において和がとられる。状態マシーンＲＯＭ１０１の動作は、π／４ＤＱＰＳＫシステムの信号位相点、及び軌跡を示す、図１１を参照することにより、最も良く理解することができる。その図の垂直軸は、Ｉ出力での記号を表し、水平軸は、Ｑ出力での記号を表す。図の周辺の回りでの点Ｐ₁−Ｐ₈は、Ｉ及びＱ出力での記号の可能な全組合せを示す。矢印は、点Ｐ₁−Ｐ₈間の許される遷移を表す。各場合において、各点からの４つの許される遷移が存在する。例えば、点Ｐ₁（Ｉ＝０Ｖ、Ｑ＝１．４Ｖ）から、点Ｐ₂（Ｉ＝１Ｖ、Ｑ＝１Ｖ）、点Ｐ₄（Ｉ＝１Ｖ、Ｑ＝−１Ｖ）、点Ｐ₆ （Ｉ＝−１Ｖ、Ｑ＝−１Ｖ）、又は点Ｐ₈（Ｉ＝−１Ｖ、Ｑ＝１Ｖ）への遷移が可能である。例えば、点Ｐ₄への遷移がある場合、次は、点Ｐ₁、Ｐ₃、Ｐ₅、又はＰ₇への遷移でなければならない。一般に、遷移は、軸の１つ上の点から、軸の１つ上にない点へと、及びその逆に行われる。やはり、図１０を参照すると、状態レジスタ１０２、及びレジスタ１０３と１０４の段の各々は、５個の可能な記号状態の１つを表す、３ビットワードを保持する。例えば、符号化を以下のようにすることができる。１．４Ｖ：０１０１Ｖ：００１０Ｖ：０００ −１Ｖ：１０１ −１．４Ｖ：１１０本発明にとって、符号化も記号数も重要ではない。むしろ、本発明は、記号の任意の数、及び任意の符号化システムに適用可能である。状態レジスタ１０２は、図１１における点Ｐ₁−Ｐ₈の１つを表す、３ビットワードを保持する。例えば、点Ｐ₁−Ｐ₈の符号化は、以下のように構成され得る。Ｐ₁ ：０００Ｐ₂ ：００１Ｐ₃ ：０１０Ｐ₄ ：０１１Ｐ₅ ：１００Ｐ₆ ：１０１Ｐ₇ ：１１０Ｐ₈ ：１１１送信データは、ｆ_bに等しいクロックレートで、レジスタ１００へとシフトされ、記号レートとして周知の、ｆ_b／２に等しいクロックレータで、対をなして状態マシーンＲＯＭ１０１へと入る。このようにして、レジスタ１００は、本質的に直列／並列変換器であり、ビットの対は、状態マシーンＲＯＭ１０１に並列に供給される。この理由のために、送信データは、図１０においてＸＹ対として示される。状態レジスタ１０２に格納されたワードと関連して機能することで、レジスタ１００から供給されるビット対は、図１１に示す遷移の１つを規定する。例えば、点Ｐ₁を表すワード０００が、状態レジスタ１０２に格納されると想定する。図１１に示すように、点Ｐ₂への遷移は、００により規定され、点Ｐ₄への遷移は、０１により規定され、点Ｐ₆への遷移は、１１により規定され、点Ｐ₈への遷移は、１０により規定され得る。このシステムにより、レジスタ１００のＸＹ対が０１であるならば、例えば、点Ｐ₄が規定されることになる。状態マシーンＲＯＭ１０１は、記号１Ｖと−１Ｖの２進表記が、次に、そのＩ及びＱ出力においてそれぞれ供給され、状態レジスタ１０２が、Ｐ₄を表す値に更新されるように、プログラムされる。状態マシーンＲＯＭ１０１は、本実施例において、３２ビット×９ビットＲＯＭである。レジスタ１００と１０２からの組合せ５ビット入力は、状態マシーンＲＯＭ１０１において復号される、列アドレスを構成する。指定の列における行の各々に格納されたデータは、状態マシーンＲＯＭ１０１から読まれる。３ビットが、Ｉ出力に供給され、記号をレジスタ１０３内にシフトするように指示し、３ビットが、Ｑ出力に供給され、記号をレジスタ１０４内にシフトするように指示し、すなわち３ビットが、図１１に示す組合せＩ／Ｑデータ点の１つを表し、状態レジスタ１０２に供給される。このようにして、状態レジスタ１０２は、現在の状態を表すデータを全時間で保持し、一方、レジスタ１００は、次の状態への遷移を規定するデータを含む。図１２は、Ｉ記号レジスタ１０３、及びＲＯＭフィルタ１０５の構造を示す。（Ｑ記号レジスタ１０４、及びＲＯＭフィルタ１０６は、同様の構造を有しており、別個には記載しない。）上記のように、１記号レジスタ１０３は、その各々が１つの記号を表す、６個の３ビットワードを保持する。段１０３Ａから１０３Ｆの各々が、ＲＯＭ１２０から１２５のそれぞれのＲＯＭに接続される。ＲＯＭ１２０から１２５の各々は、５個の区分に分割され、各々の区分は、図１３に示す、５個の可能なパルス応答曲線の１つ上の点を記述するデータを含む。図１３は、パルス応答曲線Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₄、及びＣ₅を示し、それらは、 π／４ＤＱＰＳＫシステムにおいて、１．４Ｖ、１．０Ｖ、０Ｖ、−１．０Ｖ、及び−１．４Ｖレベルでのパルス応答曲線を示す。各ＲＯＭにおけるデータは、図１３にも又示されるように、オーバーサンプル速度により決定される、所定の時間間隔に付随する。例えば、ＲＯＭ１２０は、第１の時間期間に対して、曲線Ｃ₁−Ｃ₅の各々に対するデータを含み、ＲＯＭ１２１は、第２の時間間隔に対して、同一の曲線に対するデータを含む等となる。ＲＯＭ１２０から１２５の各々は、本実施例において、記号レートの８倍、又はデータビットレートｆ_bの４倍に等しい、クロックレートｆ_ovで動作する、オーバーサンプル・クロック１３０により刻時される。ＲＯＭ１２０から１２５のそれぞれの出力は、加算器１３１に供給され、その出力は、ＤＡＣ１０７に通される。ＤＡＣ１０７の出力は、濾波後の送信データを表す、アナログ信号である。記号がレジスタ１０３内に供給される際に、段１０３Ａから１０３Ｆの各々の出力は、特定の時間間隔の間に、図１３に示す５個の可能な応答曲線の１つのアドレスを表す。各出力は、特定の時間セグメントの間、パルス応答曲線を規定する８個の値を含む、ＲＯＭ１２０から１２５の１つの区分を識別する。オーバーサンプル・クロック１３０は、ＲＯＭ１２０から１２５に、これら８個の値を加算器１３１に連続して供給せしめ、そこで、各オーバーサンプル・クロック後に、それらの値が加算されて、ＤＡＣ１０７に供給される。この処理は、時間間隔の間の曲線を規定する、８個の値の全てが、加算器１３１に供給されるまで続く。次に、新しい記号が、Ｉ記号レジスタ１０３内にシフトされて、処理が繰り返される。このようにして、ＤＡＣ１０７の出力は、濾波された送信データを表す信号を供給する。単一のＲＯＭの部分とすることもできる、ＲＯＭ１２０から１２５は、特定の時間間隔の間の、５個の可能なパルス応答曲線Ｃ₁−Ｃ₅を表すデータのみを保持するために必要とされる。データ付加が、ＲＯＭの外部で行われると、ＲＯＭは、入力信号の全ての可能な組合せに対して、メモリの特定領域において、データを保持する必要はなくなる。むしろ、データの組合せは、加算器１３１において行われる。このことが、ＲＯＭにおいて必要とされる、メモリセルの数を実質的に低減する。５個の記号状態、６記号パルス応答、記号当たり８個のクロックパルス、及び８ビットＤＡＣを有するシステムに対して、慣用的なＲＯＭフィルタにおける１，０００，０００ビットと比較して、１，９２０ビットしか必要としない。加算器により占有される面積を許容するとしても、このＲＯＭフィルタは、約８５０平方ミルしか場所をとらない。従って、本発明によるＲＯＭフィルタにより、フィルタの機能的な特性を損なうことなく、ダイのサイズを著しく縮小することが可能になる。図１４は、図１０に示すシステムに対するタイミング図を示す。示すように、状態マシーン１０１は、ビット対の第２の（Ｙ）ビットが、レジスタ１０１内にシフトされた後に、少しの間許可される。Ｉ及びＱ出力は、同じ期間の間、状態マシーンＲＯＭ１０１から供給される。ＲＯＭ１２０−１２５、及び加算器１３１（図１２）は、同じ期間の第２の半分の間許可される。ＤＡＣ１０７は、状態マシーンＲＯＭ１０１と同期して許可される。図１４の上部の曲線で示されるクロックパルスは、クロック発生器１３０により供給されるクロックパルスを表す。示すように、８個のクロックパルスが、状態マシーンＲＯＭ１０１の単一サイクルの間に生じる。本発明を、特定の実施例を参照して説明したが、本発明の広義の原理に従って、多数の代替実施例も又構成可能であることが、当業者には明白であろう。本発明の原理は、かかる代替実施例の全てに及ぶことを意図するものである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩＨ０４Ｌ 27/20 9297−5ＫＨ０４Ｌ 27/20 Ａ

Claims

【特許請求の範囲】１．ＲＯＭフィルタにおいて、複数の段を有するレジスタと、複数のＲＯＭであって、その各々が、前記段の１つに接続され、複数のパルス応答曲線に関するデータを保持するようにプログラムされる、複数のＲＯＭと、前記ＲＯＭの各々が、接続される加算器と、からなるＲＯＭフィルタ。２．オーバーサンプル・クロックパルス発生器から更になり、該オーバーサンプル・クロックパルス発生器が、前記ＲＯＭの各々に接続される、請求項１に記載のＲＯＭフィルタ。３．前記ＲＯＭの各々が、２つのパルス応答曲線に関するデータを保持する、請求項１に記載のＲＯＭフィルタ。４．前記ＲＯＭの各々が、少なくとも３つのパルス応答曲線に関するデータを保持する、請求項１に記載のＲＯＭフィルタ。５．前記ＲＯＭの各々が、特定の時間間隔の間、前記パルス応答曲線に関連したデータを保持するようにプログラムされる、請求項１に記載のＲＯＭフィルタ。６．前記加算器の出力に接続される、デジタル／アナログ変換器から更になる、請求項１に記載のＲＯＭフィルタ。７．前記デジタル／アナログ変換器の出力に接続される、低域通過フィルタから更になる、請求項６に記載のＲＯＭフィルタ。８．前記ＲＯＭが、前記オーバーサンプル・クロックパルス発生器から、クロックパルスを受信した場合、前記ＲＯＭの各々が、加算器に、前記パルス応答曲線の１つ上の点を表すデジタル値を送信するように適応される、請求項２に記載のＲＯＭフィルタ。９．前記ＲＯＭの各々が、前記オーバーサンプル・クロックパルス発生器から、同時にクロックパルスを受信する、請求項８に記載のＲＯＭフィルタ。１０．前記レジスタの各々の段が、複数の記号を表す、２進ワードを保持するように適応され、前記記号が、前記パルス応答曲線の１つに対応する、請求項４に記載のＲＯＭフィルタ。１１．一連の２進パルスを、記号を表す２進ワードのシーケンスに翻訳する手段と、前記２進ワードを、前記レジスタ内にシフトする手段とから更になる、請求項１０に記載のＲＯＭフィルタ。１２．前記翻訳手段が、状態マシーンＲＯＭからなる、請求項１１に記載のＲＯＭフィルタ。１３．前記状態マシーンＲＯＭが、Ｉ出力とＱ出力を有し、前記出力の一方が、前記レジスタに接続される、請求項１２に記載のＲＯＭフィルタ。１４．状態レジスタから更になり、該状態レジスタの入力、及び出力は、前記状態マシーンＲＯＭに接続される、請求項１２に記載のＲＯＭフィルタ。１５．送信データレジスタから更になり、前記送信データレジスタの出力が、前記状態マシーンＲＯＭに接続される、請求項１４に記載のＲＯＭフィルタ。１６．前記状態レジスタが、前記記号の１つを表すデータを保持するように適応され、前記送信データレジスタが、前記記号の別の記号への遷移を表すデータを保持するように適応される、請求項１５に記載のＲＯＭフィルタ。１７．前記ＲＯＭが、単一のより大きなＲＯＭ内に含まれる、請求項１に記載のＲＯＭフィルタ。１８．記号のシーケンスを含む信号を濾波するためのデジタル装置であって、前記記号の各々は、複数の電圧レベルの１つに関連し、所定の電圧レベルに関連した各記号は、特徴的なパルス応答曲線有する、デジタル装置において、複数の前記記号を格納するための手段と、第１の時間間隔の間、前記パルス応答曲線を表すデータを格納するための第１の手段と、第２の時間間隔の間、前記パルス応答曲線を表すデータを格納するための第２の手段と、前記第１、及び第２の手段におけるデータの和をとるための手段と、からなるデジタル装置。１９．前記記号を格納するための手段が、前記記号のＮ個用の容量を有し、前記装置が、前記パルス応答曲線を表すデータを格納するためのＮ個の手段を含み、前記記号を格納するための前記手段の各々が、特定の時間間隔の間、Ｎ個のパルス応答曲線を表すデータを格納するように設計される、請求項１８に記載のデジタル装置。２０．デジタル値のシーケンスを含む信号を濾波する方法において、（ａ）前記デジタル値の各々に対して、パルス応答曲線を規定するステップと、（ｂ）Ｎ個の時間間隔の間、前記パルス応答曲線の各々を表す値を格納するステップと、（ｃ）前記値のうちＮ個を読むステップであって、そのように読まれた前記値の各々が、前記Ｎ個の時間間隔の１つの間の、パルス応答曲線の１つを表す、ステップと、（ｄ）そのように読まれたＮ個の値の和をとるステップと、を含む方法。２１．前記値の連続したグループに対して、ステップ(c)、及び(d)を繰り返すステップを更に含む、請求項２０に記載の方法。２２．一連の２進ビットを、複数の記号を含むデジタルシステムに翻訳するための装置であって、前記デジタルシステムが、前記記号の第１、及び第２のグループからなり、前記第１のグループにおける記号の後に、前記第２のグループにおける記号が続き、前記装置が、状態マシーンＲＯＭからなり、該状態マシーンＲＯＭは、入力レジスタの出力、及び状態レジスタの入力と出力に接続され、前記状態レジスタは、前記第１のグループにおける記号を表すデータを保持するように適応され、前記入力レジスタは、前記状態レジスタに格納されたデータにより表される記号から、前記第２のグループにおける記号への遷移を表すデータを保持するように適応されることを特徴とする装置。