JPH09320272A

JPH09320272A - 半導体記憶装置

Info

Publication number: JPH09320272A
Application number: JP8137158A
Authority: JP
Inventors: Kenzo Fukuda; 賢三福田
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1996-05-30
Filing date: 1996-05-30
Publication date: 1997-12-12

Abstract

(57)【要約】【課題】複数のビット線対それぞれと対応するプリチャ
ージ，バランス用のトランジスタ数を低減してこれらト
ランジスタの制限を緩和し、特性，信頼性の向上をはか
る。【解決手段】各バランサ回路２１〜２ｎを、ソース，ド
レインのうちの一方を第１，第２のビット線ＢＬｊ１，
ＢＬｊ２（ｊ＝１〜ｎ）と対応接続し他方を共通接続し
ゲートに制御信号ＥＱ１を受けるトランジスタＴ２１，
Ｔ２２を含む回路とする。プリチャージ回路３０を、バ
ランサ回路２１〜２ｎに対し１個、メモリセルアレイブ
ロックの形成領域外に設け、ソースに電源電位ＶＣＣを
受けゲートに制御信号ＥＱ２を受けドレインをトランジ
スタＴ２１，Ｔ２２のソース，ドレインの他方の共通接
続点と接続するトランジスタＴ３０を含む回路とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にビット線対を所定のタイミングで所定のレベル
にプリチャージ，バランスさせる手段を備えた半導体記
憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置、中でもスタティック型
の半導体記憶装置においては、対をなす第１及び第２の
ビット線に１つのメモリセルの第１及び第２のデータ入
出力端を接続し、この対をなす第１及び第２のビット線
（以下、必要に応じビット線対という）を通して、メモ
リセルに対するデータの書込み，読出しが行われる。ま
た、ダイナミック型の半導体記憶装置においては、１つ
のメモリセルと接続するビット線は１本であるが、他の
基準電位のビット線と組合せて１対とし、この１対のビ
ット線を通して、メモリセルに対するデータの書込み，
読出しを行うようにした例も多い。

【０００３】このような半導体記憶装置においては、メ
モリセルからデータを読出す場合、対をなす第１及び第
２のビット線（ダイナミック型の場合も含む）を所定の
タイミングで所定のレベルにプリチャージすると共に、
これら第１，第２のビット線の電位をバランスさせる、
プリチャージ回路及びバランサ回路を備えているのが一
般的である。以下、プリチャージ回路及びバランサ回路
を備えた半導体記憶装置の種々の例について説明する。

【０００４】図１１は従来のこの種の半導体記憶装置の
第１の例を示す回路図である。

【０００５】この第１の例の半導体記憶装置は，複数行
（ｍ行），複数列（ｎ列）にマトリクス状に配置された
スタティック型の複数のメモリセルＭ１１〜Ｍｍｎを含
むメモリセルアレイ１０と、メモリセルＭ１１〜Ｍｍｎ
の複数行それぞれと対応して設けられ対応する行のメモ
リセルを行単位で選択状態とする複数のワード線ＷＬ１
〜ＷＬｍと、メモリセルＭ１１〜Ｍｍｎの複数列それぞ
れと対応して設けられ対応する列のメモリセルの第１及
び第２のデータ入出力端と対応接続して選択状態のメモ
リセルのデータを伝達する複数の対をなす第１及び第２
のビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２
と、複数の対をなす第１及び第２のビット線ＢＬ１１，
ＢＬ１２〜ＢＬｎ１，ＢＬｎ２それぞれの間に接続し第
１の制御信号ＥＱ１に従ってオン，オフするトランジス
タＴ２０を備え対をなす第１，第２のビット線の電位を
所定のタイミングでバランスさせるバランサ回路２１ｘ
〜２ｎｘと、複数の対をなす第１及び第２のビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２それぞれと対応
接続し第２の制御信号ＥＱ２ｎに従ってオン，オフする
トランジスタＴ３１ｘ，Ｔ３２ｘを備えて対をなす第
１，第２のビット線を所定のタイミングで所定の電位
（例えば電源電位ＶＣＣ）にプリチャージするプリチャ
ージ回路３１〜３ｎと、複数のメモリセルＭＣ１１〜Ｍ
Ｃｍｎの複数例それぞれと対応して設けられ対応する列
の伝達されたデータを増幅して出力するセンス増幅器５
１〜５ｎと、列選択信号Ｙ１〜Ｙｎに従って対応する列
のデータをセンス増幅器に伝達するスイッチ回路４１〜
４ｎと、複数の対をなす第１，第２のビット線ＢＬ１
１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２それぞれと対応接続
するトランジスタＴ６１，Ｔ６２を備えメモリセルのデ
ータの読出し，書込み時に負荷として動作する負荷回路
６１〜６ｎと、書込み用のデータをスイッチ回路４１〜
４ｎを通して第１，第２のビット線ＢＬ１１，ＢＬ１２
〜ＢＬｎ１，ＢＬｎ２に供給するライト回路７０とを有
する構成となっている。

【０００６】この第１の例において、制御信号ＥＱ１
は、書込み（ライト）状態から読出し（リード）状態へ
の変化及びアドレス信号の変化のうちの一方を感知して
ワンショットパルスを発生する信号であり、このワンシ
ョットパルスの発生期間中、トランジスタＴ２０をオン
にして対をなす第１，第２のビット線ＢＬ１１，ＢＬ１
２〜ＢＬｎ１，ＢＬｎ２を同電位にバランスさせる。ま
た、制御信号ＥＱ２は、ライト状態からリード状態への
変化を感知してワンショットパルスを発生する信号であ
り、このワンショットパルスの発生期間中、トランジス
タＴ３１ｘ，Ｔ３２ｘをオンにして第１，第２のビット
線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２を電源電位
ＶＣＣレベルにプリチャージする。すなわち、メモリセ
ルのデータの読出し前に、第１，第２のビット線ＢＬ１
１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２のレベルを電源電位
ＶＣＣにバランスさせておく。

【０００７】なお、メモリセルＭＣ１１〜ＭＣｍｎの具
体的な回路例を図１２に示す。この回路は、トランジス
タＴ１〜Ｔ４によるＣＭＯＳ型のフリップフロップ回路
となっている。

【０００８】図１３は従来の半導体記憶装置の第２の例
のプリチャージ回路及びバランサ回路部分の回路図であ
る。

【０００９】この第２の例は、第１の例の制御信号ＥＱ
１，ＥＱ２を１つの制御信号ＥＱｘに統合し、この制御
信号ＥＱｘによりバランサ回路２１ｘ〜２ｎｘ及びプリ
チャージ回路３１〜３ｎを制御するようにしたものであ
る。

【００１０】図１４は従来の半導体記憶装置の第３の例
を示す回路図である。

【００１１】この第３の例は、第１の例におけるプリチ
ャージ回路３１〜３ｎのトランジスタＴ３１ｘ，Ｔ３２
ｘがＰチャネル型であったものをＮチャネル型のＴ３１
ｙ，Ｔ３２ｙに置き換えてプリチャージ回路３１ｘ〜３
ｎｘとし、かつその制御信号をＥＱ２のレベル反転信号
のＥＱ２＊とし、また、同様に負荷回路のトランジスタ
もＮチャネル型のＴ６１ｘ，Ｔ６２ｘとして負荷回路６
１ｘ〜６ｎｘとしたものである。この場合、トランジス
タＴ６１ｘ，Ｔ６２ｘのゲートは、これらトランジスタ
を常時オン状態とするため、電源電位ＶＣＣ供給端に接
続されている。

【００１２】この第３の例では、ビット線ＢＬ１１，Ｂ
Ｌ１２〜ＢＬｎ１，ＢＬｎ２のプリチャージ電位は電源
電位ＶＣＣに対してＮチャネル型のトランジスタＴ６１
ｘ，Ｔ６２ｘ，Ｔ３１ｙ，Ｔ３２ｙのしきい値電圧分だ
け低い電位であり、その分、動作の高速化が可能とな
る。

【００１３】図１５は従来の半導体記憶装置の第４の例
のプリチャージ回路及びバランサ回路部分の回路図であ
る。

【００１４】この第４の例は、第３の例における制御信
号ＥＱ１，ＥＱ２＊を統合してＥＱｙとし、この制御信
号ＥＱｙによりバランサ回路２１ｘ〜２ｎｘのトランジ
スタＴ２０を制御し、制御信号ＥＱｙのレベル反転信号
によりプリチャージ回路３１ｙ〜３ｎｙのトランジスタ
Ｔ３１ｙ，Ｔ３２ｙを制御するようにしたものでプリチ
ャージ回路３１ｙ〜３ｎｙには制御信号ＥＱｙのレベル
を反転させるためのインバータＩＶ３０が設けられてい
る。

【００１５】図１６は従来の半導体記憶装置の第５の例
を示す回路図である。

【００１６】この第５の例は、第２の例（図１３）にお
ける制御信号ＥＱｘに代えて、メモリセルＭＣ１１〜Ｍ
Ｃｍｎの複数例それぞれと対応する列選択信号Ｙ１〜Ｙ
ｎのレベル反転信号によって、バランサ回路及びプリチ
ャージ回路のトランジスタＴ２０，Ｔ３１ｘ，Ｔ３２ｘ
を制御するようにしたものであり、バランサ回路２１ｙ
〜２ｎｙそれぞれには、列選択信号Ｙ１〜Ｙｎのレベル
反転信号を生成するためのインバータＩＶ２０が設けら
れている。

【００１７】この第５の例では、選択された例のみ、第
１，第２のビット線のプリチャージ及びバランス動作が
行われるので、その充放電による消費電力が少なくな
る。

【００１８】図１７は従来の半導体記憶装置の第６の例
を示す回路図である。

【００１９】この第６の例は、第４の例（図１５）にお
ける制御信号ＥＱｙに代えて、メモリセルＭＣ１１〜Ｍ
Ｃｍｎの複数例それぞれと対応する列選択信号Ｙ１〜Ｙ
ｎのレベル反転信号によって、バランサ回路２１ｙ〜２
ｎｙ及びプリチャージ回路３１ｚ〜３ｎｚを制御するよ
うにしたものであり、バランサ回路２１ｙ〜２ｎｙそれ
ぞれには、列選択信号Ｙ１〜Ｙｎのレベル反転信号を生
成するためのインバータＩＶ２０が設けられている。

【００２０】この第６の例では、第１，第２のビット線
のプリチャージ電位は、電源電位ＶＣＣに対しＮチャネ
ルトランジスタのしきい値電圧分だけ低く、高速動作が
可能であり、しかも選択した列のみの第１，第２のビッ
ト線のプリチャージ，バランス動作となるので、消費電
力が少なくなる。

【００２１】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１及び第２のビット線をプリチャージ，
バランスさせるために、１列あたり少なくとも３個のト
ランジスタが必要であり、微細化が進展する環境下にあ
って、列間隔，ビット線間隔は狭くなる一方であるの
で、これらトランジスタを配置するためのスペース及び
配置位置が制限され、これらトランジスタのサイズ及び
形状が制限されて動作速度の向上、大容量化に伴うビッ
ト線の寄生容量，寄生抵抗の増大に対する動作速度の維
持，向上が困難であるという問題点、これらトランジス
タをビット線上の、特性上（例えば動作速度）最適な位
置に配置することが困難であり、特性の向上が困難であ
るという問題点、及びこれらトランジスタの他層との接
続のための適正なスペース，配置位置が得難く、接続上
の信頼度の低下が発生しやすいという問題点がある。

【００２２】また、プリチャージ回路が複数の対をなす
第１，第２のビット線（ビット線対）と対応して設けら
れているので、プリチャージ特性の向上対策、例えばプ
リチャージタイミング、電流駆動能力の調整，設定（高
速化、製造ばらつきに対する調整）等の手段が取りにく
いという問題点がある。

【００２３】本発明の第１の目的は、複数の対をなす第
１及び第２のビット線（ビット線対）それぞれと対応す
るプリチャージ，バランス用のトランジスタの数を低減
してこれらトランジスタのサイズ，形状，配置位置等の
制限を緩和し、特性及び信頼性の向上をはかることがで
きる半導体記憶装置を提供することにあり、第２の目的
は、プリチャージ特性の向上対策が取りやすくなる半導
体記憶装置を提供することにある。

【００２４】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数行，複数例に配置された複数のメモリセルの複
数列それぞれと対応して設けられ対応する列の選択状態
のメモリセルのデータを伝達する対をなす第１及び第２
のビット線からなる複数のビット線対と、これら複数の
ビット線対それぞれと対応して設けられソース，ドレイ
ンのうちの一方を対応するビット線対の第１及び第２の
ビット線と対応接続し他方を共通接続しゲートに第１の
制御信号を受けてオン，オフする第１及び第２のトラン
ジスタを備え所定のタイミングで前記第１及び第２のビ
ット線の電位をバランスさせる複数のバランサ回路と、
ソース，ドレインのうちの一方に所定の電位を受け他方
を前記複数のバランサ回路それぞれの第１及び第２のト
ランジスタのソース，ドレインのうちの他方と共通接続
しゲートに第２の制御信号を受けてオン，オフする第３
のトランジスタを備え所定のタイミングで前記第１及び
第２のトランジスタのソース，ドレインのうちの他方に
所定の電位を供給するプリチャージ回路とを有してい
る。また、プリチャージ回路を、複数行，複数列に配置
された複数のメモリセルと、これら複数のメモリセルの
複数行それぞれと対応して設けられ対応する行のメモリ
セルを行単位で選択状態とする複数のワード線と、前記
複数のメモリセルの複数列をそれぞれと対応して設けら
れ対応する列の選択状態のメモリセルのデータを伝達す
る対をなす第１及び第２のビット線からなる複数のビッ
ト線対とを含むメモリセルアレイブロックの形成領域の
外側領域に形成するようにして構成される。

【００２５】また、プリチャージ回路を、ソースに電源
電位を受けゲートに第２の制御信号を受けドレインを複
数のバランサ回路それぞれの第１及び第２のトランジス
タのソース，ドレインのうちの他方と接続するＰチャネ
ル型の第３のトランジスタを含み、前記第２の制御信号
の活性レベルの期間に前記第１及び第２のトランジスタ
のソース，ドレインのちの他方に前記電源電位を供給す
る回路とするか、ドレインに電源電位を受けゲートに第
２の制御信号を受けソースを複数のバランサ回路それぞ
れの第１及び第２のトランジスタのソース，ドレインの
うちの他方と接続するＮチャネル型の第３のトランジス
タを含み、前記第２の制御信号の活性レベルの期間に前
記第１及び第２のトランジスタのソース，ドレインのう
ちの他方に前記電源電位に対し前記第３のトランジスタ
のしきい値電圧分だけ低い電位を供給する回路として構
成される。

【００２６】また、プリチャージ回路を、ソース，ドレ
インのうちの一方に互いに異なる電源電位を受けゲート
に対応する制御信号を受けソース，ドレインの他方を共
通接続してバランサ回路の駆動端とする複数のトランジ
スタを含む回路として構成される。

【００２７】また、プリチャージ回路を、複数のトラン
ジスタと、これら複数のトランジスタそれぞれの活性，
非活性を制御してバランサ回路の電流駆動能力を制御す
る電流駆動能力制御手段とを含む回路とし、電流駆動能
力制御手段を、複数のトランジスタそれぞれと対応して
設けられ、所定の工程で切断可能なヒューズ素子として
構成される。

【００２８】また、複数のビット線対それぞれと対応し
て設けられ対応する列選択信号により対応するビット線
対とセンス増幅器との間の接続，非接続を制御する複数
のスイッチ回路を含み、複数のバランサ回路それぞれの
第１及び第２のトランジスタのゲートに、第２の制御信
号に代えて、前記対応する列選択信号から生成され前記
スイッチ回路を非接続とする期間に前記第１及び第２の
トランジスタを導通状態とする列対応制御信号を伝達す
るようにして構成される。

【００２９】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００３０】図１は本発明の第１の実施の形態を示す回
路図である。

【００３１】この第１の実施の形態が図１１に示された
従来の半導体記憶装置と相違する点は、バランサ回路２
１Ｘ〜２１ｎｘに代えて、対をなす第１及び第２のビッ
ト線（ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２）から
なる複数のビット線対それぞれと対応して、ソース，ド
レインのうちの一方を対応するビット線対の第１及び第
２のビット線それぞれと対応接続し他方を共通接続しゲ
ートに第１の制御信号ＥＱ１を受けてオン，オフするＰ
チャネル型の第１及び第２のトランジスタＴ２１，Ｔ２
２を備え所定のタイミングで対応するビット線対の第１
及び第２のビット線の電位をバランスさせる複数のバラ
ンサ回路２１〜２ｎを設け、プリチャージ回路３１〜３
ｎに代えて、ソースに電源電位ＶＣＣを受けドレインを
複数のバランサ回路２１〜２ｎそれぞれのトランジスタ
Ｔ２１，Ｔ２２のソース，ドレインのうちの他方と共通
接続しゲートに第２の制御信号ＥＱ２を受けてオン，オ
フする第３のトランジスタＴ３０を備え所定のタイミン
グで複数のバランサ回路２１〜２ｎそれぞれのトランジ
スタＴ２１，Ｔ２２のソース，ドレインのうちの他方に
電源電位ＶＣＣを供給するプリチャージ回路３０を、メ
モリセルＭＣ１１〜ＭＣｍｎ、ワード線ＷＬ１〜ＷＬｍ
及び対をなす第１及び第２のビット線ＢＬ１１，ＢＬ１
２〜ＢＬｎ１，ＢＬｎ２を含むメモリセルアレイ１０の
形成領域の外側領域に形成して設けた点にある。

【００３２】次に、この第１の実施の形態の動作につい
て、図２及び図３に示されたタイミング図を併せて参照
し説明する。

【００３３】まず、メモリセルＭＣ１１が選択されてそ
のリード動作が終わった後、同一ビット線ＢＬ１１，Ｂ
Ｌ１２上のメモリセルＭＣｍ１が選択され、リード状態
が接続される（ライト／リード信号ＷＲが高レベルのま
ま）図２の場合について説明する。ここで便宜上、メモ
リセルＭＣ１１にはビット線ＢＬ１１側が“０”レベル
（低レベル）、メモリセルＭＣｍ１には逆の“１”レベ
ル（高レベル）のデータが保持されているものとする。

【００３４】列選択信号Ｙ１及びワード線ＷＬ１〜ＷＬ
ｍが非選択レベルの期間（図２のｔ１）では、常時オン
状態にあるトランジスタＴ６１，Ｔ６２によってビット
線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２は電源電位
ＶＣＣレベルとなっており、また、アドレス信号ＡＤの
アドレス値の変化により、対をなす第１，第２のビット
線はバランスしている。

【００３５】ワード線ＷＬ１及び列選択信号Ｙ１により
メモリセルＭＣ１１が選択されると（図２のｔ２）、ビ
ット線ＢＬ１１からメモリセルＭＣ１１内に電流が流れ
込み、ビット線ＢＬ１１は低レベルとなり、一方、ビッ
ト線ＢＬ１２は電源電位ＶＣＣのままである（図２−ｔ
３）。このビット線ＢＬ１１，ＢＬ１２の差電位をセン
ス増幅器５１で増幅し外部へ出力する。

【００３６】次にメモリセルＭＣｍ１を選択するため、
アドレス信号ＡＤのアドレス値が変化すると（図２のｔ
４）、これを検知して制御信号ＥＱ１に活性レベル（低
レベル）のワンショットパルスが発生する。このワンシ
ョットパルスの発生期間中（図２のｔ５）、トランジス
タＴ２１，Ｔ２２はオン状態となりビット線ＢＬ１１，
ＢＬ１２はバランスされ、かつトランジスタＴ６１，Ｔ
６２によって電源電位ＶＣＣレベルとなる（図２のｔ
６）。このビット線ＢＬ１１，ＢＬ１２のバランス後、
列選択信号Ｙ１は選択レベルのままでワード線ＷＬｍが
選択レベルとなり、メモリセルＭＣｍ１が選択される
と、今度はビット線ＢＬ１２が低レベル、ビット線ＢＬ
１１は電源電位ＶＣＣのままとなり（図２のｔ７）、ビ
ット線ＢＬ１１，ＢＬ１２の差電位がセンス増幅器５１
で増幅され、外部へ出力される。

【００３７】次に、メモリセルＭＣ１１が選択されてそ
のライト動作が終わった後、メモリセルＭＣｍ１が選択
されてリード状態になる（ＷＲがＭＣ１１選択時低レベ
ル，ＭＣｍ１選択時高レベル）図３の場合について説明
する。ここで便宜上、メモリセルＭＣｍ１に“１”レベ
ルのデータが保持されているものとする。

【００３８】列選択信号Ｙ１及びワード線ＷＬ１〜ＷＬ
ｍが非選択レベルの期間では、図２の場合と同様に、ビ
ット線ＢＬ１１，ＢＬ１２は電源電位レベルにバランス
している。

【００３９】列選択信号Ｙ１及びワード線ＷＬ１により
メモリセルＭＣ１１が選択されると（図３−ｔ１）、ラ
イト回路７０に出力信号によって、ビット線ＢＬ１１か
らライト回路７０の出力信号によって、ビット線ＢＬ１
１からライト回路７０に電流が流れ込み、ビット線ＢＬ
１１はＶＳＳレベルの低レベル、ビット線ＢＬ１２は電
源電位ＶＣＣのままとなり、メモリセルＭＣ１１への書
込みが行われる（図３のｔ２）。

【００４０】次にメモリセルＭＣｍ１を選択するために
アドレス信号ＡＤのアドレス値が変化し、このメモリセ
ルＭＣｍ１の保持データを読出すためにライト／リード
信号ＷＲが高レベルへ変化すると（図３のｔ３）、制御
信号ＥＱ１にはアドレス値の変化の検知により、また制
御信号ＥＱ２にはライト状態からリード状態への変化を
検知により、それぞれ活性レベル（低レベル）のワンシ
ョットパルスが発生する。その結果、トランジスタＴ２
１，Ｔ２２，Ｔ３０がオン状態となり、プリチャージ回
路３０からビット線ＢＬ１１に電流が流れ込み、ビット
線ＢＬ１１は急速に電源電位ＶＣＣレベルとなりかつビ
ット線ＢＬ１１，１２は電源電位レベルにバランスする
（図３のｔ５）。

【００４１】このビット線ＢＬ１１，ＢＬ１２のプリチ
ャージ及びバランス後、ワード線ＷＬｍによりメモリセ
ルＭＣｍ１が選択されると、今度はビット線ＢＬ１２が
低レベルとなり、以下図２の場合と同様にしてＭＣｍ１
の保持データが外部へ出力される。

【００４２】この第１の実施の形態においては、対をな
す第１及び第２のビット線（ＢＬ１１，ＢＬ１２〜ＢＬ
ｎ１，ＢＬｎ２）からなる複数ビット線対それぞれと対
応して、２個のトランジスタＴ２１，Ｔ２２からバラン
サ回路（２１〜２ｎ）を配置するだけで済み、かつプリ
チャージ回路３０は、これら複数のビット線対に対し１
つで済み、しかもこのプリチャージ回路３０は、メモリ
セルアレイ１０，ワード線ＷＬ１〜ＷＬｍ，ビット線Ｂ
Ｌ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２を含むメモリセ
ルアレイブロックの形成領域の外側の領域に形成されて
いるので、複数のビット線対それぞれに配置されるプリ
チャージ，バランス用のトランジスタの数を従来の半導
体記憶装置の２／３とすることができ、その分、これら
トランジスタのサイズ及び形状、配置位置等も緩和する
ことができ、特性の向上、信頼性の向上をはかることが
できる。

【００４３】なお、この第１の実施の形態において、制
御信号ＥＱ１をアドレス信号ＡＤのアドレス値の変化、
ライト状態からリード状態への変化に応じて活性レベル
（低レベル）のワンショットパルスを発生する信号と
し、制御信号ＥＱ２をライト状態からリード状態への変
化に応じて活性レベル（低レベル）のワンショットパル
スを発生する信号としたが、これら制御信号ＥＱ１，Ｅ
Ｑ２には、この半導体記憶装置の外部からのライトイネ
ーブル信号又はライト／リード信号、チップイネーブル
信号、アドレス信号のアドレス値の変化等に同期して生
成された様々な信号、及びこれらを元に生成された信号
を利用することができ、また、１つの信号とすることも
できる。ただし、プリチャージ回路３０によりビット線
ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２をプリチャー
ジする期間には、バランサ回路２１〜２ｎのトランジス
タＴ２１，Ｔ２２をオン状態とする必要がある。

【００４４】図４は本発明の第２の実施の形態のプリチ
ャージ回路部分の回路図である。なお、その他の部分は
図１に示された回路と同様である。

【００４５】この第２の実施の形態のプリチャージ回路
３０ａは、ソースに電源電位ＶＣＣ１を受けゲートに制
御信号ＥＱ２ａを受けるＰチャネル型のトランジスタＴ
３１と、ソースに電源電位ＶＣＣ１とは異なる電源電位
ＶＣＣ２を受けゲートに制御信号ＥＱ２ｂを受けドレイ
ンをトランジスタＴ３１のドレインと接続してこれらド
レインをバランサ回路２１〜２ｎのトランジスタＴ２
１，２２のソース，ドレインのうち他方の共通接続点と
接続するＰチャネル型のトランジスタＴ３２とを備えた
構成となっている。

【００４６】この第２の実施の形態においては、制御信
号ＥＱ２ａ，ＥＱ２ｂを例えば内部回路の動作タイミン
グに応じた信号とすることにより、トランジスタＴ３
１，Ｔ３２によるビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ
１，ＢＬｎ２のプリチャージを、内部回路の動作タイミ
ングに応じた信号とすることにより、トランジスタＴ３
１，Ｔ３２によるビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ
１，ＢＬｎ２のプリチャージを、内部回路の動作タイミ
ングに応じて行うことができ、かつ、これらビット線を
異なる電位にプリチャージすることができるので、動作
速度を含む種々の特性の向上をはかることができる。こ
こで、トランジスタＴ３１，Ｔ３２の電流駆動能力をト
ランジスタＴ６１，Ｔ６２より十分大きくすることによ
り、ビット線のプリチャージ電位及びプリチャージタイ
ミングを、強制的にプリチャージ回路３０ａにより制御
できる。ただし、プリチャージ回路３０ａによるビット
線のプリチャージ期間は、バランサ回路２１〜２ｎのト
ランジスタＴ２１，２２をオン状態にしておく必要があ
る。

【００４７】なお、この第２の実施の形態においては、
電源電位をＶＣＣ１，ＶＣＣ２、制御信号をＥＱ２ａ，
ＥＱ２ｂとし、トランジスタＴ３１，Ｔ３２を用いた回
路例について説明したが、本発明はこれらに限定される
ものではなく、周辺回路等からの複数の信号により制御
されて異なる複数の電位をバランサ回路に供給する回路
であればよい。

【００４８】図５は本発明の第３の実施の形態のプリチ
ャージ回路部分の回路図である。なお、その他の部分は
図１に示された回路と同様である。

【００４９】この第３の実施の形態のプリチャージ回路
３０ｂは、ソースに共に電源電位ＶＣＣを受け、ゲート
に共に制御信号ＥＱ２を受け互いに異なる電流駆動能力
をもつＰチャネル型のトランジスタＴ３１，Ｔ３２と、
一端をそれぞれトランジスタＴ３１，Ｔ３２のドレイン
と対応接続し他端を共にバランサ回路２１〜２ｎのトラ
ンジスタ回路２１〜２ｎのトランジスタＴ２１，Ｔ２２
のソース，ドレインのうちの他方の共通接続点と接続す
るレーザー等で切断可能なヒューズＦ３１，Ｆ３２とを
備えた構成となっている。

【００５０】この第３の実施の形態においては、ウェハ
ー等の状態でヒューズＦ３１，Ｆ３２を切断，非切断状
態とすることにより、例えば、ヒューズＦ３１のみを切
断することによりトランジスタＴ３２の駆動能力、ヒュ
ーズＦ３２のみを切断することによりトランジスタＴ３
１の駆動能力、ヒューズＦ３１，Ｆ３２を共に非切断す
ることによりトランジスタＴ３１，Ｔ３２を合せた駆動
能力のプリチャージ回路３０ｂを得ることができる。す
なわち、プリチャージ回路３０ｂによるバランサ回路２
１〜２ｎ、従ってビット線ＢＬ１１，ＢＬ１２〜ＢＬ
１，ＢＬｎ２の駆動能力を調整することができるので、
製造ばらつきや変動等を抑えることができ、特性の向上
をはかることができる。

【００５１】なお、この第３の実施の形態においては、
ヒューズＦ３１，Ｆ３２及びトランジスタＴ３１，Ｔ３
２による回路例について説明したが、これに限定される
ものではなく、電流駆動能力が調整可能なプリチャージ
回路出あればよい。また、これら第２，第３の実施の形
態による特性の向上ができるようになったのは、プリチ
ャージ回路の数が少なくなったことのほか、この回路が
メモリセルアレイブロックの外側の領域に形成され、そ
のスペース上の制限が更に緩和されたためであり、この
ことで各ビット線対形成領域内にはバランサ回路だけを
設ければよいことになる。

【００５２】図６は本発明の第４の実施の形態を示す回
路図である。

【００５３】この第４の実施の形態は、図１４に示され
た従来の半導体記憶装置に本発明を適用したものであ
り、バランサ回路２１ｘ〜２ｎｘに代えて、図１に示さ
れた第１の実施の形態のサランサ回路２１〜２ｎを設
け、プリチャージ回路３１ｘ〜３ｎｘに代えて、ドレイ
ンに電源電位ＶＣＣを受けゲートに制御信号ＥＱ２のレ
ベル反転信号ＥＱ２＊を受けソースをバランサ回路２１
〜２ｎのトランジスタＴ２１，Ｔ２２のソース，ドレイ
ンのうちの他方の共通接続点と接続するＮチャネル型の
トランジスタＴ３０ａを含み、制御信号ＥＱ２＊が活性
レベル（高レベル）のとき、バランサ回路２１〜２ｎを
介してビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ
２を電源電位ＶＣＣに対してトランジスタＴ３０ａのし
きい値電圧分だけ低い電位にプリチャージするプリチャ
ージ回路３０ｃを、メモリセルアレイ１０，ワード線Ｗ
Ｌ１〜ＷＬｍ及びビット線ＢＬ１１，ＢＬ１２〜ＢＬｎ
１，ＢＬｎ２を含むメモリセルアレイブロックの形成領
域の外側の領域に形成して設けたものである。

【００５４】この第４の実施の形態においては、ビット
線ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２のプリチャ
ージ電位が、電源電位ＶＣＣに対しトランジスタＴ３０
ａのしきい値電圧分だけ低いことを除き、その動作及び
効果は基本的には第１の実施の形態と同様であるので、
これ以上の説明は省略する。

【００５５】図７は本発明の第５の実施の形態のプリチ
ャージ回路部分の回路図であり、その他の部分は図６に
示された回路と同様である。

【００５６】この第５の実施の形態においては、プリチ
ャージ回路３０ｄのトランジスタＴ３３，Ｔ３４がＮチ
ャネル型となっており、ビット線ＢＬ１１，ＢＬ１２〜
ＢＬｎ１，ＢＬｎ２のプリチャージ電位が、電源電位Ｖ
ＣＣ１，ＶＣＣ２に対してトランジスタＴ３３，Ｔ３４
のしきい値電圧分だけ低くなるほかは、その動作及び効
果は基本的には第２の実施の形態と同様であるので、こ
れ以上の説明は省略する。

【００５７】図８は本発明の第６の実施の形態のプリチ
ャージ回路部分の回路図であり、その他の部分は図６に
示された回路と同様である。

【００５８】この第５の実施の形態においては、プリチ
ャージ回路３０ｅのトランジスタＴ３３，Ｔ３４がＮチ
ャネル型となっており、ビット線ＢＬ１１，ＢＬ１２〜
ＢＬｎ１，ＢＬｎ２のプリチャージ電位が、電源電位Ｖ
ＣＣに対してトランジスタＴ３３，Ｔ３４のしきい値電
圧分だけ低くなるほかは、その動作及び効果は基本的に
は第３の実施の形態と同様であるので、これ以上の説明
は省略する。

【００５９】図９は本発明の第７の実施の形態を示す回
路図である。

【００６０】この第７の実施の形態は図１６に示された
従来の半導体記憶装置に本発明を適用したものであり、
複数のバランサ回路それぞれのトランジスタＴ２１，Ｔ
２２のゲートが対応する列選択信号（Ｙ１〜Ｙｎ）のレ
ベル反転信号で駆動され、対応する列選択信号（Ｙ１〜
Ｙｎ）のレベルを反転するインバータＩＶ２０を含んで
バランサ回路２１ａ〜２ｎａとなっているほかは図１に
示された第１の実施の形態と同様である。

【００６１】この第７の実施の形態においても、その動
作及び効果は、基本的には第１の実施の形態と同様であ
る。

【００６２】また、プリチャージ回路に第２及び第３の
実施の形態のプリチャージ回路３０ａ，３０ｂを適用す
ることができる。

【００６３】図１０は本発明の第８の実施の形態を示す
回路図である。

【００６４】この第７の実施の形態は図１７に示された
従来の半導体記憶装置に本発明を適用したものであり、
複数のバランサ回路２１ａ〜２ｎａは図９の回路と同じ
であり、プリチャージ回路３０ｃは図６の回路と同じで
ある。

【００６５】この第８の実施の形態においても、その動
作及び効果は基本的には第１の実施の形態と同様であ
る。また、プリチャージ回路に、第５，第６の実施の形
態のプリチャージ回路３０ｄ，３０ｅを適用することが
できる。

【００６６】

【発明の効果】以上説明したように本発明は、複数のビ
ット線対それぞれ対応して２個のトランジスタからなる
バランサ回路を設け、これら複数のバランサ回路を１つ
のプリチャージ回路で駆動して複数のビット線対をプリ
チャージ，バランスさせる構成とすることにより、複数
のビット線対それぞれと対応するプリチャージ，バラン
ス用のトランジスタの数を従来例のほぼ２／３に低減す
ることができるので、その分、これらトランジスタのサ
イズ，形状、配置位置等の制限を緩和することができ、
従って、特性の向上、信頼性の向上をはかることができ
る効果がある。

【００６７】また、複数のビット線対に対して１個設け
られたプリチャージ回路を、メモリセルアレイ，複数の
ワード線及び複数のビット線対を含むメモリセルアレイ
ブロックの形成領域の外側の領域に形成する構成とする
ことにより、プリチャージ回路及びバランサ回路のスペ
ース上の制限が更に緩和されるので、更に上記効果を助
長することができるほか、プリチャージ回路の回路構成
の変形、調整機能等の回路的工夫がとりやすくなってプ
リチャージ電位、プリチャージタイミング、電流駆動能
力等の調整、設定が容易となり、種々の特性の向上をは
かることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図であ
る。

【図２】図１に示された第１の実施の形態の動作に説明
するための各部信号の第１のタイミング図である。

【図３】図１に示された第１の実施の形態の動作を説明
するための各部信号の第２のタイミング図である。

【図４】本発明の第２の実施の形態のプリチャージ回路
部分の回路図である。

【図５】本発明の第３の実施の形態のプリチャージ回路
部分の回路図である。

【図６】本発明の第４の実施の形態を示す回路図であ
る。

【図７】本発明の第５の実施の形態のプリチャージ回路
部分の回路図である。

【図８】本発明の第６の実施の形態のプリチャージ回路
部分の回路図である。

【図９】本発明の第７の実施の形態を示す回路図であ
る。

【図１０】本発明の第８の実施の形態を示す回路図であ
る。

【図１１】従来の半導体記憶装置の第１の例を示す回路
図である。

【図１２】図１１に示された半導体記憶装置のメモリセ
ルの具体例を示す回路図である。

【図１３】従来の半導体記憶装置の第２の例のプリチャ
ージ，バランサ回路部分の回路図である。

【図１４】従来の半導体記憶装置の第３の例を示す回路
図である。

【図１５】従来の半導体記憶装置の第４の例のプリチャ
ージ，バランサ回路部分の回路図である。

【図１６】従来の半導体記憶装置の第５の例を示す回路
図である。

【図１７】従来の半導体記憶装置の第６の例を示す回路
図である。

【符号の説明】

１０メモリセルアレイ２１〜２ｎ，２１ａ〜２ｎａ，２１ｘ〜２ｎｘ，２１ｙ
〜２ｎｙバランサ回路３０，３０ａ〜３０ｅ，３１〜３ｎ，３１ｘ〜３ｎｘ，
３１ｙ〜３ｎｙ，３１ｚ〜３ｎｚプリチャージ回路４１〜４ｎスイッチ回路５１〜５ｎセンス増幅器６１〜６ｎ，６１ｘ〜６ｎｘ負荷回路７０ライト回路ＢＬ１１，ＢＬ１２〜ＢＬｎ１，ＢＬｎ２ビット線ＭＣ１１〜ＭＣｍｎメモリセルＷＬ１〜ＷＬｍワード線

Claims

【特許請求の範囲】

【請求項１】複数行，複数例に配置された複数のメモ
リセルの複数列それぞれと対応して設けられ対応する列
の選択状態のメモリセルのデータを伝達する対をなす第
１及び第２のビット線からなる複数のビット線対と、こ
れら複数のビット線対それぞれと対応して設けられソー
ス，ドレインのうちの一方を対応するビット線対の第１
及び第２のビット線と対応接続し他方を共通接続しゲー
トに第１の制御信号を受けてオン，オフする第１及び第
２のトランジスタを備え所定のタイミングで前記第１及
び第２のビット線の電位をバランスさせる複数のバラン
サ回路と、ソース，ドレインのうちの一方に所定の電位
を受け他方を前記複数のバランサ回路それぞれの第１及
び第２のトランジスタのソース，ドレインのうちの他方
と共通接続しゲートに第２の制御信号を受けてオン，オ
フする第３のトランジスタを備え所定のタイミングで前
記第１及び第２のトランジスタのソース，ドレインのう
ちの他方に所定の電位を供給するプリチャージ回路とを
有することを特徴とする半導体記憶装置。
【請求項２】プリチャージ回路を、複数行，複数列に
配置された複数のメモリセルと、これら複数のメモリセ
ルの複数行をそれぞれと対応して設けられ対応する行の
メモリセルを行単位で選択状態とする複数のワード線
と、前記複数のメモリセルの複数列それぞれと対応して
設けられ対応する列の選択状態のメモリセルのデータを
伝達する対をなす第１及び第２のビット線からなる複数
のビット線対とを含むメモリセルアレイブロックの形成
領域の外側領域に形成するようにした請求項１記載の半
導体記憶装置。
【請求項３】プリチャージ回路を、ソースに電源電位
を受けゲートに第２の制御信号を受けドレインを複数の
バランサ回路それぞれの第１及び第２のトランジスタの
ソース，ドレインのうちの他方と接続するＰチャネル型
の第３のトランジスタを含み、前記第２の制御信号の活
性レベルの期間に前記第１及び第２のトランジスタのソ
ース，ドレインのちの他方に前記電源電位を供給する回
路とした請求項１記載の半導体記憶装置。
【請求項４】プリチャージ回路を、ドレインに電源電
位を受けゲートに第２の制御信号を受けソースを複数の
バランサ回路それぞれの第１及び第２のトランジスタの
ソース，ドレインのうちの他方と接続するＮチャネル型
の第３のトランジスタを含み、前記第２の制御信号の活
性レベルの期間に前記第１及び第２のトランジスタのソ
ース，ドレインのうちの他方に前記電源電位に対し前記
第３のトランジスタのしきい値電圧分だけ低い電位を供
給する回路とした請求項１記載の半導体記憶装置。
【請求項５】プリチャージ回路を、ソース，ドレイン
のうちの一方に互いに異なる電源電位を受けゲートに対
応する制御信号を受けソース，ドレインの他方を共通接
続してバランサ回路の駆動端とする複数のトランジスタ
を含む回路とした請求項１記載の半導体記憶装置。
【請求項６】プリチャージ回路を、複数のトランジス
タと、これら複数のトランジスタそれぞれの活性，非活
性を制御してバランサ回路の電流駆動能力を制御する電
流駆動能力制御手段とを含む回路とした請求項１記載の
半導体記憶装置。
【請求項７】電流駆動能力制御手段を、複数のトラン
ジスタそれぞれと対応して設けられ、所定の工程で切断
可能なヒューズ素子とした請求項６記載の半導体記憶装
置。
【請求項８】複数のビット線対それぞれと対応して設
けられ対応する列選択信号により対応するビット線対と
センス増幅器との間の接続，非接続を制御する複数のス
イッチ回路を含み、複数のバランサ回路それぞれの第１
及び第２のトランジスタのゲートに、第２の制御信号に
代えて、前記対応する列選択信号から生成され前記スイ
ッチ回路を非接続とする期間に前記第１及び第２のトラ
ンジスタを導通状態とする列対応制御信号を伝達するよ
うにした請求項１記載の半導体記憶装置。