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KR100320440B1 - 반도체 메모리 장치의 비트 라인 프리차지 회로 - Google Patents

반도체 메모리 장치의 비트 라인 프리차지 회로 Download PDF

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KR100320440B1 KR1019990067713A KR19990067713A KR100320440B1 KR 100320440 B1 KR100320440 B1 KR 100320440B1 KR 1019990067713 A KR1019990067713 A KR 1019990067713A KR 19990067713 A KR19990067713 A KR 19990067713A KR 100320440 B1 KR100320440 B1 KR 100320440B1
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Abstract

본 발명은 단위 어레이의 확대에 따라 발생되는 저항 및 기생 커패시턴스에 의한 비트 라인 프리차지 특성 저하를 막을 수 있도록한 반도체 메모리 장치의 비트 라인 프리차지 회로에 관한 것으로, 비트 라인 페어들이 길게 확장되어 단위 셀들의 개수가 증가된 임의의 제 1 단위 어레이와 그에 이웃한 제 2 단위 어레이;상기 제 1 단위 어레이를 임의의 위치에서 분리하여 구성되는 제 1 단위 어레이 블록A와 제 2 단위 어레이 블록B;상기 제 2 단위 어레이를 임의의 위치에서 분리하여 구성되는 제 2 단위 어레이 블록A와 제 2 단위 어레이 블록B;상기 제 1 단위 어레이 블록B와 제 2 단위 어레이 블록A의 사이에 구성되어 제 1 비트라인 프리차지 인에이블 신호가 인가되는 제 1 프리차지 블록;상기 제 1 단위 어레이 블록A와 제 2 단위 어레이 블록B의 사이에 구성되어 제 2 비트라인 프리차지 인에이블 신호가 인가되는 제 2 프리차지 블록;제 2 단위 어레이 블록A와 제 2 단위 어레이 블록B의 사이에 구성되어 제 3 비트라인 프리차지 인에이블 신호가 인가되는 제 3 프리차지 블록을 포함하여 구성된다.

Description

반도체 메모리 장치의 비트 라인 프리차지 회로{Circuit for precharging bit line in semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 단위 어레이의 확대에 따라 발생되는 저항 및 기생 커패시턴스에 의한 비트 라인 프리차지 특성 저하를 막을 수 있도록한 반도체 메모리 장치의 비트 라인 프리차지 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리 장치의 비트라인 프리차지 회로에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 메모리 장치의 어레이 구성 및 단위 어레이간의 상세 구성도이고, 도 2는 종래 기술의 비트 라인 프리 차지 회로의 상세 구성도이다.
종래 기술의 비트 라인 프리 차지 방식은 어레이를 구성하는 단위 어레이(unit array)들 사이에 구성되는 센스 앰프 블록과 인접하여 구성된다.
경우에 따라서는 센스 앰프 블록당 1~2개의 프리 차지 회로가 구성된다.
도 1은 64M bit SDRAM 어레이를 예로 한 것으로, 비트 라인 페어(Bit line pair)가 복수개 포함되는 임의의 제 1 단위 어레이(11)와, 그에 이웃한 단위 어레이(12)의 사이에 센스 앰프 블록(13)과 비트 라인 프리차지 인에이블 신호에 의해인에이블되는 비트 라인 프리 차지 회로(14)가 구성된다.
상기 비트 라인 프리 차지 회로(14)는 도 2에서와 같이, 비트 라인 프리차지 인에이블 신호가 게이트에 입력되는 3개의 NMOS 트랜지스터(21)(22)(23)로 구성되는데, 먼저, 하나의 NMOS 트랜지스터(23)가 각각 비트 라인(B/L),/비트 라인(/B/L)에 각각 소오스/드레인이 연결되고, 다른 두개의 NMOS 트랜지스터(21)(22)는 서로 직렬 연결되어 NMOS 트랜지스터(21)의 소오스가 비트 라인(B/L)에 연결되고 NMOS 트랜지스터(22)의 드레인이 /비트 라인(/B/L)에 연결 구성된다.
이와 같은 구성을 갖는 종래 기술의 반도체 메모리 장치의 비트 라인 프리차지 동작은 다음과 같다.
도 3은 종래 기술의 반도체 메모리 장치의 동작 파형도이다.
종래 기술의 반도체 메모리 장치는 액티브 되어 있는 뱅크에 대하여 프리차지 명령이 입력되면 비트 라인 프리 차지 회로가 활성화되어 단위 어레이의 해당 뱅크를 1/2 VDL로 프리 차지시킨다.
여기서, 프리 차지 회로는 좌우 단위 어레이의 비트 라인을 프리 차지시킨다.
이와 같은 종래 기술의 반도체 메모리 장치는 면적 축소를 통한 고집적화를 위하여 단위 어레이를 크게 만든다.
도 4a는 단위 어레이의 확대전의 구성도이고, 도 4b는 단위 어레이의 확대후의 구성도이다. 그리고 도 5는 단위 어레이의 확대 전후의 비트 라인 프리 차지 동작 파형도이다.
도 4a에서와 같은 단위 어레이를 갖는 반도체 메모리 장치의 고집적화를 위하여 단위 어레이를 확장시키는 방법이 적용된다.
비트 라인 페어(Bit line pair)가 복수개 포함되는 임의의 제 1 단위 어레이(41)와, 그에 이웃한 단위 어레이(42)의 사이에 센스 앰프 블록(43)과 비트 라인 프리차지 인에이블 신호에 의해 인에이블되는 비트 라인 프리 차지 회로(44)으로 구성되는 셀 어레이를 도 4b에서와 같이, 비트 라인과 /비트 라인을 확대하여 셀들을 더 구성하는 것이다.
즉, 더욱 확장된 비트 라인 페어(Bit line pair)가 복수개 포함되는 임의의 제 1 단위 어레이(41a)와, 그에 이웃한 단위 어레이(42a)의 사이에 센스 앰프 블록(43)과 비트 라인 프리차지 인에이블 신호에 의해 인에이블되는 비트 라인 프리 차지 회로(44)가 구성된다.
여기서, 비트 라인 페어의 확장에 따른 센스 앰프 블록(43),비트 라인 프리차지 회로(44)의 변화는 없다.
이 경우에는 소자의 고집적화는 이룰 수 있으나 비트 라인 및 /비트 라인의 길이가 길어지는 것에 의한 저항 증가 및 기생 커패시턴스의 증대를 고려해야 한다.
즉, 도 5에서와 같이, 확대전의 비트라인 프리차지 시간에 비하여 확대후의 비트라인 프리차지 시간이 일정 크기의 지연 시간을 갖는다.
이와 같은 종래 기술의 반도체 메모리 장치는 다음과 같은 문제가 있다.
비트 라인의 길이가 길어짐에 따라 저항 및 기생 커패시턴스가 증가하여 비트 라인의 프리 차지 특성이 저하된다.
이는 어레이 AC 파라메터인 tRP(RAS 프리 차지 타임)의 열화가 발생한다.
이와 같은 문제들은 소자의 동작 특성을 저하시켜 소자의 신뢰성을 저하시킨다.
이와 같은 문제를 억제하기 위하여 센스 앰프 블록을 더 구성하는 경우에는 센스 앰프 블록이 차지하는 면적이 커져 소자의 고집적화에 불리하다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 장치의 문제를 해결하기 위한 것으로, 단위 어레이의 확대에 따라 발생되는 저항 및 기생 커패시턴스에 의한 비트 라인 프리차지 특성 저하를 막을 수 있도록한 반도체 메모리 장치의 비트 라인 프리차지 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 메모리 장치의 어레이 구성 및 단위 어레이간의 상세 구성도
도 2는 종래 기술의 비트 라인 프리 차지 회로의 상세 구성도
도 3은 종래 기술의 반도체 메모리 장치의 동작 파형도
도 4a는 단위 어레이의 확대전의 구성도
도 4b는 단위 어레이의 확대후의 구성도
도 5는 단위 어레이의 확대 전후의 비트 라인 프리 차지 동작 파형도
도 6은 본 발명에 따른 단위 어레이 확대후의 구성도
도 7a내지 도 7c는 본 발명에 따른 비트 라인 프리차지 회로의 구성도
도 8은 본 발명에 따른 반도체 메모리 장치의 동작 파형도
도 9는 본 발명에 따른 단위 어레이 확대 전후의 비트 라인 프리 차지 동작 파형도
도면의 주요 부분에 대한 부호의 설명
61. 센스 앰프 및 칼럼 선택 회로 62. 제 1 프리차지 블록
63. 제 2 프리차지 블록 64. 제 3 프리차지 블록
65a. 제 1 단위 어레이 블록A 65b. 제 1 단위 어레이 블록B
66a. 제 2 단위 어레이 블록A 66b. 제 2 단위 어레이 블록B
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 비트 라인 프리차지 회로는 비트 라인 페어들이 길게 확장되어 단위 셀들의 개수가 증가된 임의의 제 1 단위 어레이와 그에 이웃한 제 2 단위 어레이;상기 제 1 단위 어레이를 임의의 위치에서 분리하여 구성되는 제 1 단위 어레이 블록A와 제 2 단위 어레이 블록B;상기 제 2 단위 어레이를 임의의 위치에서 분리하여 구성되는 제 2 단위 어레이 블록A와 제 2 단위 어레이 블록B;상기 제 1 단위 어레이 블록B와 제 2 단위 어레이 블록A의 사이에 구성되어 제 1 비트라인 프리차지 인에이블 신호가 인가되는 제 1 프리차지 블록;상기 제 1 단위 어레이 블록A와 제 2 단위 어레이블록B의 사이에 구성되어 제 2 비트라인 프리차지 인에이블 신호가 인가되는 제 2 프리차지 블록;제 2 단위 어레이 블록A와 제 2 단위 어레이 블록B의 사이에 구성되어 제 3 비트라인 프리차지 인에이블 신호가 인가되는 제 3 프리차지 블록을 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 회로에 관하여 상세히 설명하면 다음과 같다.
도 6은 본 발명에 따른 단위 어레이 확대후의 구성도이고, 도 7a내지 도 7c는 본 발명에 따른 비트 라인 프리차지 회로의 구성도이다.
본 발명은 메모리 어레이 구성시에 면적 축소를 위하여 단위 어레이를 확대하기 위한 프리 차지 특성의 열화를 방지하기 위한 것이다.
도 6에서와 같이, 비트 라인 페어(Bit line pair)가 복수개 포함되는 임의의 제 1 단위 어레이와, 그에 이웃한 단위 어레이를 예로 하여 어레이를 확장하는 경우의 구성을 나타낸 것이다.
여기서, 제 1,2 단위 어레이 사이에는 센스 앰프 및 칼럼 선택 회로(61)가 구성된다.
먼저, 제 1 단위 어레이를 1/3 또는 2/3 또는 1/2 정도의 위치에서 분리하여 제 1 단위 어레이 블록A(65a)와 제 2 단위 어레이 블록B(65b)으로 구성하고, 제 2 단위 어레이를 임의의 위치에서 분리하여 제 2 단위 어레이 블록A(66a)와 제 2 단위 어레이 블록B(66b)으로 구성한다.
그리고 센스 앰프 및 칼럼 선택 회로(61)가 구성된 제 1 단위 어레이블록B(65b)와 제 2 단위 어레이 블록A(66a)사이에는 제 1 비트라인 프리차지 인에이블 신호가 인가되는 제 1 프리차지 블록(62)이 구성되고, 제 1 단위 어레이 블록A(65a)와 제 2 단위 어레이 블록B(65b)의 사이에는 제 2 비트라인 프리차지 인에이블 신호가 인가되는 제 2 프리차지 블록(63)이 구성되고, 제 2 단위 어레이 블록A(66a)와 제 2 단위 어레이 블록B(66b)의 사이에는 제 3 비트라인 프리차지 인에이블 신호가 인가되는 제 3 프리차지 블록(64)이 구성된다.
상기 제 1,2,3 프리차지 블록(62)(63)(64)들은 다음과 같이 구성된다.
먼저, 도 7a에서와 같이, 비트 라인 프리차지 인에이블 신호가 게이트에 입력되는 3개의 NMOS 트랜지스터(71)(72)(73)로 구성되는데, 먼저, 비트 라인 등화(Equalization)회로 역할을 하는 하나의 NMOS 트랜지스터(73)가 각각 비트 라인(B/L),/비트 라인(/B/L)에 각각 소오스/드레인이 연결되고, 비트라인을 1/2 VDL 전위로 프리차지시키는 다른 두개의 NMOS 트랜지스터(71)(72)는 서로 직렬 연결되어 NMOS 트랜지스터(71)의 소오스가 비트 라인(B/L)에 연결되고 NMOS 트랜지스터(72)의 드레인이 /비트 라인(/B/L)에 연결 구성된다.
그리고 다른 구성으로는 도 7b에서와 같이, 등화 회로를 구성하지 않고 프리차지 회로만 구성하는 것으로, 두개의 NMOS 트랜지스터(74)(75)가 서로 직렬 연결되어 NMOS 트랜지스터(74)의 소오스가 비트 라인(B/L)에 연결되고 NMOS 트랜지스터(75)의 드레인이 /비트 라인(/B/L)에 연결 구성된다.
그리고 또 다른 구성으로는 도 7c에서와 같이, 프리차지 회로를 구성하지 않고 등화 회로만으로 구성한 것으로, 비트 라인 등화(Equalization)회로 역할을 하는 하나의 NMOS 트랜지스터(76)가 각각 비트 라인(B/L),/비트 라인(/B/L)에 각각 소오스/드레인이 연결 구성된다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 비트 라인 프리차지 회로의 비트라인 프리차지 동작을 설명하면 다음과 같다.
도 8은 본 발명에 따른 반도체 메모리 장치의 동작 파형도이고, 도 9는 본 발명에 따른 단위 어레이 확대 전후의 비트 라인 프리 차지 동작 파형도이다.
본 발명에 따른 반도체 메모리 장치는 액티브 되어 있는 뱅크에 대하여 제 1,2,3 비트라인 프리차지 인에이블 명령이 입력되면 도 8에서와 같이 동시에 제 1,2,3 프리차지 블록(62)(63)(64)이 동시에 동작하여 비트 라인을 프리차지시킨다.
이와 같은 본 발명에 따른 반도체 메모리 장치는 도 9에서와 같이, 비트 라인 프리차지 회로를 단위 어레이내에 구성하지 않고 확장하였을 경우 발생하는 프리차지 지연을 해결한다.
이와 같은 본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 회로는 다음과 같은 효과가 있다.
센스 앰프 및 칼럼 선택 회로에 인접한 부분에서의 프리 차지 회로의 수를 줄이고 단위 어레이내에 프리차지 회로를 삽입하여 단위 어레이의 확장시에도 저항 증가 및 기생 커패시턴스의 증가가 없다. 이는 비트라인 프리차지 특성의 저하를 막아 소자의 신뢰성을 높이는 효과가 있다.
또한, 단위 어레이를 확장시키는 경우에도 센스 앰프 블록의 추가가 없어 소자의 고집적화에 유리하다.

Claims (5)

  1. 비트 라인 페어들이 길게 확장되어 단위 셀들의 개수가 증가된 임의의 제 1 단위 어레이와 그에 이웃한 제 2 단위 어레이;
    상기 제 1 단위 어레이를 임의의 위치에서 분리하여 구성되는 제 1 단위 어레이 블록A와 제 2 단위 어레이 블록B;
    상기 제 2 단위 어레이를 임의의 위치에서 분리하여 구성되는 제 2 단위 어레이 블록A와 제 2 단위 어레이 블록B;
    상기 제 1 단위 어레이 블록B와 제 2 단위 어레이 블록A의 사이에 구성되어 제 1 비트라인 프리차지 인에이블 신호가 인가되는 제 1 프리차지 블록;
    상기 제 1 단위 어레이 블록A와 제 2 단위 어레이 블록B의 사이에 구성되어 제 2 비트라인 프리차지 인에이블 신호가 인가되는 제 2 프리차지 블록;
    제 2 단위 어레이 블록A와 제 2 단위 어레이 블록B의 사이에 구성되어 제 3 비트라인 프리차지 인에이블 신호가 인가되는 제 3 프리차지 블록을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리차지 회로.
  2. 제 1 항에 있어서, 제 1,2,3 프리 차지 블록들은 각각 비트 라인 등화(Equalization)회로 역할을 하는 하나의 NMOS 트랜지스터가 각각 비트 라인(B/L),/비트 라인(/B/L)에 각각 소오스/드레인이 연결되고,
    비트라인을 1/2 VDL 전위로 프리차지시키는 다른 두개의 NMOS 트랜지스터는서로 직렬 연결되어 NMOS 트랜지스터의 소오스가 비트 라인(B/L)에 연결되고 다른 NMOS 트랜지스터의 드레인이 /비트 라인(/B/L)에 연결 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리차지 회로.
  3. 제 1 항에 있어서, 제 1,2,3 프리차지 블록은 각각 두개의 NMOS 트랜지스터가 서로 직렬 연결되어 NMOS 트랜지스터의 소오스가 비트 라인(B/L)에 연결되고 다른 NMOS 트랜지스터의 드레인이 /비트 라인(/B/L)에 연결 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리차지 회로.
  4. 제 1 항에 있어서, 제 1,2,3 프리차지 블록은 각각 비트 라인을 등화시키는 하나의 NMOS 트랜지스터가 각각 비트 라인(B/L),/비트 라인(/B/L)에 각각 소오스/드레인이 연결 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리차지 회로.
  5. 제 1 항에 있어서, 액티브 되어 있는 뱅크에 대하여 제 1,2,3 비트라인 프리차지 인에이블 명령이 입력되면 각각의 제 1,2,3 프리차지 블록들이 동시에 동작하여 비트 라인을 프리차지시키는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 프리차지 회로.
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