JPH09260629A - 増幅型固体撮像素子の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 増幅型固体撮像素子の製法において、画素領
域での配線構造の簡素化、画素特性の均一化を図る。 【解決手段】 ゲート電極を形成する前に、同一のマス
クを用いてソース領域３９及びドレイン領域４０と、ソ
ース領域３９及びドレイン領域４０下の不純物領域４１
及び４２とをイオン注入でセルファライン的に形成し、
その後、ゲート電極とゲート電極同士を繋ぐ配線層４５
を同一の導電層をパターニングして形成する。そしてチ
ャネル領域外のこの配線層４５に他の配線を接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅型固体撮像素
子の製造方法に関する。

【０００２】

【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、ＣＣＤ固体撮像素子に代わってスミアが無
く、微細画素の実現が可能である増幅型固体撮像素子が
開発されている。この増幅型固体撮像素子は、画素毎に
光信号を増幅するためのＭＯＳ型トランジスタを備え、
画素に光電変換により蓄積された電荷をトランジスタの
電流変調として信号を読み出すように構成される。

【０００３】

【発明が解決しようとする課題】図８及び図９は、先に
提案した増幅型固体撮像素子の比較例を示す。この増幅
型固体撮像素子１は、図９に示すように、第１導電型例
えばｐ型のシリコン半導体基板２上に第２導電型即ちｎ
型の半導体領域、即ちオーバーフローバリア領域３及び
ｐ型の半導体ウエル領域４が形成され、このｐ型半導体
ウエル領域４上にＳｉＯ₂ 等によるゲート絶縁膜５を介
して光を透過しうる環状のゲート電極６が形成され、こ
の環状のゲート電極６の中心孔及び外周に対応する領域
にｎ型のソース領域７及びドレイン領域８が形成される
と共に、之等領域７及び８下のｐ型半導体ウエル領域４
内にソース及びドレイン領域と同導電型、即ちｎ型の不
純物領域９及び１０が形成され、ゲート電極６下のチャ
ネルに対応する領域にｐ型半導体ウエル領域４より不純
物濃度の高いｐ型の電荷蓄積ウエル領域、いわゆるセン
サウエル領域１２が形成され、ここに一画素となるＭＯ
Ｓ型トランジスタ（以下、画素ＭＯＳトランジスタと称
する）１３が構成される。環状のゲート電極６は、光を
できるだけ吸収しないように薄いか、透明の材料が選ば
れ、この例では薄膜の多結晶シリコンが用いられる。

【０００４】この画素ＭＯＳトランジスタ１３が、図８
に示すように、複数個マトリックス状に配列され、水平
方向に隣り合う２つの画素ＭＯＳトランジスタ１３の環
状のゲート電極６に、之等にまたがるように第１配線材
からなる例えばＶ字型の画素間配線層１５が接続され
る。そして、画素ＭＯＳトランジスタ１３の各行間に対
応する位置で画素間配線層１５に接続する第２配線材に
よる垂直選択線１７が水平方向に沿って配される。

【０００５】また、各列に対応する画素ＭＯＳトランジ
スタ１３のソース領域７に、垂直方向に沿って形成され
た第３配線材による共通の信号線１６が接続される。さ
らに、画素間配線層１５にまたがらない画素ＭＯＳトラ
ンジスタ１３間に、信号線１６に平行するように、ドレ
イン領域８に接続した第３配線材によるドレイン電源線
１８が形成される。

【０００６】２０は画素間配線層１５とゲート電極６と
のコンタクト部、２１は画素間配線層１５と垂直選択線
１７とのコンタクト部、２２はソース領域７と信号線１
６とのソースコンタクト部、２３はドレイン領域８とド
レイン電源線１８とのドレインコンタクト部である。
尚、２４は画素ＭＯＳトランジスタ１３が形成されてい
る画素領域を示す。

【０００７】この画素ＭＯＳトランジスタ１３では、環
状のゲート電極６を透過した光がシリコン中で光電変換
して電子−正孔を発生し、このうちの一方の電荷、この
例では正孔が信号電荷として環状のゲート電極６下のセ
ンサウエル領域１２内に蓄積される。垂直選択線１７を
通して環状のゲート電極６に高い電圧が印加され、画素
ＭＯＳトランジスタ１３がオンされると、ドレイン電流
（いわゆるチャネル電流）が表面のチャネルに流れ、こ
のドレイン電流が信号電荷により変化を受けるので、こ
のドレイン電流を信号線１６を通して出力し、その変化
量を信号出力とする。

【０００８】信号電荷（正孔）が蓄積されるセンサウエ
ル領域１２は、浅いソース領域７及びドレイン領域８
と、深い不純物領域９及び１０と、さらに之より深いオ
ーバーフローバリア領域３によって電位的に囲まれる。
大光量を受光した時の余分な蓄積電荷は、オーバーフロ
ーバリア領域３を通して基板２側に排出される。赤色の
感度を得るため、オーバーフローバリア領域３は数μｍ
の深い位置に形成されることが普通である。

【０００９】それゆえ、深い不純物領域９及び１０は、
浅いソース領域７及びドレイン領域８と、オーバーフロ
ーバリア領域３に電位的に繋がっていなくてはならな
い。即ち、ドレイン領域８の下方の不純物領域１０は、
光電変換した電子と正孔のうちの非蓄積側の電荷（この
側では電子）を浅いドレイン領域８に逃がすことと、蓄
積電荷が隣接する画素に漏れ出ることを防止する、即ち
隣接画素とのブルーミング防止のための電位障壁（ポテ
ンシャルバリア）の役をしている。

【００１０】通常、浅いソース領域７及びドレイン領域
８は、ゲート電極６をマスクにセルファライン的に形成
される。一方、深い位置のｎ型不純物領域９及び１０
は、ゲート電極６が薄くイオン注入のマスクとならない
ため、別のレジストマスクを介してゲート電極６の形成
前にイオン注入によって形成される。

【００１１】ところで、上述した比較例の増幅型固体撮
像素子１においては、画素ＭＯＳトランジスタ１３を構
成するゲート電極６が、必然的に１画素毎に電気的に分
離されるため、チャネル領域１１のゲート電極６上にコ
ンタクト部２０の開口を設け、配線しなければならな
い。配線のレイアウトの関係上、まず画素間配線層１５
を形成した後、水平方向に垂直選択線１７を形成してい
る。

【００１２】そして、ソース領域７とドレイン領域８に
夫々接続される信号線１６及びドレイン電源線１８は、
夫々垂直方向にそって形成されるため、構造的に３層配
線となり、複雑な構造となる。また、光学的にも配線間
の乱反射が多く、感度むらとなったり、段差も大きいた
め加工し難いという問題点があった。

【００１３】特に、チャネル電流やセンサウエル領域１
２の真上にコンタクト孔を開けざるを得ない斯る構造で
は、以下の問題が実用上大きな障害であった。

【００１４】ゲート電極６とのコンタクト部２０下で
は、画素間配線層１５の第１配線材との仕事関数差や、
コンタクト孔のエッチング時のプロセスダメージによる
酸化膜中電荷の発生などによって、チャネルポテンシャ
ルが局所的に変化してしまい、画素毎の特性にばらつき
が発生し、これにより閾値電圧Ｖthむらが生じ、固定パ
ターンノイズを悪化し、画質劣化を生じさせていた。

【００１５】また、１μｍ長以下のゲート電極６にコン
タクトするため、０．５μｍの小さいコンタクト開口で
も、合わせ余裕が０．２５μｍしかなく、製造ばらつき
のため歩留りが上がらない等の問題があった。この加工
上の問題は、画素を微細化する上での大きな障害となっ
ている。

【００１６】一方、上述の比較例の増幅型固体撮像素子
１では、画素ＭＯＳトランジスタ１３における浅いソー
ス領域７及びドレイン領域８と深い不純物領域９及び１
０とが合せずれを起こしてしまう。合せずれが生ずる
と、環状に形成されているセンサウエル領域１２の電位
に偏りが発生し、蓄積電荷の分配が画素内で不均一とな
ると同時に、チャネルを流れる電流も均一でなく偏る。

【００１７】その結果、得られる電気信号にばらつきが
生じる。そのため、増幅型固体撮像素子にとって、浅い
ソース領域７及びドレイン領域８と深い不純物領域９及
び１０とをセルファライン的に形成しなければならな
い。しかし、深い位置の不純物領域９及び１０の形成は
高いエネルギーでイオン注入しなければならず、薄いゲ
ート電極６ではセルファラインのマスクにできないとい
う問題がある。

【００１８】本発明は、上述の点に鑑み、配線構造の簡
素化、画素特性の均一化等を可能にした増幅型固体撮像
素子の製造方法を提供するものである。

【００１９】

【課題を解決するための手段】本発明に係る増幅型固体
撮像素子の製造方法は、ゲート電極を形成する前に、同
一のマスクを用いてソース領域及びドレイン領域と、こ
のソース領域及びドレイン領域下の不純物領域とをイオ
ン注入でセルファライン的に形成し、その後、ゲート電
極とゲート電極同士を繋ぐ配線層を同一の導電層をパタ
ーニングして形成する。そして、チャネル領域外のこの
配線層に他の配線を接続する。

【００２０】この製法においては、ソース領域及びドレ
イン領域と、その下の不純物領域とがセルファライン的
に形成されるので、ソース領域及びドレイン領域とその
下の不純物領域との合せずれがなくなる。そして、画素
同士を繋ぐ配線層をゲート電極と同じ導電層で一体に形
成するので、全体として配線構造を簡素化して高歩留り
で安定して増幅型固体撮像素子が製造できる。また、こ
のゲート電極同士を繋ぐ配線層に他の配線を接続するこ
とにより、ゲート電極のチャネル領域上へのコンタクト
がなくなる。従って、均一な画素特性を有する優れた画
質の増幅型固体撮像素子を製造できる。

【００２１】

【発明の実施の形態】本発明に係る増幅型固体撮像素子
の製造方法は、画素領域に同一のマスクを用いて画素の
ソース領域及びドレイン領域と、このソース領域及びド
レイン領域下の不純物領域とをイオン注入によりセルフ
ァライン的に形成する工程と、ソース領域及びドレイン
領域を形成した領域上に導電層を形成し、この導電層を
パターニングして画素のゲート電極とこのゲート電極同
士を繋ぐ配線層とを同時に形成する工程と、配線層に他
の配線を接続する工程を有する。

【００２２】以下、図面を参照して本発明の実施例につ
いて説明する。

【００２３】図１及び図２は、本発明による増幅型固体
撮像素子の一例を示す。本例に係る増幅型固体撮像素子
３１は、第１導電型例えばｐ型のシリコン半導体基板３
２上に第２導電型即ちｎ型の半導体層、即ちオーバーフ
ローバリア領域３３及びｐ型半導体ウエル領域３４が形
成され、さらにチャネルを構成するｐ型の電荷蓄積ウエ
ル領域、いわゆるセンサウエル領域３５が形成され、こ
のセンサウエル領域３５上にＳｉＯ₂ 等によるゲート絶
縁膜３６を介して光を透過しうる環状のゲート電極３７
が形成され、この環状のゲート電極３７の中心孔及び外
周に対応してｎ型のソース領域３９及びドレイン領域４
０が形成されると共に、之等ソース領域３９及びドレイ
ン領域４０下のｐ型半導体ウエル領域３４内にｎ型の不
純物領域４１及び４２が形成されて１画素となる画素Ｍ
ＯＳトランジスタ４３が構成される。

【００２４】そして、本例では、特に、隣り合う画素Ｍ
ＯＳトランジスタ４３のゲート電極３７，３７がゲート
電極３７から之と一体にドレイン領域４０の絶縁膜上を
延長する画素間配線層４５によって接続される。ゲート
電極３７と画素間配線層４５は同一電極材料によって同
時のパターニングで構成される。

【００２５】ｎ型不純物領域４１及び４２は、夫々浅い
ソース領域３９及びドレイン領域４０とオーバーフロー
バリア領域３３間を電位的に繋がるように形成される。
例えば、ｎ型不純物領域４１及び４２は、夫々ソース領
域３９及びドレイン領域４０からオーバーフローバリア
領域３３に亘って形成してもよく、或は、ソース領域３
９及びドレイン領域４０からオーバーフローバリア領域
３３に亘ってポテンシャルデップが形成されないよう
に、ソース領域３９及びドレイン領域４０とオーバーフ
ローバリア領域３３の中間に形成するようにしてもよ
い。

【００２６】ｎ型不純物領域４１及び４２の不純物濃度
は、ソース領域３９及びドレイン領域４０の不純物濃度
より低く、オーバーフローバリア領域３３の不純物濃度
より高く設定される。

【００２７】特に、ドレイン領域４０下の不純物領域４
２は、前述の図８及び図９で説明したと同様に、光電変
換した電子と正孔のうち非蓄積側の電荷（本例では電
子）を浅いドレイン領域４０に逃がすことと、隣接画素
とのブルーミング防止（即ち隣接画素に蓄積電荷（本例
では正孔）が漏れ出るを防止するため）の電位障壁（ポ
テンシャルバリア）、いわゆるチャネルストップ領域と
しての役をなす。

【００２８】一方、ｐ型半導体基板３２、ｐ型半導体ウ
エル領域３４及びｐ型センサウエル領域３５の不純物濃
度関係は、センサウエル領域３５が最も高く、次いでｐ
型半導体基板３２、ｐ型半導体ウエル領域３４の順に低
くなっている。

【００２９】環状のゲート電極３７は、光をできるだけ
吸収しないように薄いか、透明の材料が選ばれ、例えば
多結晶シリコン、タングステンポリサイド、タングステ
ンシリサイド等を用いうる。本例では透光性のよい薄膜
の多結晶シリコンが用いられる。

【００３０】この画素ＭＯＳトランジスタ４３が、図１
に示すように、複数個マトリックス状に配列され、各列
に対応する画素ＭＯＳトランジスタ４３のソース領域３
９が垂直方向に沿って形成された例えば第１層Ａｌによ
る共通の信号線５１に接続され、この信号線５１と直交
するように画素ＭＯＳトランジスタ４３の各行間に対応
する位置に例えば第２層Ａｌによる垂直選択線５２が水
平方向に沿って形成され、この垂直選択線５２とゲート
電極３７から一体に延びる画素間配線層４５とが接続さ
れる。

【００３１】さらに、画素間配線層４５によって接続さ
れない画素ＭＯＳトランジスタ４３間に、ドレイン領域
４０に接続した例えば第１層Ａｌによるドレイン電源線
５３が形成される。５５はドレイン電源線５３とドレイ
ン領域４０とのドレインコンタクト部、５６はソース領
域３９と信号線５１とのソースコンタクト部、５７は画
素間配線層４５と垂直選択線５２とのコンタクト部であ
る。尚、図１において、５８は画素ＭＯＳトランジスタ
４３が配列されている画素領域を示す。

【００３２】この増幅型固体撮像素子３１の動作は、前
述と同様であり、環状のゲート電極３７を通過した光が
光電変換して一方の電荷、即ち正孔ｈがゲート電極３７
下のセンサウエル領域３５内に蓄積される。そして、垂
直選択線５２を通して環状のゲート電極３７に高い電圧
が印加され、画素ＭＯＳトランジスタ４３がオンされる
と、ドレイン電流（いわゆるチャネル電流）がセンサウ
エル領域３５の表面のチャネルに流れ、このドレイン電
流が信号電荷ｈにより変化を受けることによって、この
ドレイン電流を信号線５１を通して出力し、その変化量
を信号出力とする。

【００３３】上述した増幅型固体撮像素子３１において
は、隣接するゲート電極３７同士を接続する画素間配線
層４５がゲート電極３７自身からの延長部分によって形
成されるので、前述した図９のゲート電極と別体に形成
した画素間配線層が省略され、第１層Ａｌ配線と第２層
Ａｌ配線の２層配線で済む。従って配線構造が簡素化さ
れると共に、光学的にも配線間の乱反射も低減し、感度
むらが減る。

【００３４】ゲート電極３７にコンタクト部がないの
で、光学的にも開口率の高い画素構造を実現できる。ゲ
ート電極３７とのコンタクトが無いため、ゲート電極、
従って画素の更なる微細化が可能となる。

【００３５】チャネル領域上のゲート電極３７にコンタ
クトがないため、チャネルポテンシャルの局所的な変化
が解消され、画素毎の特性が均一となる。従って、画質
向上が図れる。

【００３６】次に、上述の増幅型固体撮像素子３１の製
造方法の一例を説明する。

【００３７】本例においては、図３Ａに示すように、ｐ
型シリコン基板３２上にｎ型のオーバーフローバリア領
域３３、ｐ型半導体ウエル領域３４を例えばイオン注入
で順次形成し、さらにｐ型のセンサウエル領域３５を例
えばイオン注入で形成した後、センサウエル領域３５の
表面に例えばＳｉＯ₂ 等による絶縁膜６４を形成する。

【００３８】次に、図３Ｂに示すように、画素のチャネ
ル形状、即ち環状のゲート電極の形状にパターニングし
たレジスト層６０をマスクに、オーバーフローバリア領
域３３と同導電型、即ちｎ型の第１の不純物６１のイオ
ン注入で浅いソース領域３９及びドレイン領域４０を形
成し、同じレジスト層６０をマスクにｎ型の第２の不純
物６２のイオン注入で深い位置にｎ型の不純物領域４１
及び４２を形成する。これによってソース領域３９及び
ドレイン領域４０と之に対応する不純物領域４１及び４
２とはセルファライン的に形成される。同時に、チャネ
ル形状と電荷蓄積用のセンサウエル領域３５は、セルフ
ァライン的に形成され、均一な画素特性が得られる。

【００３９】次に、イオン注入やレジスト層６０で汚れ
た絶縁膜６４をウエットエッチングで除去した後、図４
Ｃに示すように、ＳｉＯ₂ 等による画素トランジスタの
ゲート絶縁膜３６を形成し、このゲート絶縁膜３６上に
ゲート電極材料層、例えは多結晶シリコン膜３７Ａを１
０ｎｍ〜数１００ｎｍ程度成長する。

【００４０】なお、レジストで汚れた絶縁膜６４上の汚
染を除去する洗浄を行えば、再酸化せずに、そのまま絶
縁膜６４をゲート絶縁膜３６として用いることもでき
る。多結晶シリコン膜３７Ａは、同時に不純物をドーピ
ングしながら成長するドープド多結晶シリコンか、多結
晶シリコンを成長した後でリンを拡散させて導体として
も良い。

【００４１】次いで、この多結晶シリコン膜３７Ａ上
に、リソブラフィー技術を用いて隣り合う２つのゲート
電極と之等ゲート電極を繋ぐ画素間配線層（即ちチャネ
ル外にコンタクトをとるための引き出し配線層）とを一
体とした形状に対応したパターンのレジスト層６５を形
成する。このレジスト層６５のゲートパターンに対応す
る部分は少なくともチャネル領域を完全に覆い、更に合
せずれを考慮してソース領域３９及びドレイン領域４０
までかかるように形成される。これは、ゲート電極がド
レイン領域４０またはソース領域３９と離れると電流駆
動能力が著しく低下するを回避するためである。

【００４２】次に、図４Ｄに示すように、レジスト層６
５をマスクにドライエッチングにより多結晶シリコン膜
３７Ａをパターニングして、隣り合う画素のゲート電極
３７，３７同士と、之等を繋ぐ画素間配線層４５を同時
に形成する。これによって画素のゲート電極３７，３７
同士が接続されて画素ＭＯＳトランジスタ４３を形成す
る。

【００４３】以後、ソース領域３７に接続する信号線５
１、ドレイン領域４０に接続するドレイン電源線５３及
び画素間配線層４５に接続する垂直選択線５２を配線し
て図１に示す目的の増幅型固体撮像素子３１を得る。

【００４４】上述の製法によれば、ゲート電極３７を形
成する多結晶シリコン膜３７Ａの加工パターンを、画素
の電荷蓄積特性や、チャネル電流特性から完全に独立し
て、自由な形に形成することが可能となる。つまり、ゲ
ート電極３７自身を延長し、その延長部を画素間配線層
４５として用いるため、配線層数が少なくなり、製造工
程が減り、段差が減り、高歩留りで安定した製造を可能
にする。同時に、自由度の大きい配線の取り方を可能に
する。即ち後述の他の実施例からも明らかなように配線
のレイアウトが自由になり、より微細な画素の形成に適
する。

【００４５】ゲート電極３７に、画素間配線層４５との
コンタクト部がないようにゲート電極３７と画素間配線
層４５とを同一材料で一体に形成したので、画素の光学
的な開口率を高くすることができ、また、チャネルポテ
ンシャルの局所的な変化を解消することができる。

【００４６】ゲート電極３７と画素間配線層４５を同一
材料で一体に形成することで、画素の更なる微細化を可
能にする。

【００４７】また、同一のマスクを用いてイオン注入に
より、ソース領域３９及びドレイン領域４０と、深い不
純物領域４１及び４２とをセルファライン的に形成する
ことができる。従って、画素特性バラツキの原因の１つ
であるソース領域３９及びドレイン領域４０と、深い不
純物領域４１及び４２の合せずれによるチャネルポテン
シャルの不均一性を低減することができる。

【００４８】図５〜図７は、夫々本発明に係る増幅型固
体撮像素子の画素領域での配線レイアウトの他の例を示
す。

【００４９】図５の実施例は、水平方向の画素ＭＯＳト
ランジスタ４３のゲート電極３７を全て繋ぐように、ゲ
ート部（いわゆるチャネル領域）を全て覆う幅広の共通
電極、即ちゲート電極３７と画素間配線層４５を兼ねる
共通電極７１を形成して構成する。その他は、図１と同
様の信号線５１、垂直選択線５２及びドレイン電源線５
３が形成される。

【００５０】この構成では、ゲート電極３７となる多結
晶シリコン膜を加工する際の水平方向の合せずれに余裕
がとれる。即ち、ゲート電極３７の水平方向の合せずれ
を回避できる。

【００５１】図６の実施例は、総画素数の少ないとき、
或はフレームレートの遅い時など、ゲート電極配線の伝
搬遅延が問題とならない場合に適する例であり、図示す
るように、水平方向の画素ＭＯＳトランジスタ４３のゲ
ート電極３７を全て繋ぐように、ゲート部を全て覆う共
通電極、即ちゲート電極３７と画素間配線層４５を兼ね
る共通電極７２を形成し、その共通電極７２の画素領域
５８の外部に導出された端部において他の配線７３とコ
ンタクトして構成することができる。この構成では共通
電極７２がいわゆる垂直選択線を兼ねることになる。他
の信号線５１とドレイン電源線５３は、図１と同様に配
線される。

【００５２】この構成によれば、１層の共通電極７２で
ゲート電極３７と画素間配線層４５と垂直選択線５２の
配線が実現でき、配線構造がより簡素化される。

【００５３】さらに、図７の実施例は、各画素共通のド
レインの抵抗が問題とならない場合に適した例であり、
図示するように、水平方向の画素ＭＯＳトランジスタ４
３のゲート電極を繋ぐように、ゲート部を全て覆う同一
幅の帯状共通電極、即ち、ゲート電極３７及び画素間配
線層４５を兼ねる共通電極７４を形成し、その共通電極
７４の画素領域５８の外部に導出された端部において、
配線７５を接続し、更にドレイン領域に対して画素領域
５８の端部において電源線７６を接続して構成する。

【００５４】この構成によれば、図１で示すＡｌによる
ドレイン電源線５３が省略され、更に配線構造を単純化
することができ、また、光学的にサンプリング周期が一
様となり優れる。画素の開口（即ち受光するゲート電極
の面積）も大きくなる利点を有する。

【００５５】上記図５〜図７の共通電極７１，７４は、
図４Ｃの多結晶シリコン膜３７Ａをパターニングすると
きのレジスト層６５のパターンを変更することにより、
容易に形成することができる。

【００５６】尚、上例では画素ＭＯＳトランジスタ４３
としてｎチャネル型について説明したが、ｐチャネル型
についても同様である。

【００５７】

【発明の効果】本発明に係る増幅型固体撮像素子の製造
方法によれば、配線層数を少なくできるので、段差が少
なく、且つ工程数が減り、この種の固体撮像素子を高歩
留りで安定して製造することができる。

【００５８】配線層数が少なく配線構造が簡素化された
画素領域を形成することができ、また、光学的にも開口
率の高い画素トランジスタが得られる。

【００５９】ゲート電極自身で配線層を形成するので、
配線のレイアウトの自由度が大きくなり、より微細な画
素の形成を可能にする。

【００６０】ソース領域及びドレイン領域と、之等の下
の不純物領域とをセルファライン的に形成することがで
き、画素特性バラツキの原因の一つである合せずれによ
るセンサポテンシャルの不均一性を低減することができ
る。

【００６１】チャネル領域外でコンタクトされるので、
即ちゲート電極にはコンタクト部がないため、均一な画
素特性を実現でき、優れた画質の増幅型固体撮像素子を
製造できる。

【図面の簡単な説明】

【図１】本発明に係る増幅型固体撮像素子の一例を示す
平面図である。

【図２】図１の画素ＭＯＳトランジスタの部分の断面図
である。

【図３】Ａ 本発明に係る増幅型固体撮像素子の製造工
程図である。 Ｂ 本発明に係る増幅型固体撮像素子の製造工程図であ
る。

【図４】Ｃ 本発明に係る増幅型固体撮像素子の製造工
程図である。 Ｄ 本発明に係る増幅型固体撮像素子の製造工程図であ
る。

【図５】本発明に係る増幅型固体撮像素子の他の例を示
す平面図である。

【図６】本発明に係る増幅型固体撮像素子の他の例を示
す平面図である。

【図７】本発明に係る増幅型固体撮像素子の他の例を示
す平面図である。

【図８】比較例に係る増幅型固体撮像素子の平面図であ
る。

【図９】図８の画素ＭＯＳトランジスタ部分の断面図で
ある。

【符号の説明】

３１ 増幅型固体撮像素子、３２ ｐ型半導体基板、３
３ オーバーフローバリア領域、３４ ｐ型半導体ウエ
ル領域、３５ センサウエル領域、３６ ゲート絶縁
膜、３７ ゲート電極、３７Ａ 多結晶シリコン膜、３
９ ソース領域、４０ ドレイン領域、４１，４２ 不
純物濃度、４３ 画素ＭＯＳトランジスタ、４５ 画素
間配線層、６４ 絶縁膜、６０，６５ レジスト層、６
１，６２イオン注入の不純物、７１，７２ 共通配線層

Claims (1)

【特許請求の範囲】
1. 【請求項１】 画素領域に同一のマスクを用いて画素の
   ソース領域及びドレイン領域と、該ソース領域及びドレ
   イン領域下の不純物領域とをイオン注入によりセルファ
   ライン的に形成する工程と、 前記ソース領域及びドレイン領域を形成した領域上に導
   電層を形成し、該導電層をパターニングして画素のゲー
   ト電極と該ゲート電極同士を繋ぐ配線層とを同時に形成
   する工程と、 前記配線層に他の配線を接続する工程を有することを特
   徴とする増幅型固体撮像素子の製造方法。