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JPH09260405A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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Publication number
JPH09260405A
JPH09260405A JP8072216A JP7221696A JPH09260405A JP H09260405 A JPH09260405 A JP H09260405A JP 8072216 A JP8072216 A JP 8072216A JP 7221696 A JP7221696 A JP 7221696A JP H09260405 A JPH09260405 A JP H09260405A
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JP
Japan
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semiconductor
layer
wiring layer
resist pattern
semiconductor element
Prior art date
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Pending
Application number
JP8072216A
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English (en)
Inventor
Naoto Ando
直人 安藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8072216A priority Critical patent/JPH09260405A/ja
Priority to US08/744,456 priority patent/US5917209A/en
Priority to GB9626387A priority patent/GB2311652B/en
Priority to GB9725665A priority patent/GB2317500B/en
Publication of JPH09260405A publication Critical patent/JPH09260405A/ja
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Abstract

(57)【要約】 【課題】 アイソレーション領域の下層のｐ型バッファ
層が十分不導体化されない場合、電圧印加条件によって
はｐ型バッファ層から裏面電極とバイアホール上部電極
を介してソース電極への漏洩電流が流れ、ゲート・ソー
ス間耐圧の劣化することがあるが、これを簡単な構成で
防止する。 【解決手段】 ｎ型半導体層３５の表面を始点としｎ型
半導体層３５の表面からｐ型バッファ層３４を越える深
さを有する段差により、ｎ型半導体層３５表面から化合
物半導体基板３３の第２の主面３３２まで貫通する筒状
の内壁４２１と電界効果トランジスタ３２とが分離さ
れ、内壁４２１表面上に配設された裏面電極４３に漏洩
電流が流れるのを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置とその
製造方法に係り、特にエピタキシャル成長基板上に形成
したバイアホール（Via Hole）構造を持つ電界効果型半
導体集積回路装置において、エピタキシャル成長層から
バイアホールへの漏洩電流を防止した構造とこの構造を
有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】高周波信号を扱うハイパワーアンプ、衛
星通信や携帯電話のアンテナ部分の増幅器などの電力増
幅器においては、高出力で高速応答が可能な化合物半導
体を使用した電界効果トランジスタが使用されている。
図２６は、従来の半導体装置の断面図である。図２６に
おいて、１は半導体装置、２は半導体装置１の半導体素
子としての電界効果トランジスタ、３は半絶縁性のGaAs
やInPなどの化合物半導体基板、４はこの基板３上に形
成されたｐ型バッファ層、５はｐ型バッファ層４上に形
成されたｎ型半導体層、６はｎ型半導体層５に形成され
た半導体素子形成領域でここでは電界効果トランジスタ
の動作層である。この動作層６の表面にリセス７を設け
ゲート電極８が、またこのゲート電極８を間に挟んでド
レイン電極９及びソース電極１０が形成されている。
【０００３】１１は動作層６の領域分割を行うために、
例えばボロンをイオン源として用い、イオン注入を行っ
たアイソレーション領域である。１２はバイアホール
で、このバイアホール１２を介して裏面電極１３と半導
体装置１の表面に形成された配線層としてのバイアホー
ル上部電極１４とが接続され、更にこのバイアホール上
部電極１４とソース電極１０とが接続されている。この
半導体装置１は、大略次のように形成される。基板３上
に、ｐ型バッファ層４、ｎ型半導体層５を順次積層し、
動作層６を残してボロンをイオン注入してｎ型半導体層
５を不導体化し、半導体素子の形成領域としての動作層
６とアイソレーション領域１１との領域分割を行う。
【０００４】次に動作層６上へ蒸着・リフトオフ法を用
いてドレイン電極９及びソース電極１０を形成し、更に
リセス７をリセスエッチングで形成し、電流調整を行っ
た上で、蒸着・リフトオフ法を用いてゲート電極８を形
成する。次にソース電極１０と接続するように、バイア
ホール上部電極１４を蒸着・リフトオフ法を用いて形成
した後、基板３側から例えば硫酸エッチングによりバイ
アホール１２を形成し、この後電解メッキ法により裏面
電極１３を形成する。
【０００５】例えばハイパワーアンプに使用されるこの
種の半導体装置１では、ゲート電圧８を０〜−1.5Ｖの
定電圧に保持し、ソース電極１０を裏面電極１３を介し
て接地し、ドレイン電極９を（３〜１０）Ｖと０Ｖとで
切り替えることにより、ゲート−ドレイン耐圧を確保し
ながら、電力増幅を行う。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は上
記のように構成されていて、ボロンをイオン注入してｎ
型半導体層５を不導体化し、半導体素子の動作層６とア
イソレーション領域１１との領域分割を行う際に、ボロ
ンのように原子量の大きい元素を加速してイオン注入す
るためには、高出力な加速器が必要となり、仲々深くま
でイオンを注入し不導体化するのが困難となる。この種
の半導体装置１では、ｎ型半導体層５表面からｐ型バッ
ファ層４を越える深さは約2000Å〜10000Å程度であ
り、ボロンによるアイソレーション注入により、ｐ型バ
ッファ層４が十分不導体化されない場合が発生する可能
性もあった。
【０００７】もしアイソレーション領域１１の下層のｐ
型バッファ層４が十分不導体化されない場合、電界効果
トランジスタ２のゲート電極８にピンチオフ電圧以下の
負電圧が印加され、空乏化した動作層６とｐ型バッファ
層４の間で順方向電流が流れそれがｐ型バッファ層４か
ら裏面電極１１とバイアホール上部電極１３を介してソ
ース電極１０へ流れ込むためにゲート電極８−ソース電
極１０間にリーク電流が流れ、ゲート・ソース間耐圧が
劣化するという問題点があった。
【０００８】バイアホール内面の漏洩電流の対策の一例
としては、特開平４−３９９６８号公報に示されたもの
で、バイアホールの内壁面の必要箇所にプロトン、酸素
等のイオンを注入することによりこの部分を半絶縁化し
て厚さ２μｍ乃至５０μｍ程度のアイソレーション部を
形成しその上にバイアホール配線層を形成し、これによ
りソース電極と裏面電極とを接続してバッファ層からの
漏洩電流を防止するものである。この場合、バイアホー
ルが形成されるべき動作層、バッファ層及び基板の部分
に予めイオンを注入して半絶縁化してアイソレーション
領域を形成し、しかる後にアイソレーション領域が残る
ようにバイアホールを形成するものである。
【０００９】ただこの方法でプロトンを使用する場合
は、ＨＥＭＴ（High Electron Mobility Transister)型
構造の電界効果型トランジスタやＨＢＴ(Heterojunctio
n bipolar transister)の場合には、その電気的特性に
プロトンが悪影響をおよぼすことがあり、一般的な技術
として使用し難い点がある。また、もう一例は、特開平
３−１５３０５７号公報に示されたものがあり、バイア
ホールの内壁面にＣＶＤ法によってシリコン窒化膜やシ
リコン酸化膜などの絶縁膜を形成しその上にバイアホー
ル配線層を形成して、これによりソース電極と裏面電極
とを接続することによりバッファ層からの漏洩電流を防
止するものである。
【００１０】しかしながらこの場合、バイアホールを半
導体基板の裏面側から形成し、絶縁膜を形成した後にバ
イアホール配線層を形成して、これによりソース電極と
裏面電極とを接続するに先立って、ソース電極の裏面上
のバイアホール内側に向いた絶縁層を除去するためにマ
スクパターン形成を行いエッチングをおこなう工程を加
えることが必要であるが、このマスクパターン形成が面
倒となる場合がある。
【００１１】この発明は上記の課題を解決するためにな
されたもので、簡単な構成によりバッファ層４とソース
電極１０とを電気的に絶縁した半導体装置とその製造方
法を提供するものである。また、簡単な工程によりバイ
アホール１２内壁に絶縁膜を形成し、バッファ層４とソ
ース電極１０とを電気的に絶縁した半導体装置の製造方
法を提供するものである。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置は、この基板の第１の主面上に順次配設された互いに
反対の導電型の第１、第２の半導体層と、この第２の半
導体層に選択的に配設された半導体素子と、この半導体
素子の形成領域を分離するように、半導体素子の形成領
域を除いて選択的に配設されたイオン注入領域と、半導
体素子の形成領域を除いて選択的に配設され、第２の半
導体層表面から半導体基板の第２の主面まで貫通する筒
状の内壁と、第２の半導体層の表面を始点とし第２の半
導体層の表面から第１の半導体層を越える深さを有し、
内壁と半導体素子の形成領域とを分離する段差と、内壁
表面上に配設され、この内壁の少なくとも第１の半導体
層と電気的に接続された導電層と、この導電層と電気的
に接続されるとともに第２の半導体層の表面上に配設さ
れ、段差上を経由して半導体素子の一部と電気的に接続
された配線層と、を備えたものである。
【００１３】さらに、段差を内壁又は半導体素子の形成
領域を取り囲むようにしたものである。またさらに、段
差を第２の半導体層の表面に開口を有する溝としたもの
である。また、さらに半導体素子の動作領域表面にはソ
ース電極、ゲート電極及びドレイン電極が配設され、ソ
ース電極またはドレイン電極のいずれか一方と配線層と
を接続したものである。さらに、半導体基板を化合物半
導体としたものである。
【００１４】さらに、化合物半導体を半絶縁性の、ガリ
ウムヒ素またはインジウムりんからなるグループから選
択された材料としたものである。
【００１５】この発明に係る半導体装置の製造方法は、
半導体基板の第１の主面上に互いに反対の導電型の第
１、第２の半導体層を順次形成する第１の工程と、第２
の半導体層に選択的に半導体素子を形成する第２の工程
と、第２の半導体層の表面上に、半導体素子の形成領域
を覆うレジストパターンを形成し、このレジストパター
ンをマスクとして半導体素子の形成領域を分離するよう
にイオン注入する第３の工程と、半導体素子の形成領域
またはこの半導体素子の形成領域を除く領域に選択的に
配設される筒状の内壁の周辺領域を取り囲むように形成
された開口を有するレジストパターンを第２の半導体層
の表面上に形成し、このレジストパターンをマスクとし
て第２の半導体層の表面から第１の半導体層を越えるま
で除去して段差を形成する第４の工程と、筒状の内壁が
配設される位置に対応する第１の配線層とこの第１の配
線層から延在し段差上を経由して半導体素子の一部と接
続された第２の配線層とを含む配線層を第２の半導体層
の表面上に形成する第５の工程と、第１の配線層に対向
して開口を有するレジストパターンを半導体基板の第２
の主面上に形成し、この第２の主面側から第１の配線層
が露呈するまで半導体層を除去し筒状の内壁を形成する
第６の工程と、筒状の内壁の少なくとも第１の半導体層
と第１の配線層とを電気的に接続するように第１の配線
層と内壁表面の上に導電層を形成する第７の工程と、を
備えたものである。
【００１６】また、半導体基板の第１の主面上に互いに
反対の導電型の第１、第２の半導体層を順次形成する第
１の工程と、第２の半導体層に選択的に半導体素子を形
成する第２の工程と、第２の半導体層の表面上に、半導
体素子の形成領域を覆うレジストパターンを形成し、こ
のレジストパターンをマスクとして上記半導体素子の形
成領域を分離するようにイオン注入する第３の工程と、
半導体素子の形成領域を除く第２の半導体層の表面上に
選択的に配設された第１の配線層とこの第１の配線層か
ら延在し半導体素子の一部と接続された第２の配線層と
を含む配線層を形成する第４の工程と、第１の配線層に
対向して形成された開口を有するレジストパターンを半
導体基板の半導体基板の第１の主面と互いに対向する第
２の主面上に形成し、ウエットエッチングによりこの第
２の主面側から第１の配線層が露呈するまで半導体層を
除去し孔部を形成し、次いでレジストパターンを除去
し、第２の主面上から孔部の内壁を含めて表層にイオン
注入層を形成する第５の工程と、イオン注入層を介して
第１の配線層の孔部側の露呈面と接続された導電層を形
成する第６の工程と、を備えたものである。
【００１７】また、半導体基板の第１の主面上に互いに
反対の導電型の第１、第２の半導体層を順次形成する第
１の工程と、第２の半導体層に選択的に半導体素子を形
成する第２の工程と、第２の半導体層の表面上に、半導
体素子の形成領域を覆うレジストパターンを形成し、こ
のレジストパターンをマスクとして半導体素子の形成領
域を分離するようにイオン注入する第３の工程と、半導
体素子の形成領域を除く第２の半導体層の表面上に選択
的に配設された第１の配線層とこの第１の配線層から延
在し半導体素子の一部と接続された第２の配線層とを含
む配線層を形成する第４の工程と、第１の配線層に対向
して形成された開口を有するレジストパターンを半導体
基板の第２の主面上に形成し、ウエットエッチングによ
りこの第２の主面側から第１の配線層が露呈するまで半
導体層を除去し孔部を形成し、次いでレジストパターン
をマスクとしてこのレジストパターンの表面側から孔部
の内壁に絶縁膜を積層し、さらにレジストパターンをマ
スクとしこのレジストパターンの表面側からリアクティ
ブイオンエッチングにより第１の配線層が再び露呈する
まで絶縁膜を除去した後レジストパターンを除去する第
５の工程と、第１の配線層の孔部側の露呈面と孔部の内
壁上に一体的に導電層を形成する第６の工程と、を備え
たものである。
【００１８】また、半導体基板の第１の主面上に互いに
反対の導電型の第１、第２の半導体層を順次形成する第
１の工程と、第２の半導体層に選択的に半導体素子を形
成する第２の工程と、第２の半導体層の表面上に、半導
体素子の形成領域を覆うレジストパターンを形成し、こ
のレジストパターンをマスクとして半導体素子の形成領
域を分離するようにイオン注入する第３の工程と、半導
体素子の形成領域を除く領域に選択的に配設された第１
の配線層とこの第１の配線層から延在し半導体素子の一
部と接続された第２の配線層とを含む配線層を第２の半
導体層の表面上に形成する第４の工程と、第１の配線層
に対向して形成された開口を有するレジストパターンを
半導体基板の第２の主面上に形成し、ウエットエッチン
グによりこの第２の主面側から第１の配線層が露呈する
まで半導体層を除去し孔部を形成し、次いでレジストパ
ターンの開口を孔部の半導体基板の第２の主面の開口端
まで拡大し、開口を拡大したこのレジストパターンをマ
スクとして、このレジストパターンの表面側から斜め方
向に、第１の配線層の露呈面を除いて孔部の内壁に絶縁
膜を積層した後レジストパターンを除去する第５の工程
と、配線層の孔部側の露呈面と孔部の内壁上に一体的に
導電層を形成する第６の工程と、を備えたものである。
【００１９】また、半導体基板の第１の主面上に互いに
反対の導電型の第１、第２の半導体層を順次形成する第
１の工程と、第２の半導体層に選択的に半導体素子を形
成する第２の工程と、第２の半導体層の表面上に、半導
体素子の形成領域を覆うレジストパターンを形成し、こ
のレジストパターンをマスクとして半導体素子の形成領
域を分離するようにイオン注入する第３の工程と、貫通
孔を有し半導体素子の形成領域を除く領域に選択的に配
設された第１の配線層とこの第１の配線層から延在し半
導体素子の一部と接続された第２の配線層とを含む配線
層を第２の半導体層の表面上に形成する第４の工程と、
配線層を覆うように透光性の第１の絶縁膜を第２の半導
体層の表面上に形成する第５の工程と、第１の配線層の
貫通孔に対向して所定の開口を有するレジストパターン
を半導体基板の第２の主面上に形成し、このレジストパ
ターンをマスクとして第２の主面側から第１の絶縁膜が
露呈するまで半導体層を除去し孔部を形成する第６の工
程と、半導体基板の第２の主面側から孔部の内壁に第２
の絶縁膜を積層する第７の工程と、半導体基板の第２の
主面側から孔部の内壁に形成された第２の絶縁膜上にレ
ジスト膜を形成した後、第１の絶縁膜上から投光し、配
線層の貫通孔を介してレジスト膜を露光し、このレジス
ト膜の露光部を開口としたマスクパターンを形成し、こ
のマスクパターンをマスクとして第２の絶縁膜及び第１
の絶縁膜の一部を除去する第８の工程と、孔部の内壁上
と孔部に露呈する第１の絶縁膜上に一体的に導電膜を形
成し、この導電膜と配線層とを接続させる第９の工程
と、を備えたものである。
【００２０】また、半導体基板と、この基板の第１の主
面上に順次配設された互いに反対の導電型の第１、第２
の半導体層と、この第２の半導体層に選択的に配設され
た半導体素子と、この半導体素子の形成領域を分離する
ように、半導体素子の形成領域を除いて選択的に配設さ
れたプロトン注入領域と、半導体素子の形成領域を除い
て選択的に配設され、第２の半導体層表面から半導体基
板の第２の主面まで貫通する筒状の内壁と、内壁表面上
に配設され、この内壁の少なくとも第１の半導体層と電
気的に接続された導電層と、この導電層と電気的に接続
されるとともに第２の半導体層の表面上に配設され、半
導体素子の一部と電気的に接続された配線層と、 を備
えたものである。
【００２１】
【発明の実施の形態】
実施の形態１ 図１はこの発明の実施の一形態に係る半導体装置の平面
図、図２は図１の半導体装置のＩＩ−ＩＩ断面の断面図
である。ここでは例えば電界効果トランジスタ（以下Ｆ
ＥＴという）について説明する。
【００２２】図１及び図２において、３１は半導体装
置、３２は半導体装置３１の半導体素子としての電界効
果トランジスタ、３３は半導体基板としての半絶縁性の
GaAsやInPなどの化合物半導体基板、３４はこの化合物
半導体基板３３の第１の主面３３１上に形成された第１
の半導体層としてのｐ型バッファ層、３５はｐ型バッフ
ァ層３４上に形成された第２の半導体層としてのｎ型半
導体層、３６はｎ型半導体層３５に形成された半導体素
子の形成領域でここではＦＥＴの動作層である。この動
作層３６の表面にリセス３７を設けゲート電極３８が、
またこのゲート電極３８を間に挟んでドレイン電極３９
及びソース電極４０が形成されている。
【００２３】４１は動作層３６の領域分割を行うため
に、例えばボロンをイオン源として用い、イオン注入を
行ったイオン注入領域としてのアイソレーション領域で
ある。４２はバイアホール、そして４２１はバイアホー
ル４２を構成する内壁で、この内壁４２１と化合物半導
体基板３３の第２の主面３３２に密着して導電層として
の裏面電極４３が形成されている。４４は段差としての
溝でアイソレーション領域４１に形成され、その深さは
ｎ型半導体層３５の表面からｐ型バッファ層３４を貫通
し化合物半導体基板３３に達している。
【００２４】４５は半導体装置３１の表面に形成された
第１の配線層としてのバイアホール上部電極で、４６は
バイアホール上部電極４５と同じく配線層を構成する第
２の配線層としての架空配線である。裏面電極４３はバ
イアホール上部電極４５と接続され、更にこのバイアホ
ール上部電極４５とソース電極４０とが溝４４の上を跨
ぐように形成された架空配線４６を介して接続されてい
る。
【００２５】次にこの半導体装置の製造方法について説
明する。図３、図４、図５、図６、図７、図８および図
９はこの半導体装置の製造方法の各工程における断面図
である。まず、例えばGaAs基板６０の一主面６０１上に
ＭＯＣＶＤ（Metalorganic Chemical Vapor Depositio
n）法をもちいて、バッファ層３４となるｐ型GaAs層６
１と動作層３６が形成されるｎ型GaAs層６２が順次積層
される。これらの層の厚みは、例えば、GaAs基板６０は
６００μｍ、ｐ型GaAs層６１は４０００Å〜５０００
Å、ｎ型GaAs層６２は６０００Å程度である。図３はこ
の工程で形成された半導体装置の断面図である。またこ
こではＭＯＣＶＤ法を用いたが、ＭＢＥ（Molecular Be
am Epitaxy）法を用いてもよい。
【００２６】次に写真製版工程を用いて、ｎ型GaAs層６
２のＦＥＴ３２を形成する領域表面のみを覆うレジスト
パターン６３を形成し、このレジストパターン６３をマ
スクとしてホウ素イオン（以下Ｂ+イオンという）を注
入し、アイソレーション領域４１を形成する。このとき
ホウ素は原子量が大きいので、Ｂ+イオン深く注入する
ためには特別に高出力なイオン注入装置を必要とし、通
常のイオン注入装置では十分な加速電圧が確保できず、
必ずしもｐ型GaAs層６１まで十分に不導体化できないこ
とが起こり得る。イオン注入条件としては、例えば２回
注入で行うときの一例としては、第１回目のイオン注入
は加速電圧300keV、ドーズ量4.0×1011個／cm2で、第２
回目のイオン注入は加速電圧80keV、ドーズ量4.0×1011
個／cm2である。図４はこの工程で形成された半導体装
置の断面図である。
【００２７】次いでレジストパターン６３を除去し、ア
イソレーション領域４１で囲まれた動作層３６の表面上
にソース電極４０とドレイン電極３９とを形成する部分
に開孔を有するレジストパターンを写真製版工程を用い
て形成し、このレジストパターンをマスクとしてアルミ
ニウムを用いて蒸着・リフトオフ法により、ソース電極
４０とドレイン電極３９とを形成する。図５はこの工程
で形成された半導体装置の断面図である。
【００２８】その後電流調整を行うためのリセス３７を
エッチング工程により形成し、蒸着・リフトオフ法を用
いてゲート電極３８を形成する。図６はこの工程で形成
された半導体装置の断面図である。つぎに写真製版工程
を用いて、アイソレーション領域４１の溝４４を形成す
る部分に開孔６４を有するレジストパターン６５を形成
し、このレジストパターン６５をマスクとして、その深
さがｎ型GaAs層６２のアイソレーション領域４１の表面
からｐ型バッファ層３４を貫通しｐ型GaAs層６１に達す
るまでエッチングにより半導体層を除去する。このとき
に使用されるエッチング液は、例えば酒石酸溶液が用い
られる。図７はこの工程で形成された半導体装置の断面
図である。
【００２９】次いで、レジストパターン６５を除去し、
蒸着・リフトオフ法を用いて後にバイアホール４２を設
ける位置のアイソレーション領域４１表面上に密着させ
てバイアホール上部電極４５を形成し、さらに電解メッ
キ法を用いて、バイアホール上部電極４５とソース電極
４０とを接続する架空配線４６を形成する。図８はこの
工程で形成された半導体装置の断面図である。
【００３０】更にGaAs基板６０の一主面と互いに対向す
る他主面６０２上にレジストを塗布し、写真製版工程に
よりバイアホール上部電極４５と対向する位置に開孔を
有するレジストパターン６６を形成し、このレジストパ
ターン６６をマスクとしてエッチングによりバイアホー
ル上部電極４５の裏面が露呈するまで、GaAs基板６０、
ｐ型GaAs層６１およびｎ型GaAs層６２が除去され、内壁
４２１で囲まれたバイアホール４２が形成される。この
ときに使用されるエッチング液は、例えば硫酸溶液が用
いられる。図９はこの工程で形成された半導体装置の断
面図である。
【００３１】その後、レジストパターン６６を除去し、
GaAs基板６０の上記他主面６０２、バイアホール４２の
内壁４２１及びバイアホール上部電極４５の露呈された
裏面上に例えば電解メッキ法を用いて裏面電極４３が形
成される。この工程で形成された半導体装置は図１及び
図２により示される。
【００３２】次に図１及び図２を使用して、動作につい
て説明する。例えばハイパワーアンプに使用されるこの
種の半導体装置３１では、ゲート電極３８を０〜−1.5
Ｖの定電圧に保持し、ソース電極４０を裏面電極４３を
介して接地し、ドレイン電極３９を（３〜１０）Ｖと０
Ｖとで切り替えることにより、ゲート−ドレイン耐圧を
確保しながら、電力増幅を行うが、このとき電界効果ト
ランジスタ３２のゲート電極３８にピンチオフ電圧以下
の負電圧が印加され、空乏化した動作層３６とｐ型バッ
ファ層３４の間で順方向電流が流れる状況が発生し、ｐ
型バッファ層３４がＢ+イオンの注入が十分でなく不導
体化されていなくても、溝４４によりＦＥＴ３２の下部
にあるｐ型バッファ層３４が切断されていて、ｐ型バッ
ファ層３４と裏面電極４３との電気的な導通がなされな
いので、ゲート電極３８−ソース電極４０間にリーク電
流が流れるのを防止でき、ゲート・ソース間耐圧が劣化
を防止することができる。
【００３３】このように、ＦＥＴ３２を取り囲んで溝４
４を配置する構成は、周波数帯域が高く、例えば４〜５
ＧＨｚ以上の半導体装置に適用するのに適した構成であ
る。それはこのように周波数帯域が高い半導体装置で
は、発熱量が多くなりそのためバイアホールの個数を多
くして冷却を図らなければならず、またインピーダンス
を下げるためにもバイアホールの個数を多くすることが
必要となる。このために、ＦＥＴ３２を取り囲んで溝４
４を配置する構成が溝４４に要する表面積が少なくな
り、半導体装置に占める溝４４の表面積を少なくでき、
素子部分の面積効率を高めて、半導体装置の小形化を図
ることができる。
【００３４】実施の形態２ 図１０はこの発明の他の実施の一形態に係る半導体装置
の平面図、図１１は図１０の半導体装置のＸＩ−ＸＩ断
面の断面図である。図１０及び図１１に示されたＦＥＴ
３２を半導体素子とする半導体装置３１で、実施の形態
１との相違は、溝４４がバイアホール４２を取り囲んで
配置されている点である。他の構成は実施の形態１と同
じで、図の符号も同様の部分を示している。この実施の
形態２の製造方法も実施の形態１と同様でただ溝４４を
形成する場合の工程において、レジストパターン６５の
開孔をバイアホール４２を取り囲んで形成したものであ
る。
【００３５】従ってこの実施の形態２の動作も、実施の
形態１と同様であるが、この構成は比較的周波数帯域の
低い、１ＧＨｚ以下の半導体装置の場合に適している。
１ＧＨｚ以下の半導体装置では冷却の点、またインピー
ダンスの点からも、バイアホールの個数が少ないので、
バイアホール４２を取り囲んで溝４４を設けることで、
溝４４に要する表面積が少なくなり、半導体装置に占め
る溝４４の表面積を少なくでき、素子部分の面積効率を
高めて、半導体装置の小形化を図ることができる。
【００３６】実施の形態３ 図１２はこの発明のさらに他の実施の一形態に係る半導
体装置の平面図、図１３は図１２の半導体装置のＸＩＩ
Ｉ−ＸＩＩＩ断面の断面図である。図１３において、４
７は段差である。この段差４７は化合物半導体基板３３
の第１の主面３３１を起点とするもので、化合物半導体
基板３３上に、この化合物半導体基板３３よりも狭い面
積を有するｐ型バッファ層３４とｎ型半導体層３５との
積層が形成されている。バイアホール上部電極４５とソ
ース電極４０とを接続する架空配線４６はこの段差４７
を跨ぐように配置されている。段差４７の他のは、実施
の形態１及び２と同様の部分に相当する。
【００３７】また実施の形態３の製造方法も実施の形態
１又は２と同様でただ溝４４を形成する場合の工程にお
いて、レジストパターン６５の開孔を、動作層３６にな
る部分とこの動作層３６になる部分を取り囲む若干のア
イソレーション領域４１とを囲む領域に形成したもので
ある。この実施の形態３ではバイアホール４２の深さは
化合物半導体基板３３の厚みと同等になるので裏面電極
４３に至る伝熱長さが短くなり冷却効率が高くなる。
【００３８】実施の形態４ 図１４及び図１５はこの発明のさらに他の実施の一形態
に係る半導体装置の製造方法の各工程における部分断面
図である。まず例えばGaAs基板６０の一主面６０１上に
ＭＯＣＶＤ（Metalorganic Chemical Vapor Depositio
n）法をもちいて、バッファ層３４となるｐ型GaAs層６
１と動作層３６が形成されるｎ型GaAs層６２が順次積層
される。これらの層の厚みは、例えば、GaAs基板６０は
６００μｍ、ｐ型GaAs層６１は４０００Å〜５０００
Å、ｎ型GaAs層６２は６０００Å程度である。この工程
で形成された半導体装置が実施の形態１の図３に相当す
る。ここでは層の形成にＭＯＣＶＤ法を用いたが、ＭＢ
Ｅ（Molecular Beam Epitaxy）法を用いてもよい。
【００３９】次に写真製版工程を用いて、ｎ型GaAs層６
２のＦＥＴ３２を形成する領域表面のみを覆うレジスト
パターン６３を形成し、このレジストパターン６３をマ
スクとしてホウ素イオン（以下Ｂ+イオンという）を注
入し、アイソレーション領域４１を形成する。イオン注
入条件は実施の形態１と同様の条件である。またこの工
程で形成された半導体装置が実施の形態１の図４に相当
する。
【００４０】次いでレジストパターン６３を除去し、ア
イソレーション領域４１で囲まれた動作層３６の表面上
にソース電極４０とドレイン電極３９とを形成する部分
に開孔を有するレジストパターンを写真製版工程を用い
て形成し、このレジストパターンをマスクとしてアルミ
ニウムを用いて蒸着・リフトオフ法により、ソース電極
４０とドレイン電極３９とを形成する。この工程で形成
された半導体装置が実施の形態１の図５に相当する。
【００４１】その後電流調整を行うためのリセス３７を
エッチング工程により形成し、蒸着・リフトオフ法を用
いてゲート電極３８を形成する。この工程で形成された
半導体装置が実施の形態１の図６に相当する。
【００４２】次いで、レジストパターン６５を除去し、
蒸着・リフトオフ法を用いて後にバイアホール４２を設
ける位置のアイソレーション領域４１表面上に密着させ
るとともにソース電極と接続されたバイアホール上部電
極４５を形成する。更にGaAs基板６０の一主面と互いに
対向する他主面６０２上にレジストを塗布し、写真製版
工程によりバイアホール上部電極４５と対向する位置に
開孔を有するレジストパターンを形成し、このレジスト
パターンをマスクとしてエッチングによりバイアホール
上部電極４５の裏面が露呈するまで、GaAs基板６０、ｐ
型GaAs層６１およびｎ型GaAs層６２が除去され、内壁４
２１で囲まれたバイアホール４２が形成される。このと
きに使用されるエッチング液は、例えば硫酸溶液が用い
られる。
【００４３】この後、レジストパターンを除去し、GaAs
基板６０の他主面６０２の表面上から、バイアホール４
２の内壁４２１を含んでGaAs基板６０の他主面６０２の
一部または全面にわたってその表層に、例えばＢ+イオ
ンを注入し不導体化する。６８はこの不導体化層であ
る。図１４はこの工程で形成された半導体装置の部分断
面図である。
【００４４】その後、不導体化層６８の表面を含んで、
GaAs基板６０の上記他主面６０２及びバイアホール上部
電極４５の露呈された裏面上に例えば電解メッキ法を用
いて裏面電極４３が形成される。この工程で形成された
半導体装置は図１５により示される。この実施の形態に
より形成された半導体装置では、不導体化層６８により
裏面電極４３とｐ型バッファ層３４と裏面電極４３との
電気的な導通がなされないので、ゲート電極３８−ソー
ス電極４０間にリーク電流が流れるのを防止でき、ゲー
ト・ソース間耐圧が劣化を防止することができる。
【００４５】そしてこの半導体装置の製法では、バイア
ホール４２の内壁４２１上に絶縁膜を形成する工程を省
略したので、バイアホール上部電極４５の露呈された裏
面を除き内壁４２１上に絶縁膜を形成するためのマスク
パターンを形成する工程が不要になる。
【００４６】また、特開平４−３９９６８号公報に示さ
れるようなｎ型半導体層３５の表面上からイオン注入を
おこなうと原子量の大きな元素をイオン種とした場合で
はｐ型バッファ層３４まで不導体化されない場合も発生
し、プロトンなどの場合では半導体素子の電気特性に悪
影響を及ぼす場合があるのに対してこの実施例では簡単
な工程で不導体化層６８が形成でき、信頼性の高い半導
体装置を簡単な工程で形成することができる。
【００４７】実施の形態５ 図１６、図１７及び図１８はこの発明のさらに他の実施
の一形態に係る半導体装置の製造方法の各工程における
部分断面図である。この実施の形態による製造方法で
は、内壁４２１で囲まれたバイアホール４２を形成する
まで、実施の形態５の製法と同様に形成する。図１６は
バイアホール４２の形成が終了した段階での半導体装置
の部分断面図である。次にレジストパターン６６を残し
た状態で、レジストパターン６６の表面上から例えばＳ
iＯＮなどの絶縁膜７０を、例えばプラズマＣＶＤ法な
どにより、厚さ５００Å形成する。図１７はこの工程に
おける半導体装置の部分断面図である。
【００４８】更にウエハの裏面からＲＩＥによりバイア
ホール上部電極４５に接する部分の絶縁膜７０を選択的
に除去する。この後レジストパターン６６を除去し、Ga
As基板６０の他主面６０２、バイアホール４２の内壁４
２１上に残った絶縁膜７０及びバイアホール上部電極４
５の露呈された裏面上に例えば電解メッキ法を用いて裏
面電極４３が形成される。図１８はこの工程における半
導体装置の部分断面図である。
【００４９】この実施の形態による半導体装置の製造方
法によれば、バイアホール上部電極４５と接続している
裏面電極４３とバッファ層３４になるｐ型GaAs層６１と
の間に絶縁膜７０が介在しているので、ゲート電極３８
とソース電極４０との間にリーク電流が流れず、ゲート
・ソース間耐圧が劣化しない半導体装置を形成できるの
であるが、この製造に当たって、バイアホール４２を形
成するレジストパターン６６をの残したままで、絶縁膜
７０形成を形成し、レジストパターン６６に形成されて
いる開孔を利用してウエハの裏面からＲＩＥによりバイ
アホール上部電極４５に接する部分の絶縁膜７０を除去
するので、バイアホール形成後に形成される絶縁膜の部
分的除去のためのマスクパターン形成工程を省略するこ
とができ、工程が簡略化される。
【００５０】実施の形態６ 図１９、図２０及び図２１は、この発明のさらに他の実
施の一形態に係る半導体装置の製造方法の各工程におけ
る部分断面図である。この実施の形態による製造方法で
は、内壁４２１で囲まれたバイアホール４２を形成する
まで、実施の形態５の製法と同様に形成する。
【００５１】バイアホール４２を形成した後、ウエット
エッチングのためにバイアホール４２の開孔部の内壁４
２１周縁から庇状にせりだしたレジストを開孔部の内壁
４２１周縁に一致させるように除去し、レジストパター
ン６６の開孔とバイアホール４２の開孔を一致させ、ウ
エハを回転させながらレジストパターン６６の上方から
斜め蒸着法により、例えばＳiＯなどの絶縁膜７０をバ
イアホール上部電極４５の露呈された裏面を除くｐ型Ga
As層６１を含むバイアホール４２の内壁４２１上に厚さ
５００Å程度の絶縁膜７０を形成する。図１９及び図２
０はこの工程における半導体装置の部分断面図である。
【００５２】次にレジストパターン６６を除去し、GaAs
基板６０の他主面６０２、バイアホール４２の内壁４２
１上に残った絶縁膜７０及びバイアホール上部電極４５
の露呈された裏面上に例えば電解メッキ法を用いて裏面
電極４３が形成される。図２１はこの工程における半導
体装置の部分断面図である。
【００５３】この実施の形態による半導体装置の製造方
法によれば、バイアホール上部電極４５と接続している
裏面電極４３とバッファ層３４になるｐ型GaAs層６１と
の間に絶縁膜７０が介在しているので、ゲート電極３８
とソース電極４０との間にリーク電流が流れず、ゲート
・ソース間耐圧が劣化しない半導体装置を形成できるの
であるが、この製造に当たって、バイアホール４２を形
成するレジストパターン６６をの残したままで、レジス
トパターン６６の開孔とバイアホール４２の開孔を一致
させ、ウエハを回転させながらレジストパターン６６の
上方から斜め蒸着法により絶縁膜７０形成を形成するの
で、バイアホール形成後に形成される絶縁膜の部分的除
去のためのマスクパターン形成工程を省略することがで
き、工程が簡略化される。
【００５４】実施の形態７ 図２２、図２３及び図２４は、この発明のさらに他の実
施の一形態に係る半導体装置の製造方法の各工程におけ
る部分断面図である。この実施の形態による製造方法で
は、バイアホール４２を設ける位置のアイソレーション
領域４１表面上にバイアホール上部電極４５を形成する
工程までは、実施の形態４と同様に進められる。
【００５５】この後、バイアホール上部電極４５の中央
部に、後に形成される裏面電極とバイアホール上部電極
４５との接続に必要な寸法、例えば直径１０〜３０μｍ
で動作層３６が形成されるｎ型GaAs層６２に達する開孔
部７２を設け、バイアホール上部電極４５を覆うように
例えばＳiＯＮなどのバイアホール上部絶縁膜７３を例
えばプラズマＣＶＤ法などを使用して厚さ１０００Å程
度形成する。
【００５６】次いでGaAs基板６０の一主面と互いに対向
する他主面６０２上にレジストを塗布し、写真製版工程
によりバイアホール上部電極４５と対向する位置に開孔
を有するレジストパターンを形成し、このレジストパタ
ーンをマスクとしてエッチングによりバイアホール上部
電極４５の裏面が露呈するまで、GaAs基板６０、ｐ型Ga
As層６１およびｎ型GaAs層６２が除去され、内壁４２１
で囲まれたバイアホール４２が形成される。このときに
使用されるエッチング液は、例えば硫酸溶液が用いられ
る。
【００５７】この後、レジストパターンを除去し、GaAs
基板６０の他主面６０２の表面、バイアホール４２の内
壁４２１、バイアホール上部電極４５の裏面の露呈面及
びバイアホール上部絶縁膜７３の裏面の露呈面上にＳi
ＯＮなどの絶縁膜７０を例えばプラズマＣＶＤ法により
厚さ５００Å程度形成する。次いでこの絶縁膜７０上に
レジスト７４を塗布し、バイアホール上部絶縁膜７３の
表面上から光を当て、開孔部７２を介してバイアホール
上部絶縁膜７３及び絶縁膜７０を透過させて、レジスト
７４の開孔部７２に対向する部分を露光させる。図２２
はこの工程における半導体装置の部分断面図である。
【００５８】次いで現像工程を行い、露光された開孔部
７２に対向するレジスト７４の部分のみレジストが除去
され、レジスト７４はこの露光された部分のみが開孔し
た状態になる。そこでレジスト７４の表面上からＲＩＥ
または例えばフッ酸によるウエットエッチングを行い、
開孔部７２のバイアホール上部絶縁膜７３を除去し、バ
イアホール上部電極４５を露出させる。図２３はこの工
程における半導体装置の部分断面図である。
【００５９】次にレジスト７４を除去し、絶縁膜７０の
表面及び露呈したバイアホール上部電極４５の露呈面上
に、例えば電解メッキ法により裏面電極４３を形成す
る。図２４はこの工程における半導体装置の部分断面図
である。この実施の形態による半導体装置の製造方法に
よれば、バイアホール上部電極４５と接続している裏面
電極４３とバッファ層３４になるｐ型GaAs層６１との間
に絶縁膜７０が介在しているので、ゲート電極３８とソ
ース電極４０との間にリーク電流が流れず、ゲート・ソ
ース間耐圧が劣化しない半導体装置を形成できるのであ
るが、この半導体装置の製造に当たっては、裏面電極４
３とバイアホール上部電極４５との接続を行うために絶
縁膜７０をエッチングする際に、バイアホール上部電極
４５に設けた開孔部７２を介して、絶縁膜７０表面上に
塗布したレジスト７４を露光しこれにより開孔を形成す
るようにしたので、ウエハの裏面でのマスク合わせが不
要になり、製造工程が簡単になる。
【００６０】実施の形態８ 図２５はこの発明の他の実施の一形態に係る半導体装置
の断面図である。図２５において 、５０はプロトンが
注入されたアイソレーション領域である。図２と同じ符
号は、同一か又は相当部分である。この実施の形態と実
施の形態１との相違する点は、この実施の形態では、ア
イソレーション領域５０を形成するためのイオン種をＢ
+イオンに変えてプロトンとしたことで、このために通
常のイオン注入装置でもｐ型GaAs層６１まで十分に不導
体化できる。
【００６１】ＨＢＴやＨＥＭＴにおいては注入されたプ
ロトンが動作層３６に侵入し長期信頼性に影響を与える
ことがあるが、信頼性がそれほど長期に亘って要求され
ない半導体装置においては安価に構成できるという効果
がある。またＦＥＴでは、プロトンが動作層３６に侵入
したとしてもその電気的特性に影響を与えない。従って
信頼性のある半導体装置が安価に構成できる。以上の各
実施の形態においては主にＦＥＴについて説明したが、
ＧａＡｓ系ＨＥＭＴやＩｎＰ系ＨＥＭＴのうちバッファ
層を導電型半導体層例えばｐ型ＩｎＧａＡｓ層で形成し
た場合に適用しても同様の効果がある。
【００６２】
【発明の効果】この発明に係る半導体装置及びその製造
方法は以上に説明したような構成または工程を備えてい
るので、以下のような効果を有する。この発明に係る半
導体装置は、第２の半導体層の表面を始点とし第２の半
導体層の表面から第１の半導体層を越える深さを有する
段差により、第２の半導体層表面から半導体基板の第２
の主面まで貫通する筒状の内壁と半導体素子の形成領域
とが分離されているので、第１の半導体層が十分不導体
化されない場合においても、内壁表面上に配設され第１
の半導体層と電気的に接続された導電層に漏洩電流が流
れるのを防止でき、半導体装置の耐圧低下を防止でき
る。
【００６３】さらに、段差を内壁又は半導体素子の形成
領域を取り囲むようにしたもので、段差を半導体装置が
使用される周波数帯に基づく内壁又は半導体素子の個数
の多少によって段差を効果的に配置でき、段差のような
不要な部分の面積を少なくして半導体装置の面積効率を
高めることができる。
【００６４】またさらに、段差を第２の半導体層の表面
に開口を有する溝としたので、段差を形成するに際して
必要となる表面積を小さくでき、さらに半導体装置の面
積効率を高めることができる。
【００６５】また、さらに半導体素子の動作領域表面に
はソース電極、ゲート電極及びドレイン電極が配設さ
れ、ソース電極またはドレイン電極のいずれか一方と配
線層とを接続したので、電界効果型半導体装置において
耐圧低下を有効に防止できる。
【００６６】さらに、半導体基板を化合物半導体とした
ので、特に高周波帯域で使用されることの多い化合物半
導体で形成された電界効果型半導体装置において、筒状
の内壁と半導体素子とを電気的に分離でき、筒状の内壁
と半導体基板との表面に配設された冷却効率を高めるた
めの導電層を経由して流れるゲート電極とソースあるい
はドレイン電極との間の漏洩電流を防止でき、半導体素
子の冷却を効率よく行いながら、素子の耐圧低下を防止
できる。
【００６７】さらに、化合物半導体を半絶縁性の、ガリ
ウムヒ素またはインジウムりんからなるグループから選
択された材料としたので、ガリウムヒ素系またはインジ
ウムりん系の電界効果型半導体装置において半導体素子
の冷却を効率よく行いながら、素子の耐圧低下を防止で
きる。
【００６８】この発明に係る半導体装置の製造方法にお
いて、半導体素子の形成領域またはこの半導体素子の形
成領域を除く領域に選択的に配設される筒状の内壁の周
辺領域を取り囲むように形成された開口を有するレジス
トパターンを第２の半導体層の表面上に形成し、このレ
ジストパターンをマスクとして上記第２の半導体層の表
面から第１の半導体層を越えるまで除去して段差を形成
する第４の工程を備えているので、第１の半導体層が十
分不導体化されない場合においても、内壁表面上に配設
され第１の半導体層と電気的に接続された導電層に漏洩
電流が流れるのを防止でき、耐圧低下が防止された半導
体装置を簡単な工程で形成することができる。
【００６９】また、ウエットエッチングにより第２の主
面側から上記第１の配線層が露呈するまで半導体層を除
去し孔部を形成し、次いでレジストパターンを除去し、
孔部の内壁を含めて第２の主面の表層にイオン注入層を
形成する第５の工程を備えているので、孔部の内壁上に
絶縁膜を形成する工程を省略したので、第１の配線層の
露呈された裏面を除き内壁上に絶縁膜を形成するための
マスクパターンを形成する工程が不要となり、耐圧低下
が防止された半導体装置を簡単な工程で形成することが
できる。
【００７０】また、第１の配線層に対向して形成された
開口を有するレジストパターンを半導体基板の第２の主
面上に形成し、ウエットエッチングによりこの第２の主
面側から第１の配線層が露呈するまで半導体層を除去し
孔部を形成し、次いでレジストパターンをマスクとして
このレジストパターンの表面側から孔部の内壁に絶縁膜
を積層し、さらにレジストパターンをマスクとしこのレ
ジストパターンの表面側からリアクティブイオンエッチ
ングにより第１の配線層が再び露呈するまで絶縁膜を除
去した後レジストパターンを除去する工程を備えている
ので、孔部を形成するレジストパターン６６をの残した
ままで、絶縁膜７０形成を形成し、レジストパターン６
６に形成されている開孔を利用してウエハの裏面からＲ
ＩＥによりバイアホール上部電極４５に接する部分の絶
縁膜７０を除去するから、バイアホール形成後に形成さ
れる絶縁膜の部分的除去のためのマスクパターン形成工
程を省略することができ、工程が簡略化される。
【００７１】また、第１の配線層に対向して形成された
開口を有するレジストパターンを半導体基板の第２の主
面上に形成し、ウエットエッチングによりこの第２の主
面側から第１の配線層が露呈するまで半導体層を除去し
孔部を形成し、次いでレジストパターンの開口を孔部の
半導体基板の第２の主面の開口端まで拡大し、開口を拡
大したこのレジストパターンをマスクとして、このレジ
ストパターンの表面側から斜め方向に、第１の配線層の
露呈面を除いて孔部の内壁に絶縁膜を積層した後レジス
トパターンを除去する工程を備えているので、バイアホ
ール形成後に形成される絶縁膜の部分的除去のためのマ
スクパターン形成工程を省略することができ、工程が簡
略化される。
【００７２】また、貫通孔を有し半導体素子の形成領域
を除く領域に選択的に配設された第１の配線層を第２の
半導体層の表面上に形成し、この配線層を覆うように透
光性の第１の絶縁膜を第２の半導体層の表面上に形成
し、第１の配線層の貫通孔に対向して所定の開口を有す
るレジストパターンを半導体基板の第２の主面上に形成
し、このレジストパターンをマスクとして第２の主面側
から第１の絶縁膜が露呈するまで半導体層を除去し孔部
を形成し、半導体基板の第２の主面側から孔部の内壁に
第２の絶縁膜を積層し、半導体基板の第２の主面側から
孔部の内壁に形成された第２の絶縁膜上にレジスト膜を
形成した後、第１の絶縁膜上から投光し、配線層の貫通
孔を介してレジスト膜を露光し、このレジスト膜の露光
部を開口としたマスクパターンを形成し、このマスクパ
ターンをマスクとして第２の絶縁膜及び第１の絶縁膜の
一部を除去する工程を備えているので、ウエハの裏面で
のマスク合わせが不要になり、製造工程が簡単になる。
この発明に係る半導体装置は、半導体素子の形成領域を
分離するように、半導体素子の形成領域を除いて選択的
に配設されたプロトン注入領域を備えているので、半導
体装置を安価に構成できる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置の平面
図である。
【図２】 図１の半導体装置のＩＩ−ＩＩ断面の断面図
である。
【図３】 この発明の実施の形態１の半導体装置の一製
造工程を示す断面図である。
【図４】 この発明の実施の形態１の半導体装置の一製
造工程を示す断面図である。
【図５】 この発明の実施の形態１の半導体装置の一製
造工程を示す断面図である。
【図６】 この発明の実施の形態１の半導体装置の一製
造工程を示す断面図である。
【図７】 この発明の実施の形態１の半導体装置の一製
造工程を示す断面図である。
【図８】 この発明の実施の形態１の半導体装置の一製
造工程を示す断面図である。
【図９】 この発明の実施の形態１の半導体装置の一製
造工程を示す断面図である。
【図１０】 この発明の実施の形態２の半導体装置の平
面図である。
【図１１】 図１０の半導体装置のＸＩ−ＸＩ断面の断
面図である。
【図１２】 この発明の実施の形態３の半導体装置の平
面図である。
【図１３】 図１２の半導体装置のＸＩＩＩ−ＸＩＩＩ
断面の断面図である。
【図１４】 この発明の実施の形態４に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図１５】 この発明の実施の形態４に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図１６】 この発明の実施の形態５に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図１７】 この発明の実施の形態５に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図１８】 この発明の実施の形態５に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図１９】 この発明の実施の形態６に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図２０】 この発明の実施の形態６に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図２１】 この発明の実施の形態６に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図２２】 この発明の実施の形態７に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図２３】 この発明の実施の形態７に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図２４】 この発明の実施の形態７に係る半導体装置
の製造方法の一工程を示す部分断面図である。
【図２５】 この発明の実施の形態８に係る半導体装置
の断面図である。
【図２６】 従来の半導体装置の断面図である。
【符号の説明】
３３ 化合物半導体基板、 ３４ ｐ型バッファ層、
３５ ｎ型半導体層、 ３２ 電界効果トランジ
スタ、 ４１ アイソレーション領域、４２１ 内
壁、 ４４ 溝、 ４３ 裏面電極、 ４５ バ
イアホール上部電極、 ４６ 架空配線、 ３８
ゲート電極、 ３９ ドレイン電極、 ４０ ソー
ス電極

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 この基板の第１の主面上に順次配設された互いに反対の
    導電型の第１、第２の半導体層と、 この第２の半導体層に選択的に配設された半導体素子
    と、 この半導体素子の形成領域を分離するように、上記半導
    体素子の形成領域を除いて選択的に配設されたイオン注
    入領域と、 上記半導体素子の形成領域を除いて選択的に配設され、
    上記第２の半導体層表面から上記半導体基板の第２の主
    面まで貫通する筒状の内壁と、 上記第２の半導体層の表面を始点とし上記第２の半導体
    層の表面から上記第１の半導体層を越える深さを有し、
    上記内壁と上記半導体素子の形成領域とを分離する段差
    と、 上記内壁表面上に配設され、この内壁の少なくとも上記
    第１の半導体層と電気的に接続された導電層と、 この導電層と電気的に接続されるとともに上記第２の半
    導体層の表面上に配設され、上記段差上を経由して上記
    半導体素子の一部と電気的に接続された配線層と、 を備えた半導体装置。
  2. 【請求項２】段差が内壁又は半導体素子の形成領域を取
    り囲むことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 段差が第２の半導体層の表面に開口を有
    する溝であることを特徴とする請求項１または２記載の
    半導体装置。
  4. 【請求項４】 半導体素子の動作領域表面にはソース電
    極、ゲート電極及びドレイン電極が配設され、上記ソー
    ス電極またはドレイン電極のいずれか一方と配線層とが
    接続されていることを特徴とする請求項３記載の半導体
    装置。
  5. 【請求項５】 半導体基板が化合物半導体からなること
    を特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 化合物半導体が半絶縁性の、ガリウムヒ
    素またはインジウムリンからなるグループから選択され
    た材料であることを特徴とする請求項５記載の半導体装
    置。
  7. 【請求項７】 半導体基板の第１の主面上に互いに反対
    の導電型の第１、第２の半導体層を順次形成する第１の
    工程と、 第２の半導体層に選択的に半導体素子を形成する第２の
    工程と、 第２の半導体層の表面上に、半導体素子の形成領域を覆
    うレジストパターンを形成し、このレジストパターンを
    マスクとして上記半導体素子の形成領域を分離するよう
    にイオン注入する第３の工程と、 半導体素子の形成領域またはこの半導体素子の形成領域
    を除く領域に選択的に配設される筒状の内壁の周辺領域
    を取り囲むように形成された開口を有するレジストパタ
    ーンを第２の半導体層の表面上に形成し、このレジスト
    パターンをマスクとして上記第２の半導体層の表面から
    上記第１の半導体層を越えるまで除去して段差を形成す
    る第４の工程と、 筒状の内壁が配設される位置に対応する第１の配線層と
    この第１の配線層から延在し上記段差上を経由して半導
    体素子の一部と接続された第２の配線層とを含む配線層
    を第２の半導体層の表面上に形成する第５の工程と、 第１の配線層に対向して開口を有するレジストパターン
    を半導体基板の第２の主面上に形成し、この第２の主面
    側から第１の配線層が露呈するまで半導体層を除去し筒
    状の内壁を形成する第６の工程と、 筒状の内壁の少なくとも上記第１の半導体層と第１の配
    線層とを電気的に接続するように第１の配線層と上記内
    壁表面の上に導電層を形成する第７の工程と、を備えた
    半導体装置の製造方法。
  8. 【請求項８】 半導体基板の第１の主面上に互いに反対
    の導電型の第１、第２の半導体層を順次形成する第１の
    工程と、 第２の半導体層に選択的に半導体素子を形成する第２の
    工程と、 第２の半導体層の表面上に、半導体素子の形成領域を覆
    うレジストパターンを形成し、このレジストパターンを
    マスクとして上記半導体素子の形成領域を分離するよう
    にイオン注入する第３の工程と、 半導体素子の形成領域を除く第２の半導体層の表面上に
    選択的に配設された第１の配線層とこの第１の配線層か
    ら延在し半導体素子の一部と接続された第２の配線層と
    を含む配線層を形成する第４の工程と、 第１の配線層に対向して形成された開口を有するレジス
    トパターンを半導体基板の上記第１の主面と互いに対向
    する第２の主面上に形成し、ウエットエッチングにより
    この第２の主面側から上記第１の配線層が露呈するまで
    半導体層を除去し孔部を形成し、次いでレジストパター
    ンを除去し、上記孔部の内壁を含めて上記第２の主面の
    表層にイオン注入層を形成する第５の工程と、 上記イオン注入層を介して第１の配線層の孔部側の露呈
    面と接続された導電層を形成する第６の工程と、を備え
    た半導体装置の製造方法。
  9. 【請求項９】 半導体基板の第１の主面上に互いに反対
    の導電型の第１、第２の半導体層を順次形成する第１の
    工程と、 第２の半導体層に選択的に半導体素子を形成する第２の
    工程と、 第２の半導体層の表面上に、半導体素子の形成領域を覆
    うレジストパターンを形成し、このレジストパターンを
    マスクとして上記半導体素子の形成領域を分離するよう
    にイオン注入する第３の工程と、 半導体素子の形成領域を除く第２の半導体層の表面上に
    選択的に配設された第１の配線層とこの第１の配線層か
    ら延在し半導体素子の一部と接続された第２の配線層と
    を含む配線層を形成する第４の工程と、 第１の配線層に対向して形成された開口を有するレジス
    トパターンを半導体基板の第２の主面上に形成し、ウエ
    ットエッチングによりこの第２の主面側から上記第１の
    配線層が露呈するまで半導体層を除去し孔部を形成し、
    次いで上記レジストパターンをマスクとしてこのレジス
    トパターンの表面側から上記孔部の内壁に絶縁膜を積層
    し、さらに上記レジストパターンをマスクとしこのレジ
    ストパターンの表面側からリアクティブイオンエッチン
    グにより上記第１の配線層が再び露呈するまで絶縁膜を
    除去した後上記レジストパターンを除去する第５の工程
    と、 第１の配線層の孔部側の露呈面と孔部の内壁上に一体的
    に導電層を形成する第６の工程と、を備えた半導体装置
    の製造方法。
  10. 【請求項１０】 半導体基板の第１の主面上に互いに反
    対の導電型の第１、第２の半導体層を順次形成する第１
    の工程と、 第２の半導体層に選択的に半導体素子を形成する第２の
    工程と、 第２の半導体層の表面上に、半導体素子の形成領域を覆
    うレジストパターンを形成し、このレジストパターンを
    マスクとして上記半導体素子の形成領域を分離するよう
    にイオン注入する第３の工程と、 半導体素子の形成領域を除く領域に選択的に配設された
    第１の配線層とこの第１の配線層から延在し半導体素子
    の一部と接続された第２の配線層とを含む配線層を第２
    の半導体層の表面上に形成する第４の工程と、 第１の配線層に対向して形成された開口を有するレジス
    トパターンを半導体基板の第２の主面上に形成し、ウエ
    ットエッチングによりこの第２の主面側から上記第１の
    配線層が露呈するまで半導体層を除去し孔部を形成し、
    次いで上記レジストパターンの開口を上記孔部の半導体
    基板の第２の主面の開口端まで拡大し、開口を拡大した
    このレジストパターンをマスクとして、このレジストパ
    ターンの表面側から斜め方向に、上記第１の配線層の露
    呈面を除いて孔部の内壁に絶縁膜を積層した後レジスト
    パターンを除去する第５の工程と、 配線層の孔部側の露呈面と孔部の内壁上に一体的に導電
    層を形成する第６の工程と、 を備えた半導体装置の製造方法。
  11. 【請求項１１】 半導体基板の第１の主面上に互いに反
    対の導電型の第１、第２の半導体層を順次形成する第１
    の工程と、 第２の半導体層に選択的に半導体素子を形成する第２の
    工程と、 第２の半導体層の表面上に、半導体素子の形成領域を覆
    うレジストパターンを形成し、このレジストパターンを
    マスクとして上記半導体素子の形成領域を分離するよう
    にイオン注入する第３の工程と、 貫通孔を有し半導体素子の形成領域を除く領域に選択的
    に配設された第１の配線層とこの第１の配線層から延在
    し半導体素子の一部と接続された第２の配線層とを含む
    配線層を第２の半導体層の表面上に形成する第４の工程
    と、 配線層を覆うように透光性の第１の絶縁膜を第２の半導
    体層の表面上に形成する第５の工程と、 第１の配線層の貫通孔に対向して所定の開口を有するレ
    ジストパターンを半導体基板の第２の主面上に形成し、
    このレジストパターンをマスクとして第２の主面側から
    第１の絶縁膜が露呈するまで半導体層を除去し孔部を形
    成する第６の工程と、 半導体基板の第２の主面側から孔部の内壁に第２の絶縁
    膜を積層する第７の工程と、 半導体基板の第２の主面側から孔部の内壁に形成された
    第２の絶縁膜上にレジスト膜を形成した後、第１の絶縁
    膜上から投光し、配線層の貫通孔を介して上記レジスト
    膜を露光し、このレジスト膜の露光部を開口としたマス
    クパターンを形成し、このマスクパターンをマスクとし
    て第２の絶縁膜及び第１の絶縁膜の一部を除去する第８
    の工程と、 孔部の内壁上と孔部に露呈する第１の絶縁膜上に一体的
    に導電膜を形成し、この導電膜と配線層とを接続させる
    第９の工程と、を備えた半導体装置の製造方法。
  12. 【請求項１２】 半導体基板と、 この基板の第１の主面上に順次配設された互いに反対の
    導電型の第１、第２の半導体層と、 この第２の半導体層に選択的に配設された半導体素子
    と、 この半導体素子の形成領域を分離するように、上記半導
    体素子の形成領域を除いて選択的に配設されたプロトン
    注入領域と、 上記半導体素子の形成領域を除いて選択的に配設され、
    上記第２の半導体層表面から上記半導体基板の第２の主
    面まで貫通する筒状の内壁と、 上記内壁表面上に配設され、この内壁の少なくとも上記
    第１の半導体層と電気的に接続された導電層と、 この導電層と電気的に接続されるとともに上記第２の半
    導体層の表面上に配設され、上記半導体素子の一部と電
    気的に接続された配線層と、 を備えた半導体装置。
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