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JP2000196029A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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Publication number
JP2000196029A
JP2000196029A JP10374572A JP37457298A JP2000196029A JP 2000196029 A JP2000196029 A JP 2000196029A JP 10374572 A JP10374572 A JP 10374572A JP 37457298 A JP37457298 A JP 37457298A JP 2000196029 A JP2000196029 A JP 2000196029A
Authority
JP
Japan
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layer
gate
junction
forming
semiconductor device
Prior art date
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Pending
Application number
JP10374572A
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English (en)
Inventor
Tsutomu Imoto
努 井本
Shinichi Wada
伸一 和田
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Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Priority to US09/467,879 priority patent/US6166404A/en
Priority to KR1019990062556A priority patent/KR100697137B1/ko
Publication of JP2000196029A publication Critical patent/JP2000196029A/ja
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  • Junction Field-Effect Transistors (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 互いにしきい値電圧Ｖthを異にする少なくと
も２つのＦＥＴを有する半導体装置を、簡潔に、高い信
頼性をもって構成することができるようにする。 【解決手段】 共通の基板７１に、しきい値電圧を異に
する少なくとも第１および第２の２つの電界効果トラン
ジスタが形成される半導体装置であって、第１の電界効
果トランジスタは、そのゲートがｐ−ｎ接合Ｊ1 による
構成とされ、第２の電界効果トランジスタは、そのゲー
トがショットキー接合Ｊ2 による構成とされ、第１およ
び第２の電界効果トランジスタのしきい値電圧が、それ
ぞれｐ−ｎ接合の深さと、ショットキー接合の障壁電位
の選定によって設定された構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法、特に共通の基板にしきい値電圧を異にする少な
くとも２つの電界効果トランジスタを有する半導体装置
とその製造方法に係わる。
【０００２】
【従来の技術】携帯電話を初めとする移動体通信システ
ムでは、音声や画像の伝送のために、マイクロ波帯から
ミリ波帯の電波が利用されている。このような高周波信
号の送受信における増幅やスイッチング、ミキシングに
は、現在は、化合物半導体に形成されたショットキー型
電界効果トランジスタ（ＭＥＳＦＥＴ）や、接合型電界
効果トランジスタ（以下ＪＦＥＴという）などの電界効
果トランジスタ（ＦＥＴ）が多く使用されている。中で
も変調ドープ型ＦＥＴ（以下ＭＯＤＦＥＴという）は、
より高い周波数まで利得を確保できることや、構造的に
素子の雑音電力が低いこと、さらに、パワーアンプを構
成したときに高い効率が得られることや、スイッチを構
成したときに挿入損を下げられることから、ＭＭＩＣ(M
onolithicMicrowave Integrated Circuit) には広く利
用されている。
【０００３】このようなＭＯＤＦＥＴを用いたＭＭＩＣ
において、比較的消費電力の低いＤＣＦＬ（Direct Cou
pled FET Logic) 型の論理回路を内蔵したものが要望さ
れるようになった。この論理回路は、例えばＳＰｎＴ
（ｎは、１，２，３‥‥）スイッチでは、内蔵するデコ
ーダを構成するために必要となる。
【０００４】ＤＣＦＬ回路には、エンハンスメント型Ｆ
ＥＴ（以下ＥＦＥＴという）が必要であるが、前述した
パワーアンプなどは、主にデプレッション型ＦＥＴ（以
下ＤＦＥＴという）を用いて構成されるので、論理回路
を内蔵したＭＭＩＣでは、ＤＦＥＴとＥＦＥＴとを同一
基板上に構成することが必要となる。
【０００５】このような、ＭＯＤＦＥＴによるＤＦＥＴ
とＥＦＥＴとを、同一基板上に形成する方法としては、
例えば米国特許第４，６１５，１０２号に開示された方
法がある。図５は、この方法によって形成された半導体
装置の概略断面図を示す。この場合、例えば半絶縁性Ｇ
ａＡｓ基体よりなる半絶縁性基体１上に、順次アンドー
プＧａＡｓによるチャネル層２、ｎ型のＡｌＧａＡｓに
よる電子供給層３、ｎ型のＧａＡｓによるしきい値制御
層４、ｎ型ＡｌＧａＡｓ層による第１のエッチング停止
層５、ｎ型ＧａＡｓによる第１のオーミックコンタクト
層６、ｎ型ＡｌＧａＡｓによる第２のエッチング停止層
７、ｎ型ＧａＡｓによる第２のオーミックコンタクト層
８をエピタキシャル成長した積層半導体を形成する。そ
して、この積層半導体層を横切って、ＤＦＥＴとＥＦＥ
Ｔとの形成部間を例えば溝形成によって素子間分離し、
ＥＦＥＴ形成部における第２のオーミックコンタクト層
８を除去する。また、ＤＦＥＴとＥＦＥＴの各ゲート形
成部に、互いに深さを異にする凹部９Ｒおよび１０Ｒを
形成し、ここにショットキーゲート電極９および１０を
形成し、これら各ゲート電極９および１０をそれぞれ挟
んでその両側に、それぞれソースないしはドレイン電極
（以下Ｓ／Ｄ電極という）１１、１２、１３、１４をオ
ーミックにコンタクトする。
【０００６】このようにして、それぞれゲート電極９お
よび１０とチャネル層２との間隔、すなわちいわゆるバ
リア層の厚さが異なることによるそれぞれ異なる所要の
しきい値電圧Ｖthを有するＤＦＥＴとＥＦＥＴとを構成
している。
【０００７】この場合、ＤＦＥＴとＥＦＥＴのしきい値
電圧Ｖthの差を精度よく制御するためには、ゲート電極
９および１０が形成される凹部９Ｒおよび１０Ｒの深さ
の差を精度よく制御する必要があり、このため、しきい
値制御層４の厚さを正確に選定し、かつエッチング停止
層５および６による凹部の深さを高精度に制御する。
【０００８】しかしながら、この方法によって作製され
たＤＦＥＴは、第１および第２のエッチング停止層５お
よび７を横切って、すなわちしきい値電圧を異にするＦ
ＥＴの数に対応する２つのエッチング停止層を横切って
ドレイン電流を通ずるという構成が採られることから、
これらエッチング停止層の電位障壁に依存するあるいは
これらエッチング停止層５および７の厚さおよびキャリ
ア濃度に依存する直列抵抗が、特にＤＦＥＴの特性のオ
ン抵抗や伝達利得を劣化させる原因となる。したがっ
て、ＥＦＥＴとＤＦＥＴとを同一基板上に混載させるが
ために、その特性、特に一方のＦＥＴ、上述の従来例で
はＤＦＥＴの特性に大きな犠牲が強いられることにな
る。
【０００９】また、このように、しきい値電圧を異にす
るＦＥＴの数に応じた、すなわち例えば２つのしきい値
電圧を異にするＦＥＴを有する半導体装置を構成する場
合には２つのエッチング停止層を設けることから、基板
構造が複雑となり、製造コストが高くなるというおそれ
がある。
【００１０】これを回避する方法としては、上述した２
つのエッチング停止層を全て排除すか、あるいは少なく
ともその一のエッチング停止層を排除することが考えら
れるが、この場合は、両ＦＥＴのゲートの深さの制御に
問題が生じる。
【００１１】また、ショットキーゲートによるＭＯＤＦ
ＥＴによってＤＦＥＴとＥＦＥＴによる半導体装置、す
なわち半導体集積回路においては、信頼性に問題があ
る。すなわち、ショットキー接合は、高温バイアス条件
下でショットキー電極材料が基板側に拡散し、整流性が
劣化することは知られているところであり、これによっ
て、信頼性に問題がある。
【００１２】
【発明が解決しようとする課題】本発明は、互いにしき
い値電圧Ｖthを異にする少なくとも２つのＦＥＴを有す
る半導体装置をこれらＦＥＴの数に応じたエッチング停
止層を設けることなく、高精度に構成することができ、
更に、そのＦＥＴの少なくとも１つをＭＯＤ−ＦＥＴに
よって構成する場合においても、信頼性の向上を図るこ
とができるようにした半導体装置およびその製造方法を
提供するものである。
【００１３】
【課題を解決するための手段】本発明による半導体装置
は、共通の基板に、しきい値電圧を異にする少なくとも
第１および第２の２つの電界効果トランジスタが形成さ
れる半導体装置であって、第１の電界効果トランジスタ
は、そのゲートがｐ−ｎ接合構成とされ、第２の電界効
果トランジスタは、そのゲートがショットキー接合構成
とされ、第１および第２の電界効果トランジスタのしき
い値電圧が、それぞれｐ−ｎ接合の深さと、ショットキ
ー接合の障壁電位の選定によって設定された構成とす
る。
【００１４】また、本発明による半導体装置の製造方法
は、共通の基板に、しきい値電圧を異にする少なくとも
第１および第２の２つの電界効果トランジスタが形成さ
れて成る半導体装置の製造方法であって、基体上に、少
なくともゲート接合形成層を有する半導体層を成膜し、
この半導体層上に絶縁層を形成する共通の基板が用意さ
れ、半導体層上の絶縁層の第１の電界効果トランジスタ
のゲート形成部に第１のゲート形成窓を形成する工程
と、この第１のゲート形成窓を通じて不純物を拡散して
ゲート接合形成層にｐ−ｎ接合を形成する工程と、絶縁
層の第２の電界効果トランジスタのゲート形成部に第２
のゲート形成窓を形成する工程と、この第２のゲート形
成窓を通じてショットキー金属をゲート接合形成層に被
着形成してショットキー接合を形成する工程とを採って
互いにしきい値電圧を異にする第１および第２電界効果
トランジスタを有する目的とする半導体装置を構成す
る。
【００１５】すなわち、本発明においては、しきい値電
圧Ｖthが相違する少なくとも２つのＦＥＴを構成する
に、その一方のゲート部を、不純物導入領域によるｐ−
ｎ接合によって構成することにより、この電界効果トラ
ンジスタＦＥＴに関して、そのゲート金属が半導体中に
拡散することを回避する。また、このｐ−ｎ接合構成に
したことにより、ショットキー接合を用いた場合よりも
高い障壁電位を得ることができることによって、よりオ
ン抵抗の低減化が図られる。
【００１６】また、本発明製造方法においては、一方の
電界効果トランジスタをｐ−ｎ接合によるゲートとした
ことにより、エッチング停止層を、各トランジスタにお
いて配置することが回避される。
【００１７】
【発明の実施の形態】本発明の実施形態を説明する。 〔第１の実施形態〕この実施形態においては、しきい値
電圧Ｖthを異にするＦＥＴとして、それぞれＭＯＤＦＥ
ＴによるＥＦＥＴとＤＦＥＴとが、共通の基板上に形成
された半導体装置、すなわち半導体集積回路装置を構成
する。この半導体装置の一例を、図１の概略断面図を参
照して説明するが、この例に限られるものではない。こ
の例では、例えば半絶縁性ＧａＡｓ基体よりなる基体５
１上に、バッファ層５２を介して順次電子走行層となる
チャネル層５３、スペーサ層５４、電子供給層５５、ゲ
ート接合が形成される第１導電型のゲート接合形成層５
６、エッチング停止層５７、キャップ層５８による半導
体層６１が形成された基板７１が構成される。
【００１８】半導体層６１を横切って、ＥＦＥＴの形成
部とＤＦＥＴの形成部とを電気的に分離する分離領域８
１が形成され、この分離領域８１によって分離されたＥ
ＦＥＴの形成部において、第１導電型のゲート接合形成
層５６に対して第２導電型のゲート領域８２を形成して
ｐ−ｎ接合Ｊ1 を形成し、第１の電界効果トランジスタ
この例ではＥＦＥＴが形成される。
【００１９】また、分離領域８１によって分離されたＤ
ＦＥＴの形成部において、ショットキー金属８３を被着
形成して第１導電型のゲート接合形成層５６に対してシ
ョットキー接合Ｊ2 を形成し、第２の電界効果トランジ
スタこの例ではＤＦＥＴが形成される。
【００２０】そして、これら目的とする第１および第２
の電界効果トランジスタのしきい値電圧Ｖth、この例で
はＥＦＥＴとＤＦＥＴのしきい値電圧Ｖthを、それぞれ
ｐ−ｎ接合Ｊ1 の深さと、ショットキー接合Ｊ2 の障壁
電位（更にその深さ）の選定によって設定された構成と
する。
【００２１】ゲート領域８２上には、第１の電界効果ト
ランジスタすなわちＥＦＥＴのゲート電極、すなわち第
１のゲート電極２７１をオーミックにコンタクトする。
また、ショットキー金属によって第２の電界効果トラン
ジスタすなわちＥＦＥＴのゲート電極、すなわち第２の
ゲート電極２７２を構成する。また、各第１および第２
のゲート電極２７１および２７２の各両側のキャップ層
５８にＳ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａお
よび２８２Ｂを形成する。
【００２２】この構成による半導体装置は、共通の基板
７１上の、それぞれ分離領域８１によって電気的に分離
された領域に、それぞれチャネル層５３の、電子供給層
すなわちゲート接合形成層５５とのスペーサ層５４を介
する界面に、ＤＦＥＴの形成部においては２次元電子ガ
ス層８３が形成され、ＥＦＥＴの形成部においては所定
のしきい値電圧Ｖthで２次元電子ガス層８３が形成され
る構成とされる。
【００２３】次に、図２および図３を参照して、図１に
示した半導体装置を製造する本発明による半導体装置の
製造方法の一実施形態の一例を説明する。この場合、先
ず図２Ａに示すように、例えば半絶縁性ＧａＡｓ基体よ
り成る基体５１上に、全面的に順次、例えばＭＯＣＶＤ
（Metalorganic Chemical VaporDeposition: 有機金属
気相成長）法、あるいはＭＢＥ（Molecular Beam Epita
xy: 分子線エピタキシー）法等によって順次バッファ層
５２、電子走行層となるチャネル層５３、スペーサ層５
４、電子供給層５５、ゲート接合が形成される第１導電
型のゲート接合形成層５６、エッチング停止層５７、キ
ャップ層５８をエピタキシャル成長して半導体層６１を
形成する。また、この半導体層６１上に、この上に絶縁
層８４を形成する。
【００２４】バッファ層５２は、例えばそれぞれアンド
ープのそれぞれ厚さ５０ｎｍのＡｌＧａＡｓ層とＧａＡ
ｓ層とが交互に５層ずつ積層された構成とする。チャネ
ル層５３すなわち電子走行層は、アンドープの例えば厚
さ２０ｎｍのＧａＡｓ層によって構成される。スペーサ
層５４は、例えばアンドープの例えば厚さ１〜４ｎｍの
ＡｌＧａＡｓ層によって構成される。電子供給層５５
は、第１導電型例えばｎ型の厚さ５ｎｍのＡｌＧａＡｓ
層によっ構成する。この電子供給層５５のドーパント
は、例えばＳｉとし、その不純物濃度は、例えば１〜５
×１０18atoms ／ｃｍ3 の範囲で、目的とするＤ−ＦＥ
Ｔのしきい値電圧Ｖthと２端子ドレイン耐圧に応じて選
定する。
【００２５】ゲート接合形成層５６は、例えば厚さ８０
ｎｍの第１導電型の例えばｎ型のＧａＡｓ層によって構
成する。この場合のドーパントは例えばＳｉとし、その
濃度は、同様に、ＤＦＥＴのしきい値電圧と２端子ドレ
イン耐圧の要求に応じて選び、例えば３×１０17atoms
／ｃｍ3 に選定する。
【００２６】エッチング停止層５７は、例えば厚さ５ｎ
ｍの第１導電型例えばｎ型のＡｌＧａＡｓ層によって構
成する。ｎ型のドーパントは、例えばＳｉとし、その濃
度は、目的とする一方のＦＥＴ、特にＤＦＥＴのしきい
値電圧と２端子ドレイン耐圧の要求に応じて選びもので
あり、例えば５×１０17atoms ／ｃｍ3 とする。
【００２７】キャップ層５８は、第１導電型例えばｎ型
の厚さ例えば３０ｎｍのＧａＡｓ層によって構成する。
この場合のドーパントも、例えばＳｉとし、その濃度
は、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａおよ
び２８２Ｂを、十分低い低抵抗コンタクトし得る濃度の
例えば５×１０18atoms ／ｃｍ3 とする。
【００２８】絶縁層８４は、後述する不純物拡散のマス
クとなる例えばＳｉＮ単層膜、あるいはＳｉＮ上にＳｉ
Ｏ2 を積層した積層膜によって例えば厚さ１０ｎｍ以上
の例えば５０ｎｍに構成することができる。
【００２９】このようにして、チャネル層５３の、電子
供給層５５とスペーサ５４を介して配置された界面付近
には、両者の電子親和力の相違によって、２次元電子ガ
ス層８３が形成される。
【００３０】このようにして、基体５１上に、半導体層
６１が形成されて成る基板７１に対し、図２Ｂに示すよ
うに、素子間分離を行う分離領域８１を形成する。この
分離領域２５の形成は、例えば酸素原子を、第１および
第２のＦＥＴ、この例ではＥＦＥＴとＤＦＥＴの各形成
領域を囲んでその平面パターンが格子状をなすように、
絶縁層８４を通じてイオン注入する。この場合の注入エ
ネルギーは、濃度分布のピークが、電子供給層すなわち
ゲート接合形成層２４と重なるか、あるいは多少電子供
給層より深い所に位置するように選ぶ。この注入エネル
ギーは、例えば１５０〜２５０ｋｅＶとし、ドーズ量
は、電子供給層のキャリア濃度が十分低下する程度に、
例えば５×１０12〜１×１０13ｃｍ-2とする。
【００３１】次に、図２Ｃに示すように、絶縁層８４
の、ＥＦＥＴの形成部のゲート部を形成する部分に、キ
ャップ層５８を貫通する不純物導入窓８６を形成する。
この窓８６の開口は、フォトリソグラフィによるパター
ンエッチングによって行うことができる。すなわち、絶
縁層８４上に、フォトレジスト８５を塗布し、これにパ
ターン露光を行って後現像処理して、例えば露光部にお
けるフォトレジストを除去し、此処に開口８５Ｗを形成
し、このフォトレジストをエッチングマスクとしてこの
開口８５Ｗを通じて露呈した絶縁層８４をエッチング
し、更にキャップ層５８をエッチングして第１のゲート
形成窓８６Ｗ1 を穿設する。
【００３２】この窓８６Ｗ1 を形成するための絶縁層８
４に対するエッチングは、例えばＣＦ4 とＨ2 （または
Ｏ2 ）によるガス系を用いた反応性イオンエッチング、
あるいはＢＨＦに基板７１を浸漬するウエットエッチン
グによることができる。そしてキャップ層５８に対する
エッチングは、例えば塩素とフッ素のラジカル、あるい
はイオンを発生させるガス系例えばＳｉＣｌ4 とＣＦ4
によるガスを用いた反応性イオンエッチングによって、
あるいはクエン3 を含むエッチング液に基板７１を浸漬
することによって行うことができる。このエッチングの
深さは、エッチング停止層５７におけるエッチング速度
が低下することを利用することによって正確に設定でき
る。
【００３３】図３Ａに示すように、図２Ｃのフォトレジ
スト８５を除去し、第１のゲート形成窓８６Ｗ1 を通じ
て、絶縁層８４をマスクとする不純物拡散を行って、第
２導電型のｐ型のゲート領域８２を形成してゲート接合
形成層５６にｐ−ｎ接合Ｊ1を形成する。この拡散は、
例えばｐ型不純物のＺｎを、水素を搬送ガスとして供給
し、更に、基板からの砒素の脱離を防ぐため、雰囲気に
は、所要のガス分圧でアルシン（ＡｓＨ3 ）を添加す
る。すなわち、この不純物導入は、例えば基板温度６０
０℃で、ジエチル亜鉛Ｚｎ（ＣＨ3 ）2 とアルシンＡｓ
Ｈ3 とＨ2 とのガスを供給することによって行う。
【００３４】拡散の終了点の制御は、正味の拡散時間に
よって、あるいは、本出願の出願に係る特開平１０−２
８４５６２号に開示された方法、または周知の水銀プロ
ーブ法による所定のピンチオフ電圧に達したことを確認
することによって行うことができる。そして、拡散の終
了点は、追加拡散をすることによってＥＦＥＴにおいて
所要のしきい値電圧Ｖthが得られるようにすることがで
きる。
【００３５】次に、図３Ｂに示すように、更に第１のゲ
ート形成窓８６Ｗ1 を閉塞するように、フォトレジスト
層８７を塗布し、前述の第１のゲート形成窓８６Ｗ1 の
形成方法と同様の方法によって、第２のＦＥＴこの例で
はＤＦＥＴのゲート形成部に、第２のゲート形成窓８６
Ｗ2 を形成する。
【００３６】そして、図３Ｃに示すように、図３Ｂのフ
ォトレジスト層８７を除去し、第１のゲート形成窓８６
Ｗ1 を通じてゲート領域８２に第１のゲート電極２７１
をオーミックにコンタクトし、第２のゲート窓８６Ｗ2
を通じてゲート接合形成層５６に対してショットキー接
合Ｊ2 を形成する第２のゲート電極２７２を形成する。
この場合、第１のゲート電極２７１の形成と、ショット
キー接合Ｊ2 を形成する第２のゲート電極２７２とを同
時に形成する方法によることができる。この場合、第１
および第２ゲート形成窓８６Ｗ1 および８６Ｗ2 内を含
めて例えば全面的に厚さ５０ｎｍのＴｉ、厚さ５０ｎｍ
のＰｔ、厚さ３００ｎｍのＡｕによる３層の金属膜を例
えば電子線蒸着によって形成し、例えばフォトレジスト
層も用いたフォトリソグラフィによる各電極２７１およ
び２７２のパターンに応じたマスク層の形成し、このマ
スク層によって覆われていない部分を、例えば中性Ａｒ
ビームでスパッタリングするイオンミリング法によって
除去することによって形成する。
【００３７】そして、図１に示すように、絶縁層８４に
対し、第１および第２ゲート電極２７１および２７２を
挟んでその両側にそれぞれＳ／Ｄ電極のコンタクト窓８
４Ｗｃを形成し、これら窓を通じて、Ｓ／Ｄ電極２８１
Ａおよび２８１Ｂ、２８２Ａおよび２８２Ｂをオーミッ
クにコンタクトする。
【００３８】これらＳ／Ｄ電極２８１Ａおよび２８１
Ｂ、２８２Ａおよび２８２Ｂの形成は、電極コンタクト
窓の形成に際して用いたフォトレジスト層によるリフト
オフ法によって形成することができる。この場合、先
ず、図示しないが、絶縁層８４上に全面的にフォトレジ
スト層を塗布し、このフォトレジスト層に対してパター
ン露光および現像を行ってＳ／Ｄ電極コンタクト窓の形
成部に開口を形成して、この開口を通じて前述したと同
様の反応性エッチングによって行うことができるが、さ
らにそのエッチング時間を５０％程度過剰に設定する
か、中性ラジカルか、ＢＨＦを用いた等方性エッチング
を加えることによって、絶縁層８４に対してフォトレジ
スト層の開口の周縁部下に入り込むエッチングを行って
コンタクト窓８４Ｗｃを形成する。すなわち、コンタク
ト窓８４Ｗｃの周辺にフォトレジスト層がひさし状に突
出するオーバーハングが生じるようにする。
【００３９】次に、更にこのフォトレジスト層を用いて
Ｓ／Ｄ電極をリフトオフ法によって形成する。すなわ
ち、電極コンタクト窓８４Ｗｃを通じて、ゲート接合形
成層５６の表面に被着するように、フォトレジスト層上
に渡って全面的にＳ／Ｄ電極を構成するオーミック電極
材料を堆積させる。次に、アセトンなどの有機溶剤を用
いてフォトレジストを層を除去し、このフォトレジスト
層の除去とともにこのフォトレジスト層上に形成された
部分の電極材料を除去する。すなわち、リフトオフす
る。このようにして、各電極コンタクト窓８４Ｗｃを通
じてゲート接合形成層、すなわち電子供給層２４に各Ｓ
／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａおよび２８
２Ｂの被着がなされる。この電極材料は、例えばＡｕＧ
ｅ合金とＮｉの２層膜とし、それぞれの膜厚は、例え
ば、１７０ｎｍと４５ｎｍとする。電極材料の堆積に
は、抵抗加熱蒸着法などの基板温度上昇の少ない方法を
用いることが好ましい。
【００４０】その後、基板３１を、フォーミングガス雰
囲気中で、４００〜４５０℃で３０秒〜９０秒間程度加
熱し、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２８２Ａお
よび２８２Ｂと、基板材料とを合金化させ、各Ｓ／Ｄ電
極のオーミックコンタクトを行う。このとき、好ましく
は、エッチング停止層５７を横切ってこのエッチング停
止層５７を消失させてＳ／Ｄ電極２８１Ａおよび２８１
Ｂ、２８２Ａおよび２８２Ｂの合金化が進行するよう
に、その合金化の熱処理条件を選定する。
【００４１】上述のようにして得た半導体装置は、ＤＦ
ＥＴとして最適化されたエピタキシャル半導体層を有す
る基板７１を用いて、しきい値電圧Ｖthを異にする、す
なわち、上述の例では、ＤＦＥＴとＥＦＥＴの両方が形
成される。
【００４２】そして、上述の本発明装置およびその製造
方法の例では、エッチング停止層５７を用いているが、
この場合、２つのしきい値電圧Ｖthを異にするＦＥＴを
形成するにも係わらず、このエッチング停止層は１層の
みを用いれば良く、また、上述したように、最終的にＳ
／Ｄ電極間においてこのエッチング停止層５７を消失す
ることができることから、ＤＦＥＴの電流経路にエッチ
ング停止層が存在しない構成とすることができることに
よって、ＤＦＥＴにおいてより低いオン抵抗化、伝達利
得、遮断周波数の改善が図られる。また、しきい値電圧
を異にするＦＥＴの数に応じたエッチング停止層を設け
ることが回避されたことによって基板７１の構成が簡潔
化されることにより、その製造が簡潔化され、基板７１
の製造コスト、エピタキシャル技術に関係する不良品の
発生率の低減化が図られる。
【００４３】また、ＤＦＥＴを構成するに最適化された
基板７１に、ＥＦＥＴを混載させるために増加する工程
は、図３で説明した第２のゲート形成窓８６Ｗ2 の形成
であるので、製造工程も簡単となる。
【００４４】また、ＥＦＥＴは、ゲートがｐ−ｎ接合で
構成されているため、ショットキーゲートによる場合に
おけるショットキー電極材料が基板に拡散することによ
るショットキー特性の劣化が回避されることから、特性
劣化の耐性の向上、信頼性の向上を図ることができる。
【００４５】更に、ｐ−ｎ接合の障壁電位は、ショット
キーゲートのそれより高いので、より高い正のゲート電
圧を印加できる。このため、ＥＦＥＴで構成したＤＣＦ
Ｌ型論理回路では、大きな論理振幅とノイズマージンを
得ることができ、ＤＦＥＴにおいては、より低いオン抵
抗を得られる。この結果、ＲＦスイッチを構成した場合
の挿入損や、パワーアンプを構成した場合の電力効率を
向上させることができる。
【００４６】上述した例では、２次元電子ガス層８３を
形成するチャネル層５３と電子供給層５５間にスペーサ
層５４が配置された構成とした場合であるが、このスペ
ーサ層を介在しないＭＯＤＦＥＴ構成とすることもでき
るなど、上述の例に限られるものではない。
【００４７】また、上述した例では、共通の基板７１に
形成するしきい値電圧Ｖthを異にする第１および第２の
ＦＥＴとしてのＥＦＥＴとＤＦＥＴとが、共にＭＯＤＦ
ＥＴである場合について説明したが、例えばこれらＥＦ
ＥＴとＤＦＥＴとが、いわゆるドープトチャネル型構成
によるＦＥＴ（以下ＨＦＥＴという）とすることができ
る。次に、この場合の実施の形態について説明する。
【００４８】〔第２の実施形態〕この実施形態は、共通
の基板に、ＨＦＥＴによるＥＦＥＴとＤＦＥＴとが形成
された構成とした場合である。図４を参照してこの場合
の一例を説明するが、この例に限られるものではない。
図４において、図１〜図３にと対応する部分には同一符
号を付して重複説明を省略するが、この例においても、
基体５１が、同様に例えば半絶縁性のＧａＡｓ基体より
成り、この上に、前述したように、例えばアンドープの
ＡｌＧａＡｓ層とＧａＡｓ層の繰り返し積層によるバッ
ファ層５２、第１導電型例えばｎ型のＧａＡｓあるいは
ＡｌＧａＡｓによるチャネル層５３、バンドギャップが
チャネル層５３に比し大のアンドープのＩｎＧａＡｓ層
によるバリア層を構成するゲート接合形成層５６、ｎ型
の高濃度のＧａＡｓによるキャップ層５８を順次前述し
たと同様に、ＭＯＣＶＤ、ＭＢＥ法等によってエピタキ
シャル成長して基板７１を構成する。
【００４９】その後は、第１の実施形態において説明し
たと同様の方法によって、分離領域８１の形成、第１お
よび第２のゲートの形成、すなわちゲート領域８２の形
成、すなわちｐ−ｎ接合Ｊ1 の形成とショットキー接合
Ｊ2 の形成、第１および第２のゲート電極２７１および
２７２の形成、Ｓ／Ｄ電極２８１Ａおよび２８１Ｂ、２
８２Ａおよび２８２Ｂの形成を行う。
【００５０】尚、この図４に示す例においては、エッチ
ング停止層の形成を省略した場合であるが、この場合に
おいても、必要に応じて、エッチング停止層を形成する
こともできる。
【００５１】尚、上述した各例においては、所望のしき
い値電圧を有する２つＦＥＴを形成する場合について示
したが、３つのＦＥＴを構成する場合に適用することも
できる。また、上述した例では、第１導電型がｎ型とし
た場合であるが、第１導電型がｐ型で第２導電型がｎ型
とすることもでき、更に、しきい値電圧を異にするＦＥ
Ｔに限らず、他のＦＥＴ、更に他の回路素子が共通の基
板７１に形成する集積回路等に本発明を適用することが
できるなど、本発明装置および方法は、上述した例に限
られるものではない。
【００５２】
【発明の効果】上述したように、本発明においては、共
通の基板に形成したしきい値電圧を異にする少なくとも
第１および第２の２つのＦＥＴ、例えばＤＦＥＴとＥＦ
ＥＴの一方のＦＥＴをｐ−ｎ接合によるゲートとしたこ
とから、このＦＥＴに関してショットキーゲート構成と
する場合におけるショットキー電極材料が基板に拡散す
ることによるショットキー特性の劣化が回避されること
から、特性劣化の耐性の向上、信頼性の向上を図ること
ができる。
【００５３】更に、ｐ−ｎ接合の障壁電位は、ショット
キーゲートのそれより高いので、より高い正のゲート電
圧を印加できる。このため、ＥＦＥＴで構成したＤＣＦ
Ｌ型論理回路では、大きな論理振幅とノイズマージンを
得ることができ、ＤＦＥＴにおいては、より低いオン抵
抗を得られる。この結果、ＲＦスイッチを構成した場合
の挿入損や、パワーアンプを構成した場合の電力効率を
向上させることができる。
【００５４】また、本発明製造方法においては、第１お
よび第２の電界効果トランジスタのゲート部の不純物導
入領域を形成するに、その実質的拡散時間の制御するこ
とにより、その深さ、すなわちｐ−ｎ接合の深さの設定
を行うようにしたことによって、いずれのＦＥＴに関し
ても、その特性を犠牲にすることなく作製することがで
きる。
【００５５】また、基板構造が簡潔化されることによ
り、その作製が容易となるので、製造コストの低下と、
不良品の発生率の低減化をはかることができる。
【００５６】更に、エッチング停止層に起因する直列抵
抗が除去されるため、ＤＦＥＴとＥＦＥＴの両方におい
て、より低いオン抵抗や伝達利得、遮断周波数などを得
ることができる。
【００５７】また、２つ以上のしきい値電圧Ｖthを異に
するＦＥＴを混載させるために必要な工程数の増加は、
第２のゲート形成窓の形成工程だけであるから、工程数
の減少を図ることができ、量産性の向上を図ることがで
きる。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の概略断面図で
ある。
【図２】Ａ〜Ｃは、本発明による半導体装置の一例の一
製造方法の工程図（その１）である。
【図３】Ａ〜Ｃは、本発明による半導体装置の一例の一
製造方法の工程図（その２）である。
【図４】本発明による半導体装置の他の一例の概略断面
図である。
【図５】従来の半導体装置の概略断面図である。
【符号の説明】
１・・・半絶縁性基体、２・・・チャネル層、３・・・
電極供給層、４・・・しきい値制御層、５・・・第１の
エッチング停止層、６・・・第１のオーミックコンタク
ト層、７・・・第２のエッチング停止層、８・・・第２
のオーミックコンタクト層、９Ｒ，１０Ｒ・・・凹部、
９，１０・・・ゲート電極、１１〜１４ソースないしは
ドレイン電極、５１・・・基体、５２・・・バッファ
層、５３・・・チャネル層、５４・・・スペーサ層、５
５・・・電子供給層、５６・・・ゲート接合形成層、５
７・・・エッチング停止層、５８・・・キャップ層、６
１・・・半導体層、７１・・・基板、８１・・・分離領
域、８２・・・ゲート領域、８３・・・２次元電子ガス
層、８４・・・絶縁層、８５・・・フォトレジスト層、
８５Ｗ・・・開口、８６Ｗ1 ・・・第１のゲート形成
窓、８６Ｗ2 ・・・第２のゲート形成窓、２７１・・・
第１のゲート電極、２７２・・・第２のゲート電極、２
８１Ａおよび２８１Ｂ・・・第１のソースないしはドレ
イン電極（Ｓ／Ｄ電極、２８２Ａおよび２８２Ｂ・・・
第２のソースないしはドレイン電極（Ｓ／Ｄ電極）、Ｊ
1 ・・・ｐ−ｎ接合、Ｊ2 ・・・ショットキー接合
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/338 29/812 Ｆターム(参考） 5F032 AA28 DA13 DA22 DA43 DA60 5F102 FA03 GA02 GD01 GD04 GJ05 GK05 GK06 GK08 GL04 GL05 GM04 GM06 GN05 GQ01 GR09 GR10 GS02 GS03 GT03 GV06 GV07 GV08 HC01 HC07 HC11 HC15 HC19

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 共通の基板に、しきい値電圧を異にする
    少なくとも第１および第２の２つの電界効果トランジス
    タが形成される半導体装置であって、 上記第１の電界効果トランジスタは、そのゲートがｐ−
    ｎ接合構成とされ、 上記第２の電界効果トランジスタは、そのゲートがショ
    ットキー接合構成とされ、 上記第１および第２の電界効果トランジスタのしきい値
    電圧が、それぞれ上記ｐ−ｎ接合の深さと、上記ショッ
    トキー障壁電位の選定によって設定されて成ることを特
    徴とする半導体装置。
  2. 【請求項２】 上記第１および第２の電界効果トランジ
    スタの少なくとも一方が、変調ドープ型電界効果トラン
    ジスタ（ＭＯＤＦＥＴ）であることを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】 上記第１および第２の電界効果トランジ
    スタの少なくとも一方が、ドープトチャネル層と、アン
    ドープバリア層と、上記ゲート接合形成層とを有して成
    るドープトチャネル型電界効果トランジスタであること
    を特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 共通の基板に、しきい値電圧を異にする
    少なくとも第１および第２の２つの電界効果トランジス
    タが形成されて成る半導体装置の製造方法であって、 基体上に、少なくともゲート接合形成層を有する半導体
    層を成膜し、該半導体層上に絶縁層を形成する共通の基
    板が用意され、 上記半導体層上の上記絶縁層の上記第１の電界効果トラ
    ンジスタのゲート形成部に第１のゲート形成窓を形成す
    る工程と、 該第１のゲート形成窓を通じて不純物を拡散して上記ゲ
    ート接合形成層にｐ−ｎ接合を形成する工程と、 上記絶縁層の上記第２の電界効果トランジスタのゲート
    形成部に第２のゲート形成窓を形成する工程と、 該第２のゲート形成窓を通じてショットキー金属を上記
    ゲート接合形成層に被着形成してショットキー接合を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  5. 【請求項５】 上記基体上の上記半導体層の成膜工程に
    おいて、該半導体層の上面から所定の深さにエッチング
    停止層を設け、上記第２のゲート形成窓の形成工程で、
    上記半導体層の表面から、上記エッチング停止層までエ
    ッチングする工程を含むことを特徴とする請求項４に記
    載の半導体装置の製造方法。
  6. 【請求項６】 上記第１および第２の不純物拡散工程
    が、Ｚｎの気相拡散によることを特徴とする請求項４に
    記載の半導体装置の製造方法。
  7. 【請求項７】 上記絶縁層が、ＳｉＮ層により成ること
    を特徴とする請求項４に記載の半導体装置の製造方法。
  8. 【請求項８】 上記基体が、ＧａＡｓ基体であることを
    特徴とする請求項４に記載の半導体装置。
  9. 【請求項９】 上記第１および第２の電界効果トランジ
    スタの少なくとも一方が、変調ドープ型電界効果トラン
    ジスタ（ＭＯＤＦＥＴ）であることを特徴とする請求項
    ４に記載の半導体装置の製造方法。
  10. 【請求項１０】 上記第１および第２の電界効果トラン
    ジスタの少なくとも一方、ドープトチャネル層と、アン
    ドープバリア層と、上記ゲート接合形成層とを有して成
    るドープトチャネル型電界効果トランジスタであること
    を特徴とする請求項４に記載の半導体装置の製造方法。
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